專利名稱：互連結(jié)構(gòu)的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種互連結(jié)構(gòu)的制造方法。
背景技術(shù)：
隨著集成電路技術(shù)的發(fā)展，半導(dǎo)體工業(yè)已進入亞微米時代，特征尺寸不斷減小和金屬連線高寬比的增加導(dǎo)致互連電容快速上升，然后引起串?dāng)_問題。另一方面，層數(shù)增加引起的層間寄生電容的加大并產(chǎn)生額外的互連延時，這成了提高電路速度的主要障礙，此外， 寄生電容還增加了功耗，這些問題限制了電路性能的改進。尋找和開發(fā)新的超低κ(介電常數(shù)小于2)材料作為介質(zhì)層已是技術(shù)關(guān)鍵。采用超低K材料作為介質(zhì)層可以達到降低寄生電容、提高電路速度以及降低功耗的目的，本領(lǐng)域技術(shù)人員發(fā)現(xiàn)在介質(zhì)材料中制造微孔是降低K值的途徑之一，公告號為 CN100483698C的中國專利中就公開了具有微孔介質(zhì)層的互連結(jié)構(gòu)。在微孔介質(zhì)層中，由于微孔中充滿空氣，而空氣的的K值為1. 0，因此具有微孔結(jié)構(gòu)的介質(zhì)的介電常數(shù)小于不具有微孔結(jié)構(gòu)的介質(zhì)的介電常數(shù)。參考圖1至圖6，示出了現(xiàn)有技術(shù)互連結(jié)構(gòu)制造方法一實施例的側(cè)面示意圖。如圖1所示，提供襯底101，并在襯底上沉積介質(zhì)材料，形成覆蓋于襯底101上的介質(zhì)層102 ；如圖2所示，對所述介質(zhì)層102烘烤(UV⑶RE)，烘烤使所述介質(zhì)層102中形成了多孔結(jié)構(gòu)，從而形成多孔介質(zhì)層103 ；如圖3所示，在所述多孔介質(zhì)層103上形成覆蓋于所述多孔介質(zhì)層103上的TEOS 層 104 ；如圖4所示，通過干刻法形成深度至少自TEOS層104表面至多孔介質(zhì)層103中的溝槽105、形成至少自溝槽105底部開始貫穿襯底101的通孔106，所述通孔106的開口尺寸小于溝槽105的開口尺寸，形成雙鑲嵌結(jié)構(gòu)；如圖5所示，向所述雙鑲嵌結(jié)構(gòu)中沉積銅材料，直至填滿所述雙鑲嵌結(jié)構(gòu)并形成覆蓋于TEOS層上的銅層106 ；如圖6所示，通過化學(xué)機械研磨去除TEOS層，露出多孔介質(zhì)層103，形成銅線107。至此完成了雙鑲嵌的互連結(jié)構(gòu)。然而，在對介質(zhì)層102烘烤形成多孔介質(zhì)層103后，所述多孔介質(zhì)層103介質(zhì)層材質(zhì)較為疏松，在后續(xù)干刻過程中，高能量的等離子體容易對多孔介質(zhì)層103造成損壞，所述損壞會造成多孔介質(zhì)層的介電常數(shù)的增加(至少增加了 15% )；此外，多孔介質(zhì)層103受到損壞，使沉積于雙鑲嵌結(jié)構(gòu)中的銅線107產(chǎn)生變形；更進一步地，在后續(xù)化學(xué)機械研磨中，由于多孔介質(zhì)層103可承受的壓力減小，銅線107也會因此而變形。采用現(xiàn)有技術(shù)制造互連結(jié)構(gòu)時，良率較低。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種可提高良率的互連結(jié)構(gòu)的制造方法。為解決上述問題，一種互連結(jié)構(gòu)的制造方法，包括，提供襯底，在襯底上形成摻高分子的第一介質(zhì)層；在第一介質(zhì)層形成第二介質(zhì)層；形成依次貫穿所述第二介質(zhì)層、第一介質(zhì)層以及襯底的貫穿孔；向所述貫穿孔中填充導(dǎo)電材料，直至形成覆蓋于第二介質(zhì)層上的導(dǎo)電層；平坦化所述導(dǎo)電層直至露出第一介質(zhì)層；還包括，在形成貫穿孔后，對第一介質(zhì)層進行烘烤的步驟。較佳地，所述對第一介質(zhì)層進行烘烤的步驟位于形成貫穿孔和形成導(dǎo)電層的步驟之間。較佳地，所述對第一介質(zhì)層進行烘烤的步驟位于平坦化所述導(dǎo)電層直至露出第一介質(zhì)層的步驟之后。較佳地，所述形成貫穿第二介質(zhì)層、第一介質(zhì)層以及襯底的貫穿孔步驟包括形成深度至少自第二介質(zhì)層至第一介質(zhì)層中的溝槽、形成深度至少從所述溝槽底部且貫穿所述襯底的通孔；所述通孔的開口尺寸小于溝槽的開口尺寸。較佳地，形成溝槽和通孔的工藝包括干刻。較佳地，平坦化所述導(dǎo)電層直至露出第一介質(zhì)層包括，采用化學(xué)機械研磨工藝平坦化所述導(dǎo)電層。較佳地，所述平坦化所述導(dǎo)電層直至露出第一介質(zhì)層的步驟中，所述平坦化工藝對導(dǎo)電材料的選擇比大于對第一介質(zhì)層的選擇比。較佳地，所述導(dǎo)電材料為金屬。較佳地，所述金屬為銅、鈷、銠、金、銀中的一種或其組合。較佳地，所述向貫穿孔中填充導(dǎo)電材料的步驟中，采用電鍍工藝向貫穿孔中填充導(dǎo)電材料。較佳地，所述對第一介質(zhì)層進行烘烤的步驟中，采用紫外光對第一介質(zhì)層進行烘烤。較佳地，所述高分子為碳長鏈的高分子。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點1.所述對第一介質(zhì)層烘烤的步驟位于蝕刻和平坦化工藝之后，因此烘烤所形成的多孔第一介質(zhì)層不會受到蝕刻步驟對其造成的損壞，所述多孔第一介質(zhì)層可以保持其較低的介電常數(shù)，2.多孔第一介質(zhì)層不會受到蝕刻步驟對其造成的損壞還可避免互連結(jié)構(gòu)的變形；3.多孔第一介質(zhì)層也不會受到化學(xué)機械研磨步驟對其造成的損壞，進一步避免互連結(jié)構(gòu)的變形。


圖1至圖6是現(xiàn)有技術(shù)互連結(jié)構(gòu)制造方法一實施例的側(cè)面示意圖；圖7是本發(fā)明互連結(jié)構(gòu)制造方法一實施方式的示意圖；圖8至圖13是本發(fā)明互連結(jié)構(gòu)制造方法一實施例的側(cè)面結(jié)構(gòu)示意圖14是本發(fā)明互連結(jié)構(gòu)制造方法另一實施方式的示意圖。
具體實施例方式為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來實施，因此本發(fā)明不受下面公開的具體實施例的限制。正如背景技術(shù)所述，在形成多孔介質(zhì)層之后，再進行蝕刻或化學(xué)機械研磨，由于多孔介質(zhì)層較為疏松，會對多孔介質(zhì)層造成損壞，從而增大了多孔介質(zhì)層的介電常數(shù)，還造成了銅線的變形。針對上述問題，本發(fā)明的發(fā)明人提供一種互連結(jié)構(gòu)的制造方法，參考圖7，示出了本發(fā)明互連結(jié)構(gòu)制造方法一實施方式的示意圖，所述制造方法包括步驟Si，提供襯底，在襯底上形成摻高分子的第一介質(zhì)層；步驟S2，在第一介質(zhì)層形成第二介質(zhì)層；步驟S3，依次形成位于第一介質(zhì)層的溝槽、在溝槽底部形成貫穿襯底的通孔；步驟S4，依次向通孔和溝槽中填充導(dǎo)電材料，直至形成覆蓋于第二介質(zhì)層上的導(dǎo)電層；步驟S5，平坦化所述導(dǎo)電層直至露出第一介質(zhì)層；步驟S6，對第一介質(zhì)層進行烘烤。下面結(jié)合附圖對各個步驟進行詳細描述。參考圖8至圖13，示出了本發(fā)明互連結(jié)構(gòu)制造方法一實施例的側(cè)面結(jié)構(gòu)示意圖。參考圖8，執(zhí)行步驟Si，所述襯底201為硅、鍺硅或絕緣體上硅 (Silicon-On-Insulator，S0I)，通過化學(xué)氣相沉積(Chemical Vapor Deposition, CVD)方法在襯底201上沉積摻有高分子成分的第一介質(zhì)層202，例如所述高分子為碳長鏈高分子， 具體地，所述第一介質(zhì)層202的可以為摻有碳長鏈高分子的二氧化硅，所述第一介質(zhì)層202 用作互連結(jié)構(gòu)中的金屬間介質(zhì)層(Inter Metal Dielectric，IMD)。參考圖9，執(zhí)行步驟S2，通過化學(xué)氣相沉積的方法在第一介質(zhì)層202上形成第二介質(zhì)層203，具體地，所述第二介質(zhì)層203的材料為二氧化硅。二氧化硅的制作工藝參數(shù)與現(xiàn)有技術(shù)相同，作為本領(lǐng)域技術(shù)人員的公知技術(shù)，在此不作贅述。參考圖10，執(zhí)行步驟S3，圖形化所述第一介質(zhì)層202、第二介質(zhì)層203以及襯底 201，形成深度至少自第二介質(zhì)層203至第一介質(zhì)層202中的溝槽204、形成深度至少從溝槽 204底部且貫穿所述襯底201的通孔205，所述通孔205的開口尺寸小于溝槽204的開口尺寸。具體地，可以通過三層掩膜法(tri-layer)、金屬硬掩膜法(metal-hard-mask)法或光刻膠掩膜法(PR mask)同時結(jié)合蝕刻工藝圖形化所述第一介質(zhì)層202、第二介質(zhì)層203以及襯底201，所述蝕刻工藝為干刻。需要說明的是在本實施例中，以形成雙鑲嵌的互連結(jié)構(gòu)為例，因此在步驟S3中， 依次形成溝槽和位于溝槽底部且貫穿襯底的通孔，但是本發(fā)明并不限制于此，所述互連結(jié)構(gòu)還可以是單鑲嵌的互連結(jié)構(gòu)，對于單鑲嵌結(jié)構(gòu)的情況，只需要在步驟S3中形成依次貫穿
5第二介質(zhì)層、第一介質(zhì)層和襯底的貫穿孔即可，本領(lǐng)域技術(shù)人員可進行相應(yīng)的替換、修改和更新。參考圖11，執(zhí)行步驟S4，具體地，所述導(dǎo)電材料為金屬，本實施例中，所述導(dǎo)電材料為銅，但是本發(fā)明并不限制于此，所述導(dǎo)電材料還可以是鈷、銠、金、銀中的一種或其組
I=I O較佳地，由于電鍍方法具有良好的填充性能，可通過電鍍方法依次向通孔205、溝槽204中填充金屬材料直至填滿所述雙鑲嵌結(jié)構(gòu)，并形成覆蓋于所述第一介質(zhì)層202上的金屬層206，所述電鍍工藝的參數(shù)與現(xiàn)有技術(shù)相同，作為本領(lǐng)域技術(shù)人員的公知技術(shù)，在此不作贅述。參考圖12，執(zhí)行步驟S5，通過化學(xué)機械研磨(Chemical Mechanical Polishing, CMP)的方法平坦化所述金屬層206形成導(dǎo)電層207，直至去除第二介質(zhì)層203，露出第一介質(zhì)層202，具體地，所述金屬層206的材料為銅，可以采用傳統(tǒng)的銅化學(xué)機械研磨工藝，在此不再贅述。參考圖13，執(zhí)行步驟S6，對摻有高分子成分的第一介質(zhì)層202進行烘烤，所述高分子成分經(jīng)過紫外光照射后，形成小分子并從薄膜中釋放，高分子成分原來占據(jù)的空間就形成了微孔，從而形成多孔第一介質(zhì)層208，所述多孔第一介質(zhì)層208的介電常數(shù)遠小于第一介質(zhì)層202的介電常數(shù)，從而形成超低K介質(zhì)層，例如，第一介質(zhì)層202為二氧化硅，其介電常數(shù)為4. 5 ；經(jīng)過烘烤后可形成多孔二氧化硅，其介電常數(shù)可達到1. 8，為小于2的超低介電常數(shù)值。至此完成了本發(fā)明互連結(jié)構(gòu)的制造過程。需要說明的是，在對第一介質(zhì)層進行烘烤，形成包括多個微孔的第一介質(zhì)層后，第一介質(zhì)層的厚度會有略微減?。灰虼嗽谄教够に囘^程中，所述平坦化過程需對導(dǎo)電材料的選擇比較大，而對第一介質(zhì)層的選擇比較小，這樣，在平坦化工藝后，第一介質(zhì)層的表面高于導(dǎo)電層的表面；那么，在第一介質(zhì)層經(jīng)過烘烤厚度減小后，第一介質(zhì)層的表面可以和導(dǎo)電層的表面大致持平。本發(fā)明互連結(jié)構(gòu)的制造方法的上述實施方式中，所述對第一介質(zhì)層烘烤以形成多孔第一介質(zhì)層的步驟位于整個互連結(jié)構(gòu)制造方法的最后一步，雖然多孔第一介質(zhì)層的質(zhì)地疏松容易受損壞，但是由于在形成多孔第一介質(zhì)層之前已經(jīng)完成了蝕刻步驟，因此所述多孔第一介質(zhì)層不會受到蝕刻步驟對其造成的損壞，所述多孔第一介質(zhì)層可以保持其較低的介電常數(shù)，同時避免互連結(jié)構(gòu)的變形；更進一步地，所述多孔第一介質(zhì)層也不會受到化學(xué)機械研磨步驟對其造成的損壞，進一步避免互連結(jié)構(gòu)的變形。綜上，通過本發(fā)明制造互連結(jié)構(gòu)時，可大大提高產(chǎn)品良率。參考圖14，示出了本發(fā)明互連結(jié)構(gòu)制造方法另一實施方式的示意圖，所述制造方法包括步驟S11，提供襯底，在襯底上形成摻高分子的第一介質(zhì)層；步驟S12，在第一介質(zhì)層形成第二介質(zhì)層；步驟S13，依次形成位于第一介質(zhì)層的溝槽、在溝槽底部形成露出襯底的通孔；步驟S14，對第一介質(zhì)層進行烘烤；
步驟S15，依次向通孔和溝槽中雙鑲嵌結(jié)構(gòu)中填充導(dǎo)電材料，直至形成覆蓋于第二介質(zhì)層上的導(dǎo)電層；步驟S16，平坦化所述導(dǎo)電層直至露出第一介質(zhì)層。本實施方式與圖7所示的實施方式不同在于，在形成溝槽和通孔之后，就對第一介質(zhì)層進行烘烤，以在第一介質(zhì)層中形成多個微孔，從而形成多孔第一介質(zhì)層；之后再填充導(dǎo)電材料和進行平坦化工藝，本實施方式中，所述多孔第一介質(zhì)層不會受到蝕刻步驟對其造成的損壞，所述多孔第一介質(zhì)層可以保持其較低的介電常數(shù)，同時避免互連結(jié)構(gòu)的變形；更進一步地，本實施方式中后續(xù)平坦化工藝和現(xiàn)有技術(shù)的平坦化工藝完全相同， 具有較好的工藝適應(yīng)性。綜上，本發(fā)明提供一種互連結(jié)構(gòu)的制造方法，在形成貫穿孔的步驟之后，再對第一介質(zhì)層進行烘烤，避免了形成貫穿孔的工藝中對多孔第一介質(zhì)層的損壞，從而提高了制造互連結(jié)構(gòu)時的良率。本發(fā)明雖然已以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護范圍。
權(quán)利要求
1.一種互連結(jié)構(gòu)的制造方法，其特征在于，包括，提供襯底，在襯底上形成摻高分子的第一介質(zhì)層；在第一介質(zhì)層形成第二介質(zhì)層；形成依次貫穿所述第二介質(zhì)層、第一介質(zhì)層以及襯底的貫穿孔；向所述貫穿孔中填充導(dǎo)電材料，直至形成覆蓋于第二介質(zhì)層上的導(dǎo)電層；平坦化所述導(dǎo)電層直至露出第一介質(zhì)層；還包括，在形成貫穿孔后，對第一介質(zhì)層進行烘烤的步驟。
2.如權(quán)利要求1所述的互連結(jié)構(gòu)的制造方法，其特征在于，所述對第一介質(zhì)層進行烘烤的步驟位于形成貫穿孔和形成導(dǎo)電層的步驟之間。
3 如權(quán)利要求1所述的互連結(jié)構(gòu)的制造方法，其特征在于，所述對第一介質(zhì)層進行烘烤的步驟位于平坦化所述導(dǎo)電層直至露出第一介質(zhì)層的步驟之后。
4.如權(quán)利要求1、2或3所述的互連結(jié)構(gòu)的制造方法，其特征在于，所述形成貫穿第二介質(zhì)層、第一介質(zhì)層以及襯底的貫穿孔步驟包括形成深度至少自第二介質(zhì)層至第一介質(zhì)層中的溝槽、形成深度至少從所述溝槽底部且貫穿所述襯底的通孔；所述通孔的開口尺寸小于溝槽的開口尺寸。
5.如權(quán)利要求4所述的互連結(jié)構(gòu)的制造方法，其特征在于，形成溝槽和通孔的工藝包括干刻。
6.如權(quán)利要求1所述的互連結(jié)構(gòu)的制造方法，其特征在于，平坦化所述導(dǎo)電層直至露出第一介質(zhì)層包括，采用化學(xué)機械研磨工藝平坦化所述導(dǎo)電層。
7.如權(quán)利要求3或6所述的互連結(jié)構(gòu)的制造方法，其特征在于，所述平坦化所述導(dǎo)電層直至露出第一介質(zhì)層的步驟中，所述平坦化工藝對導(dǎo)電材料的選擇比大于對第一介質(zhì)層的選擇比。
8.如權(quán)利要求1所述的互連結(jié)構(gòu)的制造方法，其特征在于，所述導(dǎo)電材料為金屬。
9.如權(quán)利要求8所述的互連結(jié)構(gòu)的制造方法，其特征在于，所述金屬為銅、鈷、銠、金、 銀中的一種或其組合。
10.如權(quán)利要求1所述的互連結(jié)構(gòu)的制造方法，其特征在于，所述向貫穿孔中填充導(dǎo)電材料的步驟中，采用電鍍工藝向貫穿孔中填充導(dǎo)電材料。
11.如權(quán)利要求1所述的互連結(jié)構(gòu)的制造方法，其特征在于，所述對第一介質(zhì)層進行烘烤的步驟中，采用紫外光對第一介質(zhì)層進行烘烤。
12.如權(quán)利要求1所述的互連結(jié)構(gòu)的制造方法，其特征在于，所述高分子為碳長鏈的高分子。
全文摘要
一種互連結(jié)構(gòu)的制造方法，包括，提供襯底，在襯底上形成摻高分子的第一介質(zhì)層；在第一介質(zhì)層形成第二介質(zhì)層；形成依次貫穿所述第二介質(zhì)層、第一介質(zhì)層以及襯底的貫穿孔；向所述貫穿孔中填充導(dǎo)電材料，直至形成覆蓋于第二介質(zhì)層上的導(dǎo)電層；平坦化所述導(dǎo)電層直至露出第一介質(zhì)層；還包括，在形成貫穿孔后，對第一介質(zhì)層進行烘烤的步驟。本發(fā)明可提高產(chǎn)品良率。
文檔編號H01L21/768GK102468219SQ201010532558
公開日2012年5月23日 申請日期2010年11月1日 優(yōu)先權(quán)日2010年11月1日
發(fā)明者周俊卿, 孫武, 尹曉明, 張海洋 申請人:中芯國際集成電路制造(上海)有限公司