專(zhuān)利名稱(chēng)：數(shù)字邏輯電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及利用半導(dǎo)體電路實(shí)現(xiàn)的數(shù)字邏輯電路，更具體地說(shuō)，涉及一種利用 CMOS結(jié)構(gòu)實(shí)現(xiàn)的與非邏輯電路以及一種利用CMOS結(jié)構(gòu)實(shí)現(xiàn)的或非邏輯電路。
背景技術(shù)：
隨著電子產(chǎn)品的更新?lián)Q代，電子產(chǎn)品對(duì)數(shù)字邏輯電路的要求越來(lái)越高。數(shù)字電路 設(shè)計(jì)中，與非(NAND)邏輯電路以及或非(NOR)邏輯電路均是數(shù)字邏輯電路中的最常用的基 本邏輯電路。在集成電路設(shè)計(jì)和制作過(guò)程中，為了實(shí)現(xiàn)大規(guī)模的數(shù)字邏輯，簡(jiǎn)單說(shuō)來(lái)，通常 首先采用VERIL0G之類(lèi)的硬件描述語(yǔ)言進(jìn)行邏輯設(shè)計(jì)，隨后根據(jù)設(shè)計(jì)好的進(jìn)行版圖設(shè)計(jì)。在數(shù)字電路中，CMOS(互補(bǔ)金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)結(jié)構(gòu)是數(shù)字邏輯廣 泛采用的結(jié)構(gòu)。圖1示出了現(xiàn)有技術(shù)中普遍采用的的CMOS結(jié)構(gòu)的縱向截面圖。如圖1所 示，NMOS和PMOS在圖1的水平方向上并排布置。圖1中，在半導(dǎo)體襯底100上布置的以隔 離結(jié)構(gòu)隔開(kāi)的η型摻雜阱102、ρ型摻雜阱104中，分別形成了由參考標(biāo)號(hào)108示出的PMOS 以及由參考標(biāo)號(hào)110示出的NMOS ；η型摻雜阱102的兩側(cè)形成了 ρ型源極區(qū)域/漏極區(qū)域 128a ；ρ型摻雜阱110兩側(cè)形成了 η型源極區(qū)域/漏極區(qū)域128b ；源極區(qū)域和漏極區(qū)域的柵 極電極之間即柵極區(qū)域，柵極區(qū)域上布置有柵極氧化層，柵極氧化層上布置有金屬，從而形 成分別由參考標(biāo)號(hào)114a、114b所表示的柵極電極。實(shí)際上，數(shù)字集成電路中，多個(gè)這種CMOS結(jié)構(gòu)排列成相互對(duì)齊的多排，以形成一 個(gè)CMOS結(jié)構(gòu)矩陣。這樣，就可以通過(guò)對(duì)多個(gè)CMOS結(jié)構(gòu)進(jìn)行連線(xiàn)來(lái)對(duì)數(shù)字邏輯進(jìn)行編輯。但是，隨著集成電路集成度的提高，電子產(chǎn)品越來(lái)越向高密度以及高性能發(fā)展，因 此，在很多新的集成電路應(yīng)用中，希望開(kāi)發(fā)出體積更小且性能更佳的數(shù)字邏輯電路結(jié)構(gòu)，尤 其是與非邏輯電路以及或非邏輯電路。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種體積更小且性能更佳的數(shù)字邏輯電路。為了實(shí)現(xiàn)該目 的，根據(jù)本發(fā)明的所述數(shù)字邏輯電路包括第一絕緣體上硅CMOS結(jié)構(gòu)，其中，所述第一絕緣 體上硅CMOS結(jié)構(gòu)包括布置在絕緣體上的第一柵極區(qū)域、第一 ρ型源極區(qū)域、第一 η型源極 區(qū)域、第一 P型漏極區(qū)域、第一 η型漏極區(qū)域；其中，圍繞第一柵極區(qū)域依次布置第一 ρ型源 極區(qū)域、第一 η型源極區(qū)域、第一 P型漏極區(qū)域、第一 η型漏極區(qū)域；以及第二絕緣體上硅 CMOS結(jié)構(gòu)，其中，所述第二絕緣體上硅CMOS結(jié)構(gòu)包括布置在絕緣體上的第二柵極區(qū)域、第 二 P型源極區(qū)域、第二 η型源極區(qū)域、第二 ρ型漏極區(qū)域、第二 η型漏極區(qū)域；其中，圍繞第 二柵極區(qū)域依次布置第二 P型源極區(qū)域、第二 η型源極區(qū)域、第二 P型漏極區(qū)域、第二 η型 漏極區(qū)域。本發(fā)明通過(guò)利用CMOS結(jié)構(gòu)而減小了器件結(jié)構(gòu)，并改進(jìn)了器件性能；此外布置在絕 緣體上的CMOS結(jié)構(gòu)的應(yīng)用簡(jiǎn)化了數(shù)字邏輯電路的布線(xiàn)結(jié)構(gòu)，尤其是在大規(guī)模的數(shù)字電路 布線(xiàn)中，絕緣體上硅結(jié)構(gòu)的CMOS極大簡(jiǎn)化了數(shù)字邏輯電路的布線(xiàn)。
上述數(shù)字邏輯電路中，第一柵極區(qū)域、第一 η型源極區(qū)域、以及第一 η型漏極區(qū)域 形成了一個(gè)NMOS ；第一柵極區(qū)域、第一 ρ型源極區(qū)域、以及第一 ρ型漏極區(qū)域形成了一個(gè) PMOS ；第二柵極區(qū)域、第二 η型源極區(qū)域、以及第二 η型漏極區(qū)域形成了一個(gè)NMOS ；第二柵 極區(qū)域、第二 P型源極區(qū)域、以及第二 P型漏極區(qū)域形成了一個(gè)PM0S。上述數(shù)字邏輯電路中，所述第一 η型源極區(qū)域、所述第一 η型漏極區(qū)域、所述第二 η型源極區(qū)域、以及所述第二 η型漏極區(qū)域被布置在一條直線(xiàn)上，或者所述第一 P型源極區(qū) 域、所述第一 P型漏極區(qū)域、所述第二 P型源極區(qū)域、以及所述第二 P型漏極區(qū)域被布置在 一條直線(xiàn)上。這樣就可以很方便地為了連接為與非邏輯電路或者或非邏輯電路而對(duì)CMOS結(jié)構(gòu) 進(jìn)行金屬線(xiàn)的布線(xiàn)。上述數(shù)字邏輯電路中，第一 P型源極區(qū)域和第二 P型源極區(qū)域分別通過(guò)各自的電 極而連接至電源；第一 η型源極區(qū)域和第二 η型漏極區(qū)域分別通過(guò)各自的電極相互連接； 第二 η型源極區(qū)域接地；并且第一 η型漏極區(qū)域、第一 P型漏極區(qū)域、第二 P型漏極區(qū)域分 別通過(guò)各自的電極而連接至輸出電極。這樣就形成了一個(gè)具有兩個(gè)輸入端(兩個(gè)CMOS的 柵極)的與非邏輯電路。上述數(shù)字邏輯電路中，第一 η型漏極區(qū)域、第二 η型漏極區(qū)域和第二 P型漏極區(qū)域 分別通過(guò)各自的電極而連接至輸出電極；第一 P型源極區(qū)域連接至電源；第一 η型源極區(qū) 域和第二 η型源極區(qū)域分別通過(guò)各自的電極而接地；第一 ρ型漏極區(qū)域和第二 ρ型源極區(qū) 域互連。這樣就形成了一個(gè)具有兩個(gè)輸入端(兩個(gè)CMOS的柵極)的或非邏輯電路。上數(shù)字邏輯電路中，所述數(shù)字邏輯電路還包括第三絕緣體上硅CMOS結(jié)構(gòu)，其中， 所述第三絕緣體上硅CMOS結(jié)構(gòu)包括布置在絕緣體上的第三柵極區(qū)域、第三ρ型源極區(qū)域、 第三η型源極區(qū)域、第三P型漏極區(qū)域、第三η型漏極區(qū)域；其中，圍繞第三柵極區(qū)域依次布 置第三P型源極區(qū)域、第三η型源極區(qū)域、第三ρ型漏極區(qū)域、第三η型漏極區(qū)域。并且，第 三柵極區(qū)域、第三η型源極區(qū)域、以及第三η型漏極區(qū)域形成了一個(gè)NMOS ；第三柵極區(qū)域、 第三P型源極區(qū)域、以及第三P型漏極區(qū)域形成了一個(gè)PM0S。上數(shù)字邏輯電路中，第一 ρ型源極區(qū)域、第二 ρ型源極區(qū)域和第三ρ型源極區(qū)域分 別通過(guò)各自的電極而連接至電源；第一 η型源極區(qū)域和第二 η型漏極區(qū)域分別通過(guò)各自的 電極相互連接；第二 η型源極區(qū)域和第三η型漏極區(qū)域通過(guò)各自的電極相互連接；第三η型 源極區(qū)域接地；并且第一 η型漏極區(qū)域、第一 ρ型漏極區(qū)域、第二 ρ型漏極區(qū)域、第三ρ型漏 極區(qū)域分別通過(guò)各自的電極而連接至輸出電極。這樣，就形成了一個(gè)具有三個(gè)輸入端(三個(gè)CMOS的柵極)的與非邏輯電路。上數(shù)字邏輯電路中，第一 η型漏極區(qū)域、第二 η型漏極區(qū)域、第三η型漏極區(qū)域和 第三P型漏極區(qū)域分別通過(guò)各自的電極而連接至輸出電極；第一 P型源極區(qū)域連接至電源； 第一 η型源極區(qū)域、第二 η型源極區(qū)域和第三η型源極區(qū)域分別通過(guò)各自的電極而接地；第 一 P型漏極區(qū)域和第二 P型源極區(qū)域互連；第二 P型漏極區(qū)域和第三P型源極區(qū)域互連。這樣，就形成了一個(gè)具有三個(gè)輸入端(三個(gè)CMOS的柵極)的或非邏輯電路。上述數(shù)字邏輯電路中，第一絕緣體上硅CMOS結(jié)構(gòu)、第二絕緣體上硅CMOS結(jié)構(gòu)以及 第三絕緣體上硅CMOS結(jié)構(gòu)布置在一條線(xiàn)上。這樣，方便CMOS結(jié)構(gòu)之間的布線(xiàn)，并有利于進(jìn) 行大規(guī)模設(shè)計(jì)。
上述數(shù)字邏輯電路中，第一柵極區(qū)域、第二柵極區(qū)域以及第三柵極區(qū)域被摻雜為ρ型。


圖1示出了現(xiàn)有技術(shù)中的CMOS結(jié)構(gòu)的縱向截面圖。圖2示意性地示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的CMOS器件的版圖結(jié)構(gòu)的示意圖。圖3示出了圖2所示的CMOS器件沿虛線(xiàn)A的截面圖。圖4示出了圖2所示的CMOS器件沿虛線(xiàn)B的截面圖。圖5示意性地示出了在柵極電極上施加高電平時(shí)的CMOS器件的導(dǎo)電示意圖。圖6示出了圖2至圖4所示的CMOS器件的等效電路圖。圖7示意性地示出了將兩個(gè)圖2所示的CMOS器件連接成與非邏輯電路的版圖示 意圖。圖8示出了圖7所示的器件連接結(jié)構(gòu)的等效電路圖。圖9示意性地示出了將三個(gè)圖2所示的CMOS器件連接成與非邏輯電路的版圖示 意圖。圖10示出了圖9所示的器件連接結(jié)構(gòu)的等效電路圖。圖11示意性地示出了根據(jù)本發(fā)明另一優(yōu)選實(shí)施例的CMOS器件的版圖結(jié)構(gòu)的示意 圖。圖12示意性地示出了將兩個(gè)圖11所示的CMOS器件連接成或非邏輯電路的版圖
示意圖。圖13示出了圖12所示的器件連接結(jié)構(gòu)的等效電路圖。圖14示出了示意性地示出了將三個(gè)圖11所示的CMOS器件連接成或非邏輯電路 的版圖示意圖。圖15示出了圖8所示的器件連接結(jié)構(gòu)的等效電路圖。附圖并非按比例繪制。并且，附圖是示意性的，其用于解釋本發(fā)明，而不是限制本 發(fā)明。
具體實(shí)施例方式為了使本發(fā)明的內(nèi)容更加清楚和易懂，下面結(jié)合具體實(shí)施例和附圖對(duì)本發(fā)明的內(nèi) 容進(jìn)行詳細(xì)描述。本發(fā)明的核心思想是將組成CMOS器件的NMOS和PNMOS從傳統(tǒng)的并排布置的一 維結(jié)構(gòu)改進(jìn)為布置的二維結(jié)構(gòu)，其中，NMOS的有源區(qū)和PNMOS的有源區(qū)中，柵極區(qū)域是共用 的；從而減小了與非邏輯電路以及或非邏輯電路的器件結(jié)構(gòu)，并改進(jìn)了與非邏輯電路以及 或非邏輯電路的性能。下面參照附圖2至圖15來(lái)描述本發(fā)明的優(yōu)選實(shí)施例。圖2示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的CMOS器件的版圖結(jié)構(gòu)的示意圖。圖3示出 了圖2所示的CMOS器件沿虛線(xiàn)A的截面圖。圖4示出了圖2所示的CMOS器件沿虛線(xiàn)B的 截面圖。結(jié)合圖2至圖4可以看出，圖2所示的CMOS結(jié)構(gòu)包括圖3所示的第一 MOS(在本實(shí)施例中為PM0S)晶體管，以及圖4所示的第二 MOS (在本實(shí)施例中為NM0S)晶體管；其中， 圖3所示的PMOS晶體管與圖4所示的NPMOS晶體管共用柵極區(qū)域10 ；并且，在圖2所示的 平面上，圍繞所述柵極區(qū)域10依次布置有PMOS的源極區(qū)域20、NMOS的源極區(qū)域30、PMOS 的漏極區(qū)域40、以及NMOS的漏極區(qū)域50。S卩，部分有源區(qū)(源極區(qū)域20、柵極區(qū)域10、漏極區(qū)域40)組成了第一MOS晶體管 的有源區(qū)，而部分有源區(qū)(源極區(qū)域30、柵極區(qū)域10、漏極區(qū)域50)組成了第二 MOS晶體管 的有源區(qū)。并且，在本實(shí)施例中，源極區(qū)域20和漏極區(qū)域40這兩個(gè)有源區(qū)被摻雜為ρ+以 分別作為第一 MOS晶體管的源極區(qū)域和漏極區(qū)域，源極區(qū)域30、漏極區(qū)域50被摻雜為η+以 分別作為第二 MOS晶體管的源極區(qū)域和漏極區(qū)域，并且柵極區(qū)域10被摻雜為ρ-以作為第 一 MOS晶體管和第二 MOS晶體管兩者的共同的柵極區(qū)域。現(xiàn)在參見(jiàn)圖3，所示MOS晶體管結(jié)構(gòu)是一種絕緣體上硅(SOI)的結(jié)構(gòu)；更具體地 說(shuō)，其中，第一 MOS晶體管布置在襯底200上的絕緣體300上，并且源極區(qū)域20上布置了第 一源極電極sp，漏極區(qū)域40上布置了第一源極電極dp，柵極區(qū)域10上布置了柵極氧化層， 而在柵極氧化層上布置了柵極電極g ；鄰接漏極區(qū)域40布置第一絕緣隔離物261，鄰接源極 區(qū)域20布置第二絕緣隔離物262，第一絕緣隔離物261和第二絕緣隔離物262用于使第一 MOS晶體管與周邊器件隔開(kāi)?，F(xiàn)在參見(jiàn)圖4，與圖3相同，所示MOS晶體管的結(jié)構(gòu)是一種絕緣體上硅的結(jié)構(gòu)；更 具體地說(shuō)，其中的第二MOS晶體管的結(jié)構(gòu)與圖3的第一MOS晶體管類(lèi)似，具體地說(shuō)，第二MOS 晶體管布置在襯底200上的絕緣體300上，并且源極區(qū)域30上布置了第二源極電極sn，漏 極區(qū)域50上布置了第二漏極電極dn，柵極區(qū)域10上布置了柵極氧化層，而在柵極氧化層上 布置了柵極電極g ；鄰接源極區(qū)域30布置第三絕緣隔離物263，鄰接漏極區(qū)域50布置第四 絕緣隔離物263，同樣，第三絕緣隔離物263和第四絕緣隔離物264用于使第二 MOS晶體管 與周邊器件隔開(kāi)。當(dāng)施加到柵極電極上的輸入電壓為OV (輸入為低電平)時(shí)，第一 MOS晶體管是 PMOS晶體管，因此可以通過(guò)柵極區(qū)域10的空穴導(dǎo)電，而第二 MOS晶體管為NMOS晶體管，所 以NMOS未導(dǎo)通?，F(xiàn)在參見(jiàn)圖5，其中示意性地示出了在柵極電極上施加高電平時(shí)的CMOS器件的導(dǎo) 電示意圖?？梢钥闯觯?dāng)施加到柵極電極上的輸入電壓為大于柵極的閾值電壓(輸入為高 電平)時(shí)，柵極區(qū)域10分成了兩個(gè)部分，其中柵極區(qū)域10的下部區(qū)域102耗盡而形成耗盡 區(qū)，并且柵極區(qū)域10的上部區(qū)域101形成了 η溝道，從而形成了第二MOS晶體管(NM0S晶體 管)的導(dǎo)通溝道。這樣，第一 MOS晶體管(PM0S晶體管)未導(dǎo)通，而第二 MOS晶體管(NM0S 晶體管)導(dǎo)通。圖6示出了圖2至圖4所示的CMOS器件的等效電路圖。如圖6所示，節(jié)點(diǎn)g、sp和dp組成了第一 MOS晶體管(PMOS)，而g、sn和dn組成 了第二 MOS晶體管(NMOS)。第一 MOS晶體管和第二 MOS晶體管共用柵極g。并且，在任何 情況下，第一 MOS晶體管和第二 MOS晶體管都只可能有一個(gè)晶體管導(dǎo)通?，F(xiàn)在參見(jiàn)圖7和圖8來(lái)描述本發(fā)明的一個(gè)優(yōu)選實(shí)施例，圖7示意性地示出了將兩 個(gè)圖2所示的CMOS器件連接成與非邏輯電路的版圖示意圖；圖8示出了圖7所示的器件連 接結(jié)構(gòu)的等效電路圖。
如圖7所示，第一絕緣體上硅CMOS結(jié)構(gòu)與第二絕緣體上硅CMOS結(jié)構(gòu)并排布置。優(yōu) 選地，使得第一絕緣體上硅CMOS結(jié)構(gòu)與第二絕緣體上硅CMOS結(jié)構(gòu)的η型有源區(qū)(η型源極 區(qū)域以及η型漏極區(qū)域)處于同一直線(xiàn)上，更具體地說(shuō)使得第一 η型源極電極snl、第一 η 型漏極電極dnl、第二 η型源極電極sn2、以及第二 η型漏極電極dn2被布置在一條直線(xiàn)上。 這樣，有利于布線(xiàn)。并且，第一 ρ型源極電極spl和第二 ρ型源極電極sp2通過(guò)第一互連線(xiàn)Ll連接至 電源；第一 η型源極電極snl和第二 η型漏極電極dn2通過(guò)第三互連線(xiàn)L3相互連接；第二 η型源極電極sn2通過(guò)第四互連線(xiàn)L4接地；并且第一 η型漏極電極dnl、第一 ρ型漏極電極 dpi、第二 ρ型漏極電極dp2通過(guò)第二互連線(xiàn)L2連接至輸出電極OUT ；兩個(gè)柵極電極(第一 柵極電極gl和第二柵極電極g2)用作輸入電極。這樣就形成了一個(gè)具有兩個(gè)輸入端(兩 個(gè)CMOS的柵極)的與非邏輯電路。這樣，可能得到圖8所示的數(shù)字電路，由此得到圖8所示的數(shù)字邏輯電路的真值表 如下gl g2 OUT0 0 10 1 11 0 11 1 0由此，可得到0UT = N0T(gl AND g2) = gl NAND g2?，F(xiàn)在參見(jiàn)圖9和圖10來(lái)描述另一優(yōu)選實(shí)施例，其中，圖9示意性地示出了將三個(gè) 圖2所示的CMOS器件連接成與非邏輯電路的版圖示意圖，圖10示出了圖9所示的器件連 接結(jié)構(gòu)的等效電路圖。如圖9所示，第一絕緣體上硅CMOS結(jié)構(gòu)、第二絕緣體上硅CMOS結(jié)構(gòu)以及第三絕緣 體上硅CMOS結(jié)構(gòu)并排布置。優(yōu)選地，使得第一絕緣體上硅CMOS結(jié)構(gòu)、第二絕緣體上硅CMOS 結(jié)構(gòu)以及第三絕緣體上硅CMOS結(jié)構(gòu)的η型有源區(qū)(η型源極區(qū)域以及η型漏極區(qū)域)處于 同一直線(xiàn)上，更具體地說(shuō)可使得第一 η型源極電極snl、第一 η型漏極電極dnl、第二 η型源 極電極sn2、第二 η型漏極電極dn2、第三η型源極電極sn3、以及第三η型漏極電極dn3被 布置在一條直線(xiàn)上。同樣，這樣，有利于布線(xiàn)。并且，第一 ρ型源極電極spl、第二 ρ型源極電極sp2和第三ρ型源極電極sp3通 過(guò)第一互連線(xiàn)Ll連接至電源；第一 η型源極電極snl和第二 η型漏極電極dn2通過(guò)第三互 連線(xiàn)L3相互連接；第二 η型源極電極sn2和第三η型漏極電極dn3通過(guò)第五互連線(xiàn)L5相 互連接；第三η型源極電極sn3通過(guò)第四互連線(xiàn)L4接地；并且第一 η型漏極電極dnl、第一 P型漏極電極dpi、第二 ρ型漏極電極dp2和第三ρ型漏極電極dp3通過(guò)第二互連線(xiàn)L2連 接至輸出電極OUT ；三個(gè)柵極電極(第一柵極電極gl、第二柵極電極g2以及第三柵極電極 g3)用作輸入電極。這樣就形成了一個(gè)具有三個(gè)輸入端(三個(gè)CMOS的柵極電極)的與非邏 輯電路。這樣，可能得到圖9所示的數(shù)字電路，由此得到圖8所示的數(shù)字邏輯電路的真值表 如下gl g2 g3 OUT
0 0 0 10 0 110 10 10 11110 0 110 11110 11110由此，可得到0UT = N0T(gl AND g2 AND g3)。接下來(lái)參見(jiàn)圖11，其中示意性地示出了根據(jù)本發(fā)明另一優(yōu)選實(shí)施例的CMOS器件 的版圖結(jié)構(gòu)的示意圖。圖11與圖2的不同之處在于，圖2中順時(shí)針布置的各個(gè)有源區(qū)變成 了逆時(shí)針布置。但是，該圖11的等效電路與圖2相同，在此不再贅述?，F(xiàn)在參見(jiàn)圖12和圖13來(lái)描述本發(fā)明的另一個(gè)優(yōu)選實(shí)施例，其中圖12示意性地示 出了將兩個(gè)圖11所示的CMOS器件連接成或非邏輯電路的版圖示意圖，圖13示出了圖12 所示的器件連接結(jié)構(gòu)的等效電路圖。如圖12所示，第一絕緣體上硅CMOS結(jié)構(gòu)、以及第二絕緣體上硅CMOS結(jié)構(gòu)并排布 置。優(yōu)選地，使得第一絕緣體上硅CMOS結(jié)構(gòu)、以及第二絕緣體上硅CMOS結(jié)構(gòu)的ρ型有源區(qū) (P型源極區(qū)域以及P型漏極區(qū)域)處于同一直線(xiàn)上，更具體地說(shuō)可使得第一 P型源極電極 spl、第一 ρ型漏極電極dpi、第二 ρ型源極電極sp2、以及第二 ρ型漏極電極dp2被布置在 一條直線(xiàn)上。與前述實(shí)施例一樣，這樣有利于布線(xiàn)。并且，如圖12所示，第一 η型漏極電極dnl、第二 η型漏極電極dn2和第二 ρ型漏 極電極dp2分別通過(guò)第四互連線(xiàn)L4連接至輸出電極；第一 ρ型源極電極spl通過(guò)第一互連 線(xiàn)Ll連接至電源；第一 η型源極電極snl和第二 η型源極電極sn2通過(guò)第二互連線(xiàn)L2接 地；第一 P型漏極電極dpi和第二 ρ型源極電極sp2通過(guò)第三互連線(xiàn)L3互連；第一柵極電 極gl、和第二柵極電極g2用作輸入電極。這樣就形成了一個(gè)具有兩個(gè)輸入端(兩個(gè)CMOS的柵極電極gl和g2)的或非邏輯電路。
這樣，可能得到圖13所示的數(shù)字電路，由此得到圖13所示的數(shù)字邏輯電路的真值表如下
glg2OUT
001
010
100
110
由此,可得到0UT = N0T(gl OR g2) = gl NOR g2。
現(xiàn)在參見(jiàn)圖14和圖15來(lái)描述本發(fā)明的另一個(gè)優(yōu)選實(shí)施例，其中圖14示出了示意
性地示出了將三個(gè)圖11所示的CMOS器件連接成或非邏輯電路的版圖示意圖，圖15示出了 圖8所示的器件連接結(jié)構(gòu)的等效電路圖。 如圖14所示，第一絕緣體上硅CMOS結(jié)構(gòu)、第二絕緣體上硅CMOS結(jié)構(gòu)以及第三絕緣體上硅CMOS結(jié)構(gòu)并排布置。優(yōu)選地，使得第一絕緣體上硅CMOS結(jié)構(gòu)、第二絕緣體上硅 CMOS結(jié)構(gòu)以及第三絕緣體上硅CMOS結(jié)構(gòu)的ρ型有源區(qū)(ρ型源極區(qū)域以及ρ型漏極區(qū)域) 處于同一直線(xiàn)上，更具體地說(shuō)可使得第一 P型源極電極spl、第一 P型漏極電極dpi、第二 ρ 型源極電極sp2、第二 ρ型漏極電極dp2、第三ρ型源極電極sp3、以及第三ρ型漏極電極dp3 被布置在一條直線(xiàn)上。同樣，這樣，有利于布線(xiàn)。并且，如圖14所示，第一 η型漏極電極dnl、第二 η型漏極電極dn2、第三η型漏極 電極dn3和第三ρ型漏極電極dp3通過(guò)第四互連線(xiàn)L4連接至輸出電極；第一 ρ型源極電 極spl通過(guò)第一互連線(xiàn)Ll連接至電源；第一 η型源極電極snl、第二 η型源極電極sn2和 第三η型源極電極sn3通過(guò)第二互連線(xiàn)L2接地；第一 ρ型漏極電極dpi和第二 ρ型源極電 極sp2通過(guò)第三互連線(xiàn)L3互連；第二 ρ型漏極電極dp2和第三ρ型源極電極sp3互連；第 一柵極電極gl、第二柵極電極g2和第三柵極電極g3用作輸入電極。這樣就形成了一個(gè)具有三個(gè)輸入端(三個(gè)CMOS的柵極電極電極gl、g2)和g3)的 或非邏輯電路。這樣，可能得到圖15所示的數(shù)字電路，由此得到圖15所示的數(shù)字邏輯電路的真值 表如下glg2g3OUT
0001
0010
0100
0110
1000
1010
1100
1110
由此，可得到OUT =
:0UT = N0T(gl OR g2 OR g3)。通過(guò)上述實(shí)施例可以看出，在圖7和圖12所示的結(jié)構(gòu)的基礎(chǔ)上，只要在兩個(gè)CMOS 結(jié)構(gòu)中“插入”CMOS結(jié)構(gòu)，就可以實(shí)現(xiàn)具有更多個(gè)的輸入端與非邏輯或者或非邏輯。這樣的 數(shù)字邏輯電路結(jié)構(gòu)，布局簡(jiǎn)單，易于布線(xiàn)和集成。需要說(shuō)明的是，在上述實(shí)施例中，柵極區(qū)域周?chē)鶆虻夭贾弥鱾€(gè)源極區(qū)域和漏 極區(qū)域，但是可以理解的是，根據(jù)具體應(yīng)用情況以及電路要求，實(shí)際上，可以使某個(gè)有源區(qū) 更大(例如可以使P型區(qū)域更大)，或者可以使某些有源區(qū)之間比其它有源區(qū)之間更靠近。對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)明顯的是，可在不脫離本發(fā)明的范圍的情況下對(duì)本發(fā)明 進(jìn)行各種改變和變形。所描述的實(shí)施例僅用于說(shuō)明本發(fā)明，而不是限制本發(fā)明；本發(fā)明并不 限于所述實(shí)施例，而是僅由所附權(quán)利要求限定。
權(quán)利要求
一種數(shù)字邏輯電路，其特征在于，所述數(shù)字邏輯電路包括第一絕緣體上硅CMOS結(jié)構(gòu)，其中，所述第一絕緣體上硅CMOS結(jié)構(gòu)包括布置在絕緣體上的第一柵極區(qū)域、第一p型源極區(qū)域、第一n型源極區(qū)域、第一p型漏極區(qū)域、第一n型漏極區(qū)域；其中，圍繞第一柵極區(qū)域依次布置第一p型源極區(qū)域、第一n型源極區(qū)域、第一p型漏極區(qū)域、第一n型漏極區(qū)域；以及第二絕緣體上硅CMOS結(jié)構(gòu)，其中，所述第二絕緣體上硅CMOS結(jié)構(gòu)包括布置在絕緣體上的第二柵極區(qū)域、第二p型源極區(qū)域、第二n型源極區(qū)域、第二p型漏極區(qū)域、第二n型漏極區(qū)域；其中，圍繞第二柵極區(qū)域依次布置第二p型源極區(qū)域、第二n型源極區(qū)域、第二p型漏極區(qū)域、第二n型漏極區(qū)域。
2.根據(jù)權(quán)利要求1所述的數(shù)字邏輯電路，其特征在于，第一柵極區(qū)域、第一η型源極區(qū) 域、以及第一 η型漏極區(qū)域形成了一個(gè)NMOS ；第一柵極區(qū)域、第一 ρ型源極區(qū)域、以及第一 P型漏極區(qū)域形成了一個(gè)PMOS ；第二柵極區(qū)域、第二 η型源極區(qū)域、以及第二 η型漏極區(qū)域 形成了一個(gè)NMOS ；第二柵極區(qū)域、第二 ρ型源極區(qū)域、以及第二 ρ型漏極區(qū)域形成了一個(gè) PMOS0
3.根據(jù)權(quán)利要求1所述的數(shù)字邏輯電路，其特征在于，所述第一η型源極區(qū)域、所述第 一 η型漏極區(qū)域、所述第二 η型源極區(qū)域、以及所述第二 η型漏極區(qū)域被布置在一條直線(xiàn) 上，或者所述第一 P型源極區(qū)域、所述第一 P型漏極區(qū)域、所述第二 P型源極區(qū)域、以及所述 第二 P型漏極區(qū)域被布置在一條直線(xiàn)上。
4.根據(jù)權(quán)利要求1所述的數(shù)字邏輯電路，其特征在于，第一P型源極區(qū)域和第二 P型源 極區(qū)域分別通過(guò)各自的電極而連接至電源；第一 η型源極區(qū)域和第二 η型漏極區(qū)域分別通 過(guò)各自的電極相互連接；第二 η型源極區(qū)域接地；并且第一 η型漏極區(qū)域、第一 ρ型漏極區(qū) 域、第二 P型漏極區(qū)域分別通過(guò)各自的電極而連接至輸出電極。
5.根據(jù)權(quán)利要求1所述的數(shù)字邏輯電路，其特征在于，第一η型漏極區(qū)域、第二 η型漏 極區(qū)域和第二 P型漏極區(qū)域分別通過(guò)各自的電極而連接至輸出電極；第一 P型源極區(qū)域連 接至電源；第一 η型源極區(qū)域和第二 η型源極區(qū)域分別通過(guò)各自的電極而接地；第一 ρ型漏 極區(qū)域和第二 P型源極區(qū)域互連。
6.根據(jù)權(quán)利要求1所述的數(shù)字邏輯電路，其特征在于，所述數(shù)字邏輯電路還包括第三 絕緣體上硅CMOS結(jié)構(gòu)，其中，所述第三絕緣體上硅CMOS結(jié)構(gòu)包括布置在絕緣體上的第三 柵極區(qū)域、第三P型源極區(qū)域、第三η型源極區(qū)域、第三P型漏極區(qū)域、第三η型漏極區(qū)域； 其中，圍繞第三柵極區(qū)域依次布置第三P型源極區(qū)域、第三η型源極區(qū)域、第三ρ型漏極區(qū) 域、第三η型漏極區(qū)域；并且其中，第三柵極區(qū)域、第三η型源極區(qū)域、以及第三η型漏極區(qū) 域形成了一個(gè)NMOS ；第三柵極區(qū)域、第三ρ型源極區(qū)域、以及第三ρ型漏極區(qū)域形成了一個(gè) PMOS0
7.根據(jù)權(quán)利要求6所述的數(shù)字邏輯電路，其特征在于，第一ρ型源極區(qū)域、第二 ρ型源 極區(qū)域和第三P型源極區(qū)域分別通過(guò)各自的電極而連接至電源；第一 η型源極區(qū)域和第二 η型漏極區(qū)域分別通過(guò)各自的電極相互連接；第二 η型源極區(qū)域和第三η型漏極區(qū)域通過(guò) 各自的電極相互連接；第三η型源極區(qū)域接地；并且第一 η型漏極區(qū)域、第一 ρ型漏極區(qū)域、 第二 P型漏極區(qū)域、第三P型漏極區(qū)域分別通過(guò)各自的電極而連接至輸出電極。
8.根據(jù)權(quán)利要求6所述的數(shù)字邏輯電路，其特征在于，第一η型漏極區(qū)域、第二 η型漏極區(qū)域、第三η型漏極區(qū)域和第三P型漏極區(qū)域分別通過(guò)各自的電極而連接至輸出電極；第 一 P型源極區(qū)域連接至電源；第一 η型源極區(qū)域、第二 η型源極區(qū)域和第三η型源極區(qū)域分 別通過(guò)各自的電極而接地；第一 P型漏極區(qū)域和第二 P型源極區(qū)域互連；第二 P型漏極區(qū)域 和第三P型源極區(qū)域互連。
9.根據(jù)權(quán)利要求6所述的數(shù)字邏輯電路，其特征在于，第一絕緣體上硅CMOS結(jié)構(gòu)、第二 絕緣體上硅CMOS結(jié)構(gòu)以及第三絕緣體上硅CMOS結(jié)構(gòu)布置在一條線(xiàn)上。
10.根據(jù)權(quán)利要求6所述的數(shù)字邏輯電路，其特征在于，第一柵極區(qū)域、第二柵極區(qū)域 以及第三柵極區(qū)域被摻雜為P型。
全文摘要
本發(fā)明公開(kāi)了一種數(shù)字邏輯電路。本發(fā)明所提供的數(shù)字邏輯電路包括第一絕緣體上硅CMOS結(jié)構(gòu)，其中，所述第一絕緣體上硅CMOS結(jié)構(gòu)包括布置在絕緣體上的第一柵極區(qū)域、第一p型源極區(qū)域、第一n型源極區(qū)域、第一p型漏極區(qū)域、第一n型漏極區(qū)域；以及第二絕緣體上硅CMOS結(jié)構(gòu)，其中，所述第二絕緣體上硅CMOS結(jié)構(gòu)包括布置在絕緣體上的第二柵極區(qū)域、第二p型源極區(qū)域、第二n型源極區(qū)域、第二p型漏極區(qū)域、第二n型漏極區(qū)域。本發(fā)明通過(guò)利用絕緣體上硅CMOS結(jié)構(gòu)而減小了器件結(jié)構(gòu)，并改進(jìn)了器件性能。
文檔編號(hào)H01L29/78GK101958329SQ20101023563
公開(kāi)日2011年1月26日 申請(qǐng)日期2010年7月23日 優(yōu)先權(quán)日2010年7月23日
發(fā)明者彭樹(shù)根, 肖軍, 高明輝 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司