專利名稱：半導(dǎo)體場(chǎng)效應(yīng)晶體管的測(cè)試方法及測(cè)試結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，特別涉及一種半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET) 的測(cè)試方法及測(cè)試結(jié)構(gòu)。
背景技術(shù)：
目前，在對(duì)MOSFET進(jìn)行測(cè)試時(shí)，采用如圖1所示的測(cè)試結(jié)構(gòu)，該測(cè)試結(jié)構(gòu)包括被測(cè)試器件1和金屬引線組成。被測(cè)試器件1通過金屬引線2連接至多個(gè)測(cè)試焊墊(pad)，這些焊墊可以接入測(cè)試機(jī)臺(tái)，使測(cè)試機(jī)臺(tái)通過這些pad對(duì)MOSFET進(jìn)行測(cè)試。其中，所述的多個(gè)測(cè)試焊墊包括一個(gè)源極pad4 分別通過金屬引線連接至MOSFET的源極；漏極pad2和漏極pad3，通過金屬引線連接至MOSFET的兩個(gè)漏極；一個(gè)柵極padl，通過金屬引線連接至 MOSFET的柵極，為了描述方便，下面將連接?xùn)艠Opadl和MOSFET的柵極的金屬引線標(biāo)記為金屬引線2，特別進(jìn)行說明。進(jìn)行器件性能測(cè)試時(shí)，測(cè)試機(jī)臺(tái)分別和所述的多個(gè)測(cè)試焊墊進(jìn)行電接觸，給被測(cè)試器件1施加相應(yīng)的電壓或電流，對(duì)被測(cè)試器件1進(jìn)行測(cè)試，得到MOSFET的電特性測(cè)試數(shù)據(jù)和失配參數(shù)。從圖1可以看出，在測(cè)試MOSFET時(shí)，連接源極和源極pad之間的金屬引線2較長(zhǎng)， 因此在長(zhǎng)的金屬引線2上存在寄生電阻，該寄生電阻會(huì)影響測(cè)試的電壓變化范圍及測(cè)試得到的MOSFET的飽和電流(Idsat)，從而使測(cè)試得到的MOSFET的Idsat比實(shí)際MOSFET的 Idsat低；此外，該寄生電阻也會(huì)影響測(cè)試的失配參數(shù)的變化；從而最終影響測(cè)試MOSFET的電特性準(zhǔn)確度及失配參數(shù)準(zhǔn)確性。用于連接MOSFET柵極的pad和被測(cè)試器件MOSFET之間的金屬引線的寄生電阻對(duì)MOSFET的測(cè)試影響比較小，現(xiàn)對(duì)于用于連接MOSFET源極的pad 和被測(cè)試器件MOSFET之間的金屬引線2的寄生電阻Rs來說，可以忽略不計(jì)，因此，本申請(qǐng)不對(duì)其進(jìn)行詳細(xì)說明。圖2為現(xiàn)有技術(shù)測(cè)試MOSFET總的等效電路示意圖，其中，Dl和D2分別表示MOSFET 兩個(gè)漏極的pad，直接連接在測(cè)試機(jī)臺(tái)上(圖中未表示出測(cè)試機(jī)臺(tái))，G表示為MOSFET柵極的pad，通過金屬引線連接至被測(cè)試器件MOSFET的柵極；S表示為MOSFET源極的pad，通過金屬引線2連接至被測(cè)試器件MOSFET的源極，在連接MOSFET源極的pad和被測(cè)試器件 MOSFET之間的金屬引線2上存在著寄生電阻，在圖中表示為Rs，該寄生電阻的大小可以采用公式⑴計(jì)算R = RshXNO = RshXL/ff = 5ohm公式(1)其中，R為寄生電阻Rs的數(shù)值，Rsh為金屬引線2的單位電阻數(shù)值，NO為金屬引線 2的面積數(shù)值，L為金屬引線2的長(zhǎng)度，W為金屬引線的寬度，在實(shí)際測(cè)試時(shí)，得到的寄生電阻Rs的R為5歐姆。采用圖1所示的測(cè)試結(jié)構(gòu)測(cè)試M0SFET，由于連接MOSFET源極的pad和被測(cè)試器件 MOSFET之間的金屬引線2的寄生電阻存在，引起了 MOSFET的源極和地之間的電壓下降。因此，為了克服連接MOSFET源極的pad和被測(cè)試器件MOSFET之間的金屬引線2的寄生電阻Rs的影響，在測(cè)試時(shí)需要增大MOSFET柵極和MOSFET源極之間的電壓差，從而得到和MOSFET 在實(shí)際工作工程中相同的MOSFET的Idsat。也就是說，在實(shí)際測(cè)試MOSFET的過程中，測(cè)試得到的MOSFET的Idsat比實(shí)際的MOSFET小。進(jìn)一步地，由于MOSFET源極的pad和被測(cè)試器件MOSFET之間的金屬引線2存在的寄生電阻Rs，導(dǎo)致測(cè)試計(jì)算得到的電特性參數(shù)以及失配參數(shù)，和MOSFET在實(shí)際工作中的電特性參數(shù)及失配參數(shù)都存在著誤差，降低了測(cè)試MOSFET的準(zhǔn)確性。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供一種MOSFET的測(cè)試方法，該方法能夠提高M(jìn)OSFET測(cè)試準(zhǔn)確性。 本發(fā)明還提供一種MOSFET的測(cè)試結(jié)構(gòu)，該測(cè)試結(jié)構(gòu)能夠提高M(jìn)OSFET測(cè)試準(zhǔn)確性。為達(dá)到上述目的，本發(fā)明實(shí)施例的技術(shù)方案具體是這樣實(shí)現(xiàn)的一種半導(dǎo)體場(chǎng)效應(yīng)晶體管MOSFET的測(cè)試結(jié)構(gòu)，由測(cè)試平臺(tái)通過從MOSFET引出的焊墊對(duì)MOSFET進(jìn)行測(cè)試，該結(jié)構(gòu)包括=MOSFET和金屬引線，還包括兩個(gè)源極pad 分別通過金屬引線連接至MOSFET的兩個(gè)源極；一個(gè)漏極pad，通過金屬引線連接至MOSFET的漏極；一個(gè)柵極pad，通過金屬引線連接至MOSFET的柵極?？蛇x的，所述測(cè)試結(jié)構(gòu)還包括一個(gè)電壓感應(yīng)pad，通過金屬引線連接至MOSFET的漏極，用于感應(yīng)漏極的真實(shí)電壓。本發(fā)明還提供一種MOSFET的測(cè)試方法，該方法包括設(shè)置測(cè)試結(jié)構(gòu)，所述測(cè)試結(jié)構(gòu)包括被測(cè)試器件MOSFET和金屬引線，還包括兩個(gè)源極pad，分別通過金屬引線連接至MOSFET的兩個(gè)源極；一個(gè)漏極pad，通過金屬引線連接至MOSFET的漏極；一個(gè)柵極pad，通過金屬引線連接至MOSFET的柵極；一個(gè)電壓感應(yīng)pad， 通過金屬引線連接至MOSFET的漏極；對(duì)MOSFET的漏極上施加模擬測(cè)試電壓，至電壓感應(yīng)pad上的真實(shí)電壓達(dá)到MOSFET 的設(shè)計(jì)漏極電壓時(shí)，獲取所述模擬測(cè)試電壓值；通過測(cè)試平臺(tái)對(duì)MOSFET施加上述獲取的模擬測(cè)試電壓值，測(cè)試MOSFET的電性參數(shù)。由上述技術(shù)方案可見，本發(fā)明重新設(shè)置了 MOSFET測(cè)試結(jié)構(gòu)，直接在被測(cè)試器件 MOSFET的兩個(gè)源極上連接兩個(gè)源極pad，對(duì)被測(cè)試器件MOSFET進(jìn)行測(cè)試。和現(xiàn)有技術(shù)相比， 避免了被測(cè)試器件MOSFET和MOSFET的源極pad之間的寄生電阻。更進(jìn)一步地，本發(fā)明還從被測(cè)試器件MOSFET的源極引出一個(gè)電壓感應(yīng)pad，用于感應(yīng)漏極端的真實(shí)電壓，在獲取漏極端的真實(shí)電壓之后，獲取在進(jìn)行測(cè)試時(shí)應(yīng)該在MOSFET 上施加的測(cè)試電壓，所述的測(cè)試電壓與漏極上的真實(shí)電壓以及MOSFET漏極的pad和MOSFET 漏極之間金屬引線上的寄生電阻有關(guān)，通常，所述的測(cè)試電壓大于漏極上的真實(shí)電壓，其差值部分用于補(bǔ)償寄生電阻引起的電壓降，因此，消除了寄生電阻的存在對(duì)MOSFET電性測(cè)試結(jié)果的影響。


圖1為現(xiàn)有技術(shù)測(cè)試MOSFET的測(cè)試結(jié)構(gòu)示意圖；圖2為現(xiàn)有技術(shù)測(cè)試MOSFET總的等效電路示意圖；圖3為本發(fā)明測(cè)試MOSFET的測(cè)試結(jié)構(gòu)示意圖。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下參照附圖并舉實(shí)施例，對(duì)本發(fā)明作進(jìn)一步詳細(xì)說明。從現(xiàn)有技術(shù)可以看出，MOSFET測(cè)試不準(zhǔn)確的原因是因?yàn)閳D1所示的測(cè)試結(jié)構(gòu)在 MOSFET源極pad和被測(cè)試器件MOSFET之間的金屬引線上存在寄生電阻Rs，所以使測(cè)試出來的MOSFET的Idsat比實(shí)際要小，閾值電壓比實(shí)際要大。因此，最終得到的MOSFET測(cè)試的電特性參數(shù)和失配參數(shù)都不準(zhǔn)確。為了克服這個(gè)缺陷，本發(fā)明重新設(shè)置了 MOSFET的測(cè)試結(jié)構(gòu)，該結(jié)構(gòu)避免了 MOSFET源極和被測(cè)試器件MOSFET之間的金屬引線上的寄生電阻。進(jìn)一步，所述測(cè)試結(jié)構(gòu)在漏極連接電壓感應(yīng)pad，對(duì)MOSFET施加模擬測(cè)試電壓，通過電壓感應(yīng)pad感應(yīng)漏極上的真實(shí)電壓，當(dāng)漏極上的真實(shí)電壓達(dá)到MOSFET的設(shè)計(jì)漏極電壓時(shí)，獲取所述模擬測(cè)試電壓值，通過測(cè)試平臺(tái)對(duì)MOSFET施加所述模擬測(cè)試電壓值，可以消除寄生電阻的存在對(duì)測(cè)試結(jié)果產(chǎn)生的影響。圖3為本發(fā)明測(cè)試MOSFET的測(cè)試結(jié)構(gòu)示意圖，該測(cè)試結(jié)構(gòu)包括被測(cè)試器件 MOSFET和金屬引線，還包括源極padl和源極pad2，分別通過金屬引線連接至MOSFET的兩個(gè)源極；一個(gè)漏極pad3，通過金屬引線連接至MOSFET的漏極；一個(gè)柵極pad4，通過金屬引線連接至MOSFET的柵極。進(jìn)行測(cè)試時(shí)，所述的padl，pad2, pad3, pad4，接入測(cè)試平臺(tái)(圖中未表示出)，由測(cè)試平臺(tái)分別和所述的padl，pad2, pad3, pad4進(jìn)行電接觸，給被測(cè)試器件MOSFET施加相應(yīng)的電壓或電流，得到被測(cè)試器件MOSFET電特性測(cè)試數(shù)據(jù)和失配參數(shù)?？梢钥闯?，由于被測(cè)試器件MOSFET直接與源極padl和源極pad2進(jìn)行電接觸，而不再需要通過金屬引線，所以在測(cè)試被測(cè)試器件MOSFET時(shí)，也不存在寄生電阻影響測(cè)試的準(zhǔn)確性。現(xiàn)有技術(shù)中已經(jīng)說明，被測(cè)試器件MOSFET和柵極pad之間的金屬引線的寄生電阻，對(duì)測(cè)試MOSFET不會(huì)產(chǎn)生影響。更進(jìn)一步地，本發(fā)明所述的測(cè)試結(jié)構(gòu)還包括一個(gè)電壓感應(yīng)pad5，通過金屬引線連接至MOSFET的漏極，用于感應(yīng)漏極的真實(shí)電壓。對(duì)MOSFET施加模擬測(cè)試電壓進(jìn)行測(cè)試時(shí)， 電壓感應(yīng)pad5可以感應(yīng)漏極上的真實(shí)電壓，改變所述模擬測(cè)試電壓值，當(dāng)漏極上的真實(shí)電壓達(dá)到MOSFET的設(shè)計(jì)漏極電壓時(shí)，獲取所述模擬測(cè)試電壓值，通過測(cè)試平臺(tái)對(duì)MOSFET施加所述獲取的模擬測(cè)試電壓值，可以消除寄生電阻的存在對(duì)測(cè)試結(jié)果產(chǎn)生的影響。下面提供一個(gè)具體實(shí)施例來詳細(xì)說明本發(fā)明，設(shè)定MOSFET的設(shè)計(jì)漏極電壓為 1. 2V，在對(duì)MOSFET進(jìn)行電性測(cè)試之前，將電壓感應(yīng)Pad接到測(cè)試平臺(tái)的電壓顯示上，然后在共用的漏極上加模擬測(cè)試電壓，當(dāng)把這個(gè)模擬測(cè)試電壓一直加到電壓感應(yīng)Pad上的電壓顯示為1.2的時(shí)候，讀出共用漏極上的模擬測(cè)試電壓值，例如所述的模擬測(cè)試電壓值為 1. 22078V，在對(duì)MOSFET進(jìn)行實(shí)際測(cè)試時(shí)，對(duì)MOSFET施加1. 22078V的測(cè)試電壓，即可消除寄生電阻的存在對(duì)測(cè)試結(jié)果的影響。所述MOSFET的設(shè)計(jì)漏極電壓可根據(jù)器件設(shè)計(jì)的需要調(diào)整，在此不應(yīng)限制本發(fā)明的實(shí)施范圍。參考表1所示，為根據(jù)現(xiàn)有的MOSFET器件結(jié)構(gòu)獲取的不存在寄生電阻和存在寄生電阻的情況下，Idsat和Vtlin的數(shù)值變化，從表1中可以看出，寄生電阻的存在對(duì)源極測(cè)試數(shù)據(jù)的影響較大。其中，飽和電流(Idsat)的獲取條件是漏極電壓和柵極電壓為1. 2V，源極電壓為 OV。閾值電壓(Vtlin)的獲取條件是固定電流法(即取電流在0. 1*W/L時(shí)候的電壓值，L為產(chǎn)生寄生電阻的金屬引線的長(zhǎng)度，W為產(chǎn)生寄生電阻的金屬引線的寬度)，漏極電壓為0. IV，柵極電壓為0到1. 2V變化，變化間隔為0. 02V，源極電壓為0V。存在寄生電阻的仿真條件是在不存在寄生電阻的模型下，附加一個(gè)寄生電阻電路仿真得到結(jié)果，寄生電阻的計(jì)算方法參考公式(1)。表 權(quán)利要求
1.一種半導(dǎo)體場(chǎng)效應(yīng)晶體管MOSFET的測(cè)試結(jié)構(gòu)，由測(cè)試平臺(tái)通過與MOSFET連接的焊墊pad對(duì)MOSFET進(jìn)行測(cè)試，該結(jié)構(gòu)包括=MOSFET和金屬引線，其特征在于，還包括兩個(gè)源極pad 分別通過金屬引線連接至MOSFET的兩個(gè)源極； 一個(gè)漏極pad，通過金屬引線連接至MOSFET的漏極； 一個(gè)柵極pad，通過金屬引線連接至MOSFET的柵極。
2.如權(quán)利要求1所述的測(cè)試結(jié)構(gòu)，其特征在于，所述測(cè)試結(jié)構(gòu)還包括一個(gè)電壓感應(yīng) pad,通過金屬弓丨線連接至MOSFET的漏極，用于感應(yīng)測(cè)試時(shí)漏極的真實(shí)電壓。
3.一種MOSFET的測(cè)試方法，其特征在于，該方法包括設(shè)置測(cè)試結(jié)構(gòu)，所述測(cè)試結(jié)構(gòu)包括被測(cè)試器件MOSFET和金屬引線，還包括兩個(gè)源極pad，分別通過金屬引線連接至MOSFET的兩個(gè)源極；一個(gè)漏極pad，通過金屬引線連接至 MOSFET的漏極；一個(gè)柵極pad，通過金屬引線連接至MOSFET的柵極；一個(gè)電壓感應(yīng)pad，通過金屬引線連接至MOSFET的漏極；對(duì)MOSFET的漏極上施加模擬測(cè)試電壓，至電壓感應(yīng)pad上的真實(shí)電壓達(dá)到MOSFET的設(shè)計(jì)漏極電壓時(shí)，獲取所述模擬測(cè)試電壓值；通過測(cè)試平臺(tái)對(duì)MOSFET施加上述獲取的模擬測(cè)試電壓值，測(cè)試MOSFET的電性參數(shù)。
全文摘要
本發(fā)明公開了一種半導(dǎo)體場(chǎng)效應(yīng)晶體管MOSFET的測(cè)試結(jié)構(gòu)，由測(cè)試平臺(tái)通過從MOSFET引出的焊墊對(duì)MOSFET進(jìn)行測(cè)試，該結(jié)構(gòu)包括MOSFET和金屬引線，還包括兩個(gè)源極pad分別通過金屬引線連接至MOSFET的兩個(gè)源極；一個(gè)漏極pad，通過金屬引線連接至MOSFET的漏極；一個(gè)柵極pad，通過金屬引線連接至MOSFET的柵極；一個(gè)電壓感應(yīng)pad，通過金屬引線連接至MOSFET的漏極。本發(fā)明還提供了一種MOSFET的測(cè)試方法，所述測(cè)試結(jié)構(gòu)及測(cè)試方法提高了MOSFET測(cè)試準(zhǔn)確性。
文檔編號(hào)H01L23/544GK102339814SQ20101022922
公開日2012年2月1日 申請(qǐng)日期2010年7月16日 優(yōu)先權(quán)日2010年7月16日
發(fā)明者邵芳 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司