專利名稱：導(dǎo)電插塞的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，更具體的，本發(fā)明涉及導(dǎo)電插塞的制作方法。
背景技術(shù)：
集成電路即IC技術(shù)的不斷進步，集成在同一芯片上的元器件數(shù)量已從最初的幾十幾百個進化到現(xiàn)在的數(shù)以百萬計。目前IC的性能和復(fù)雜度遠非當(dāng)初所能想象。為了滿足復(fù)雜度和電路密度的要求(即集成到確定區(qū)域內(nèi)的器件數(shù)量)，最小的特征尺寸，也就是公知的器件的“幾何線寬”隨著工藝技術(shù)的革新而越來越小。如今，半導(dǎo)體器件的最小線寬已經(jīng)小于65納米。隨著半導(dǎo)體器件最小線寬的不斷減小，連接半導(dǎo)體器件的互連線的尺寸也相應(yīng)的減小。作為互連線結(jié)構(gòu)的一種，導(dǎo)電插塞的尺寸也等比例縮小。然而，所述導(dǎo)電插塞的尺寸縮小的同時，為了保證互連結(jié)構(gòu)中金屬間介電層的絕緣效果，金屬間介電層的厚度變化相對較小。由于導(dǎo)電插塞的厚度由金屬間介電層的厚度決定，因此，所述導(dǎo)電插塞的深寬比顯著增加。通常的，導(dǎo)電插塞采用在介電層接觸孔中淀積導(dǎo)電材料的方法制作，所述導(dǎo)電材料通常會采用濺射工藝形成。但所述濺射工藝在淀積導(dǎo)電材料時，無法提供階梯覆蓋性好的薄膜，當(dāng)接觸孔的深寬比過大時，容易在接觸孔開口位置形成尖端懸垂現(xiàn)象。所述尖端懸垂現(xiàn)象是指在填充接觸孔的過程中，接觸孔頂端開口處淀積的導(dǎo)電材料厚度超過接觸孔底部的導(dǎo)電材料厚度的現(xiàn)象。所述尖端懸垂現(xiàn)象會導(dǎo)致接觸孔不能完全填充導(dǎo)電材料，形成的導(dǎo)電插塞中存在縫隙。在經(jīng)過后續(xù)的平坦化工藝后，所述導(dǎo)電插塞的縫隙會導(dǎo)致漏電流產(chǎn)生，使得器件失效。申請?zhí)枮?00710042162. 1的中國專利申請文件提供了一種導(dǎo)電插塞及其制作方法，所述導(dǎo)電插塞的制作方法在形成接觸孔中的導(dǎo)電插塞時，首先在接觸孔內(nèi)部的擴散阻擋層上形成一層導(dǎo)電層，之后通過干法刻蝕技術(shù)回蝕所述導(dǎo)電層直至露出接觸孔外及接觸孔內(nèi)部分?jǐn)U散阻擋層，接著再在擴散阻擋層及導(dǎo)電層上繼續(xù)形成導(dǎo)電層直至填充滿接觸孔，最后進行平坦化工藝。通過回蝕導(dǎo)電層并重復(fù)填充接觸孔，改善了導(dǎo)電插塞的縫隙問題。然而，所述導(dǎo)電插塞的制作方法在形成導(dǎo)電插塞的過程中，需要利用干法刻蝕技術(shù)對接觸孔中的導(dǎo)電層進行回蝕，所述干法刻蝕技術(shù)需要采用特別的反應(yīng)氣體及反應(yīng)設(shè)備，方法較為復(fù)雜；此外，在導(dǎo)電插塞的形成過程中，不可避免的需要將半導(dǎo)體襯底在淀積薄膜的反應(yīng)腔體以及刻蝕薄膜的反應(yīng)腔體中轉(zhuǎn)移，這既降低了生產(chǎn)效率，還有可能帶來不必要的污染。
發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種導(dǎo)電插塞的制作方法，在填充較大深寬比的接觸孔時，避免了導(dǎo)電插塞底部的縫隙缺陷，提高了器件的可靠性。
為解決上述問題，本發(fā)明提供了一種導(dǎo)電插塞的制作方法，包括提供半導(dǎo)體襯底，所述半導(dǎo)體襯底上形成有介電層，所述介電層中包含有接觸孔， 所述介電層上及接觸孔中形成有擴散阻擋層；在所述擴散阻擋層上至少分兩次淀積導(dǎo)電材料，直至填滿所述接觸孔的開口，其中，在兩次淀積導(dǎo)電材料之間對所述導(dǎo)電材料進行等離子體轟擊。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點1.采用等離子體轟擊導(dǎo)電層的方法拓寬接觸孔開口的孔徑，所述接觸孔中形成的導(dǎo)電插塞中不會形成有縫隙，從而提高了器件的可靠性。2.所述等離子體轟擊的反應(yīng)腔體與淀積導(dǎo)電材料的反應(yīng)腔體可以為同一反應(yīng)腔體，無需將半導(dǎo)體襯底從反應(yīng)腔體中取出，利于與現(xiàn)有工藝技術(shù)集成。
圖1是本發(fā)明導(dǎo)電插塞制作方法的一個實施例的流程圖。圖2至圖7是本發(fā)明導(dǎo)電插塞制作方法一個實施例的剖面結(jié)構(gòu)示意圖。
具體實施例方式為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來實施，因此本發(fā)明不受下面公開的具體實施例的限制。正如背景技術(shù)部分所述，現(xiàn)有技術(shù)導(dǎo)電插塞制作方法采用干法刻蝕來移除導(dǎo)電插塞形成過程中接觸孔開口處懸垂的導(dǎo)電材料，工藝方法過于復(fù)雜，不利于工藝集成。通常的，所述導(dǎo)電插塞采用物理氣相淀積(PVD)工藝形成，例如濺射工藝。對于所述物理氣相淀積工藝，其反應(yīng)腔體中靶材的導(dǎo)電材料被離化的離子轟擊，形成導(dǎo)電粒子。在偏置電壓的作用下，所述導(dǎo)電粒子轉(zhuǎn)移到半導(dǎo)體襯底上，從而實現(xiàn)了導(dǎo)電材料的淀積。經(jīng)過進一步研究及多次試驗，本發(fā)明的發(fā)明人發(fā)現(xiàn)，在所述導(dǎo)電材料的淀積過程中，如果讓離化的導(dǎo)電粒子直接轟擊半導(dǎo)體襯底上已淀積的導(dǎo)電材料而不轟擊靶材的導(dǎo)電材料，即可減薄半導(dǎo)體襯底上導(dǎo)電材料的厚度，而接觸孔孔口尖端懸垂的部分導(dǎo)電材料則被有效移除，從而使得接觸孔孔口的孔徑大于接觸孔底部的孔徑。這樣，之后繼續(xù)淀積的導(dǎo)電材料就不會由于接觸孔孔口太小而無法填滿整個接觸孔，從而改善導(dǎo)電材料濺射工藝的臺階覆蓋性。圖1是本發(fā)明導(dǎo)電插塞制作方法的一個實施例的流程圖，包括執(zhí)行步驟S102，提供半導(dǎo)體襯底，所述半導(dǎo)體襯底上形成有介電層，所述介電層中包含有接觸孔，所述介電層上及接觸孔中形成有擴散阻擋層；執(zhí)行步驟S104，在所述擴散阻擋層上至少分兩次淀積導(dǎo)電材料，直至填滿所述接觸孔的開口，其中，在兩次淀積導(dǎo)電材料之間對所述導(dǎo)電材料進行等離子體轟擊。依據(jù)具體實施例的不同，所述導(dǎo)電材料的淀積可能需要經(jīng)過多次的淀積-等離子體轟擊處理，直至所述接觸孔接近填滿導(dǎo)電材料。這種多次進行的導(dǎo)電材料淀積過程可以提高工藝的可控性，進而更好的避免縫隙的形成。在具體實施例中，本發(fā)明導(dǎo)電插塞制作方法制作形成的導(dǎo)電插塞可以用于連接半導(dǎo)體器件與互連結(jié)構(gòu)中的金屬層，也可以用于連接互連結(jié)構(gòu)中不同的金屬層。下面以連接半導(dǎo)體器件與金屬層的導(dǎo)電插塞為例，對本發(fā)明的導(dǎo)電插塞制作方法進行詳細的說明。圖2至圖7是本發(fā)明導(dǎo)電插塞制作方法一個實施例的剖面結(jié)構(gòu)示意圖。如圖2所示，提供半導(dǎo)體襯底201，所述半導(dǎo)體襯底201為單晶硅、絕緣體上硅 (SOI)、鍺化硅以及其他合適的半導(dǎo)體材料，同時所述半導(dǎo)體襯底201可以包含有一個或多個半導(dǎo)體器件。所述半導(dǎo)體襯底201上形成有介電層203，在具體實施例中，所述介電層203用于隔離半導(dǎo)體襯底201與互連結(jié)構(gòu)的金屬層。所述介電層203中形成有接觸孔205，所述接觸孔205使得半導(dǎo)體襯底201中的有源區(qū)露出。在具體實施例中，所述接觸孔205的深寬比大于或等于7 1，所述接觸孔205的深度為1000埃至10000埃，優(yōu)選的，所述接觸孔205 的深寬比為7 1至15 1，所述接觸孔的深度為2000埃至5000埃。如圖3所示，在所述介電層203上及接觸孔205中形成擴散阻擋層207。所述擴散阻擋層207用于防止后續(xù)接觸孔205中形成的導(dǎo)電材料擴散至介電層203中，影響介電層 203的絕緣性能。在具體實施例中，所述擴散阻擋層207為氮化鈦或鎢化鈦，所述擴散阻擋層207的厚度為50埃至100埃。如圖4所示，在所述擴散阻擋層207上淀積導(dǎo)電材料，形成第一導(dǎo)電層209，所述第一導(dǎo)電層209部分填充接觸孔205。在具體實施例中，所述第一導(dǎo)電層209可以采用化學(xué)氣相淀積或物理氣相淀積形成，優(yōu)選的，采用濺射工藝形成所述第一導(dǎo)電層209，所述第一導(dǎo)電層209為鈦、鎢、鎳或其他金屬材料。由于接觸孔205的深寬比較大，而濺射工藝的臺階覆蓋性又相對較差，因此，在濺射形成第一導(dǎo)電層209的過程中，所述接觸孔205頂部開口處發(fā)生尖端懸垂現(xiàn)象，即接觸孔 205位置的第一導(dǎo)電層209存在突出的懸垂部分211。所述懸垂部分211使得接觸孔205孔口的孔徑小于接觸孔205底部的孔徑，后續(xù)淀積的導(dǎo)電材料可能無法完全填滿接觸孔205。在具體實施例中，所述濺射工藝淀積導(dǎo)電材料的反應(yīng)條件為反應(yīng)腔體的反應(yīng)溫度150攝氏度至400攝氏度，反應(yīng)壓力為10毫托至50毫托，承載半導(dǎo)體襯底的基材偏置電壓為150伏至300伏。如圖5所示，對所述第一導(dǎo)電層209進行等離子體轟擊，所述等離子體轟擊會減薄第一導(dǎo)電層209的厚度，特別的，在發(fā)生尖端懸垂現(xiàn)象的接觸孔205位置，第一導(dǎo)電層209 的懸垂部分211被移除，使得接觸孔205孔口的孔徑擴大。在具體實施例中，所述等離子體轟擊至少要使得所述接觸孔205孔口的孔徑超過接觸孔205底部的孔徑。具體的說，所述等離子體轟擊的反應(yīng)機理為在等離子體轟擊的過程中，反應(yīng)腔體中的氬氣在反應(yīng)腔體中高電場或電磁場的作用下被離化，同時，反應(yīng)腔體內(nèi)的偏置電壓形成與半導(dǎo)體襯底201表面垂直的電場。氬離子被所述電場加速，以物理碰撞的形式撞擊半導(dǎo)體襯底201表面的第一導(dǎo)電層209，這使得第一導(dǎo)電層209相應(yīng)減薄。由于所述氬離子沿著與半導(dǎo)體襯底201表面垂直的電場線運動，因此，所述等離子體轟擊為各向異性刻蝕，主要刻蝕氬離子運動路徑上的第一導(dǎo)電層209，而接觸孔205底部的第一導(dǎo)電層209的刻蝕速率相對較慢。因此，接觸孔205孔口的懸垂部分211會被顯著刻蝕，而接觸孔205底部的第一導(dǎo)電層209，特別是懸垂部分211下方、接觸孔205側(cè)壁的第一導(dǎo)電層209相對刻蝕較少。通過所述等離子體轟擊，接觸孔205孔口的孔徑擴大，所述擴大的接觸孔205孔口保證了后續(xù)淀積的導(dǎo)電材料可以均勻填充接觸孔205，不會因為懸垂部分211阻擋導(dǎo)電材料的淀積。對于所述等離子體轟擊，其反應(yīng)條件為采用氬氣為反應(yīng)氣體，反應(yīng)腔體的溫度設(shè)置為150攝氏度至400攝氏度，反應(yīng)壓力為10毫托至50毫托，在承載半導(dǎo)體襯底的基材設(shè)置的偏置電壓為150伏至300伏，每次等離子體轟擊的反應(yīng)時間設(shè)置為1秒至10秒。優(yōu)選的，所述等離子體轟擊的反應(yīng)溫度、反應(yīng)壓力及偏置電壓值與第一導(dǎo)電層209濺射的對應(yīng)反應(yīng)參數(shù)相同。對于深寬比不同的接觸孔205中的不同厚度的第一導(dǎo)電層209，形成的懸垂部分 211的厚度也不同，相應(yīng)的，等離子體轟擊的反應(yīng)時間不同。在具體實施例中，每次等離子體轟擊的反應(yīng)時間與相應(yīng)的第一導(dǎo)電層209濺射的反應(yīng)時間之比為1 10至1 20。例如，深寬比為10 1，已淀積的第一導(dǎo)電層209厚度為400埃，其濺射時間為20秒左右，相應(yīng)的，等離子體轟擊的反應(yīng)時間為1至2秒。之所以采用等離子體轟擊而不采用等離子體干法刻蝕，是因為等離子體干法刻蝕需要采用特別的反應(yīng)氣體及反應(yīng)設(shè)備，方法較為復(fù)雜；而等離子體轟擊則可以直接利用濺射的反應(yīng)設(shè)備進行處理，方法較為簡便，成本也相對較低。在具體實施例中，可以采用濺射工藝淀積所述導(dǎo)電材料，因此，所述等離子體轟擊工藝的反應(yīng)腔體與濺射工藝的反應(yīng)腔體可以為同一反應(yīng)腔體，無需將半導(dǎo)體襯底從反應(yīng)腔體中取出。進一步的，所述等離子體轟擊工藝的反應(yīng)條件可以與濺射工藝的反應(yīng)條件設(shè)置為相同值，即在所述濺射工藝結(jié)束后，移除靶材，保持濺射工藝的反應(yīng)條件，進行等離子體轟擊工藝。這既可以提高本發(fā)明的導(dǎo)電插塞的制作方法與現(xiàn)有工藝的兼容性，同時還節(jié)約了工藝時間，提高了生產(chǎn)效率。之后，如圖6所示，重復(fù)所述淀積工藝及等離子體轟擊工藝1次，即在所述第一導(dǎo)電層209上形成第二導(dǎo)電層212，并對所述第二導(dǎo)電層212進行等離子體轟擊的回蝕工藝。 與第一導(dǎo)電層209的淀積工藝及等離子體轟擊工藝的機理相同，所述接觸孔205開口位置的尖端懸垂部分被消除，而接觸孔205下方的第二導(dǎo)電層212刻蝕相對較少。在實際生產(chǎn)過程中，基于接觸孔205深度的不同，所述淀積工藝和等離子體轟擊工藝的重復(fù)次數(shù)可以為多次，即分為多次淀積所述導(dǎo)電材料，并且在每兩次導(dǎo)電材料的淀積過程中，對所述半導(dǎo)體襯底進行等離子體轟擊。重復(fù)所述淀積工藝和等離子體轟擊工藝多次，直至所述接觸孔205接近填滿。所述多次填充接觸孔205的工藝可以更好的避免導(dǎo)電插塞縫隙的形成。在實際生產(chǎn)中，可以多次試驗確定具體的工藝參數(shù)，例如重復(fù)次數(shù)、每次等離子體轟擊的反應(yīng)時間參數(shù)等。最后，如圖7所示，在所述半導(dǎo)體襯底201上繼續(xù)淀積導(dǎo)電材料直至填滿接觸孔 205。之后，對所述半導(dǎo)體襯底201進行化學(xué)機械拋光，對所述半導(dǎo)體襯底201上的導(dǎo)電材料進行平坦化直至露出擴散阻擋層207，所述接觸孔中的導(dǎo)電材料形成導(dǎo)電插塞213。在實際生產(chǎn)中，所述等離子體轟擊主要移除接觸孔孔口位置懸垂部分的導(dǎo)電材料，而不會顯著減薄其他位置的導(dǎo)電材料。以填充2000埃深的接觸孔為例，現(xiàn)有技術(shù)填充接觸孔需要100秒左右，而采用本發(fā)明的導(dǎo)電插塞制作方法形成相同厚度的導(dǎo)電插塞，需要反應(yīng)時間僅增加20秒，因此，導(dǎo)電插塞的制作效率并不會顯著降低。本發(fā)明的導(dǎo)電插塞的制作方法采用等離子體轟擊導(dǎo)電材料的方法拓寬接觸孔開口的孔徑，所述接觸孔中形成的導(dǎo)電插塞中不會形成有縫隙，從而提高了器件的可靠性，同時，所述等離子體轟擊的反應(yīng)腔體可以與淀積工藝的反應(yīng)腔體為同一反應(yīng)腔體，無需將半導(dǎo)體襯底從反應(yīng)腔體中取出，利于與現(xiàn)有工藝技術(shù)集成。應(yīng)該理解，此處的例子和實施例僅是示例性的，本領(lǐng)域技術(shù)人員可以在不背離本申請和所附權(quán)利要求所限定的本發(fā)明的精神和范圍的情況下，做出各種修改和更正。
權(quán)利要求
1.一種導(dǎo)電插塞的制作方法，其特征在于，包括提供半導(dǎo)體襯底，所述半導(dǎo)體襯底上形成有介電層，所述介電層中包含有接觸孔，所述介電層上及接觸孔中形成有擴散阻擋層；在所述擴散阻擋層上至少分兩次淀積導(dǎo)電材料，直至填滿所述接觸孔的開口，其中，在兩次淀積導(dǎo)電材料之間對所述導(dǎo)電材料進行等離子體轟擊。
2.如權(quán)利要求1所述的導(dǎo)電插塞的制作方法，其特征在于，對所述導(dǎo)電材料進行等離子體轟擊包括采用氬氣為反應(yīng)氣體，反應(yīng)腔體的溫度設(shè)置為150攝氏度至400攝氏度，反應(yīng)壓力為10毫托至50毫托，在承載半導(dǎo)體襯底的基材設(shè)置的偏置電壓為150伏至300伏， 等離子體轟擊的反應(yīng)時間為1秒至10秒。
3.如權(quán)利要求1所述的導(dǎo)電插塞的制作方法，其特征在于，在所述擴散阻擋層上淀積導(dǎo)電材料采用濺射工藝。
4.如權(quán)利要求3所述的導(dǎo)電插塞的制作方法，其特征在于，采用濺射工藝在所述擴散阻擋層上淀積導(dǎo)電材料包括所述導(dǎo)電材料濺射的反應(yīng)條件為反應(yīng)腔體的反應(yīng)溫度150攝氏度至400攝氏度，反應(yīng)壓力為10毫托至50毫托，承載半導(dǎo)體襯底的基材偏置電壓為150伏至300伏。
5.如權(quán)利要求3所述的導(dǎo)電插塞的制作方法，其特征在于，所述等離子體轟擊工藝的單次反應(yīng)時間與濺射工藝的單次反應(yīng)時間之比為1 10至1 20。
6.如權(quán)利要求3所述的導(dǎo)電插塞的制作方法，其特征在于，所述等離子體轟擊工藝的反應(yīng)腔體與濺射工藝的反應(yīng)腔體為同一反應(yīng)腔體。
7.如權(quán)利要求6所述的導(dǎo)電插塞的制作方法，其特征在于，在濺射工藝結(jié)束后，移除靶材，保持濺射工藝的反應(yīng)條件，進行等離子體轟擊工藝。
8.如權(quán)利要求1所述的導(dǎo)電插塞的制作方法，其特征在于，所述接觸孔的深寬比大于或等于7 1。
9.如權(quán)利要求8所述的導(dǎo)電插塞的制作方法，其特征在于，所述接觸孔的深寬比為 7 1 至 15 1。
10.如權(quán)利要求1所述的導(dǎo)電插塞的制作方法，其特征在于，所述導(dǎo)電材料為鈦、鎢或O
11.如權(quán)利要求1所述的導(dǎo)電插塞的制作方法，其特征在于，所述擴散阻擋層為氮化鈦、鎢化鈦。
全文摘要
一種導(dǎo)電插塞的制作方法，包括提供半導(dǎo)體襯底，所述半導(dǎo)體襯底上形成有介電層，所述介電層中包含有接觸孔，所述介電層上及接觸孔中形成有擴散阻擋層；在所述擴散阻擋層上至少分兩次淀積導(dǎo)電材料，直至填滿所述接觸孔的開口，其中，在兩次淀積導(dǎo)電材料之間對所述導(dǎo)電材料進行等離子體轟擊。本發(fā)明的導(dǎo)電插塞的制作方法采用等離子體轟擊導(dǎo)電材料的方法拓寬接觸孔開口的孔徑，所述接觸孔中形成的導(dǎo)電插塞中不會形成有縫隙，從而提高了器件的可靠性。
文檔編號H01L21/768GK102290370SQ201010208048
公開日2011年12月21日 申請日期2010年6月21日 優(yōu)先權(quán)日2010年6月21日
發(fā)明者周祖源, 孟昭生, 平延磊 申請人:無錫華潤上華半導(dǎo)體有限公司, 無錫華潤上華科技有限公司