專(zhuān)利名稱(chēng)：Pmos場(chǎng)效應(yīng)晶體管輔助觸發(fā)的互補(bǔ)型scr結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路領(lǐng)域，尤其涉及一種互補(bǔ)型SCR結(jié)構(gòu)用于改善集成電路ESD 防護(hù)的可靠性。
背景技術(shù)：
自然界的靜電放電(ESD)現(xiàn)象是引起集成電路產(chǎn)品失效的最主要的可靠性問(wèn)題。 有關(guān)研究調(diào)查表明，集成電路失效產(chǎn)品的30%都是由于遭受靜電放電現(xiàn)象所引起的。因此， 改善集成電路靜電放電防護(hù)的可靠性對(duì)提高產(chǎn)品的成品率乃至帶動(dòng)整個(gè)國(guó)民經(jīng)濟(jì)具有不 可忽視的作用。 靜電放電現(xiàn)象根據(jù)電荷來(lái)源的不同，通常分為三種放電模式HBM(人體放電模 式)，匪(機(jī)器放電模式)，C匿(組件充電放電模式)。而最常見(jiàn)也是工業(yè)界產(chǎn)品必須通過(guò) 的兩種靜電放電模式是HBM和匪。當(dāng)發(fā)生靜電放電時(shí)，電荷通常從芯片的一只引腳流入而 從另一只引腳流出，此時(shí)靜電電荷產(chǎn)生的電流通常高達(dá)幾個(gè)安培，在電荷輸入引腳產(chǎn)生的 電壓高達(dá)幾伏甚至幾十伏。如果較大的ESD電流流入內(nèi)部芯片則會(huì)造成內(nèi)部芯片的損壞， 同時(shí)，在輸入引腳產(chǎn)生的高壓也會(huì)造成內(nèi)部器件發(fā)生柵氧擊穿現(xiàn)象，從而導(dǎo)致電路功能的 失效。因此，為了防止內(nèi)部芯片遭受ESD損傷，對(duì)芯片的每個(gè)引腳都要進(jìn)行有效的ESD防 護(hù)。而ESD防護(hù)單元的設(shè)計(jì)主要考慮兩個(gè)要點(diǎn)一是ESD防護(hù)單元能夠泄放較大的ESD電 流；二是ESD防護(hù)單元能將輸入引腳端電壓箝制在低電位。 在ESD防護(hù)的研究發(fā)展過(guò)程中，二極管、GGNMOS(柵接地的NMOS) 、 SCR(可控硅) 等器件通常被作為ESD防護(hù)單元。隨著CMOS工藝的發(fā)展，CMOS集成電路已經(jīng)成為集成電 路發(fā)展的主流。對(duì)于CMOS集成電路，在芯片的輸入\輸出端通常帶有輸入緩沖級(jí)\輸出緩 沖級(jí)或是MOS器件的柵極作為輸入。因此，在發(fā)生ESD事件時(shí)，ESD產(chǎn)生的應(yīng)力(電壓)會(huì) 直接作用于MOS器件的柵氧化層上，如果ESD防護(hù)單元不能及時(shí)開(kāi)啟并將輸入端箝制在低 電位(通常指低于內(nèi)部MOS器件的柵氧化層擊穿電壓)，則會(huì)引起輸入端\輸出端MOS器件 的柵氧化層發(fā)生擊穿現(xiàn)象，從而造成芯片功能的失效。 由于SCR結(jié)構(gòu)具有很低的維持電壓，并且內(nèi)部存在正反饋回路，因此，SCR結(jié)構(gòu)具
有很強(qiáng)的ESD電流泄放能力，在ESD防護(hù)領(lǐng)域成為了主流的防護(hù)結(jié)構(gòu)。但是，對(duì)于普通的
SCR結(jié)構(gòu)，一個(gè)最大的缺點(diǎn)是它的觸發(fā)電壓(一般指N阱與P阱間的雪崩擊穿電壓)較高，
以致于普通的SCR不適用于深亞微米乃至納米尺度集成電路的ESD防護(hù)。 互補(bǔ)型SCR結(jié)構(gòu)是由美國(guó)專(zhuān)利(U. S. Pat. Nos. 5473169)提出的用于CMOS集成電
路的片上ESD防護(hù)結(jié)構(gòu)。 圖1為該專(zhuān)利的互補(bǔ)型SCR的等效電路圖，該防護(hù)結(jié)構(gòu)由第一可控硅SCRl和第二 可控硅SCR2構(gòu)成輸入端IN到正電源線(xiàn)VDD以及負(fù)電源線(xiàn)VSS的互補(bǔ)型ESD防護(hù)方案。第 一可控硅SCR1由雙極型晶體管10和雙極型晶體管11構(gòu)成，其中雙極型晶體管10的發(fā)射 極通過(guò)阱電阻16接正電源線(xiàn)VDD，雙極型晶體管10的基極通過(guò)阱電阻14接正電源線(xiàn)VDD， 雙極型晶體管11的發(fā)射極接需保護(hù)的芯片引腳IN ;雙極型晶體管11的基極通過(guò)阱電阻17接負(fù)電源線(xiàn)VSS。 第二可控硅SCR2由雙極型晶體管12和雙極型晶體管13構(gòu)成，其中雙極型晶體管 12的發(fā)射極通過(guò)阱電阻18接需保護(hù)的芯片引腳IN，雙極型晶體管12的基極通過(guò)阱電阻15 接正電源線(xiàn)VDD，雙極型晶體管13的發(fā)射極接負(fù)電源線(xiàn)VSS ;雙極型晶體管13的基極通過(guò) 阱電阻19接負(fù)電源線(xiàn)VSS。 圖2為該互補(bǔ)型SCR的縱向剖面圖，該工藝采用的是單阱(P阱)CMOS工藝，利用N 型硅為襯底。其中的阱電阻14和阱電阻15為寄生的襯底電阻，阱電阻16，阱電阻17，阱電 阻18以及阱電阻19為寄生的P阱(P_well)電阻。N型襯底29上設(shè)有N+注入有源區(qū)20、 N+注入有源區(qū)22、 N+注入有源區(qū)24、 N+注入有源區(qū)26， P+注入有源區(qū)21、 P+注入有源區(qū) 23、 P+注入有源區(qū)25、 P+注入有源區(qū)27、 P阱28a、 P阱28b、 P阱28c、 P阱28d，其中N+注 入有源區(qū)20、 N+注入有源區(qū)24以及P+注入有源區(qū)25接至正電源線(xiàn)VDD， P+注入有源區(qū) 21和N+注入有源區(qū)26接至芯片輸入端IN， N+注入有源區(qū)22和P+注入有源區(qū)23、 P+注 入有源區(qū)27接至負(fù)電源線(xiàn)VSS。 其中P+注入有源區(qū)21、P阱28a、N型襯底29、P阱28b、N+注入有源區(qū)22構(gòu)成圖 1中的PNPN型四層半導(dǎo)體結(jié)構(gòu)的第二可控硅SCR2， P+注入有源區(qū)25、 P阱28c、 N型襯底 29、 P阱28d、N+注入有源區(qū)26構(gòu)成圖1中的PNPN型四層半導(dǎo)體結(jié)構(gòu)的第一可控硅SCR1。
上述互補(bǔ)型SCR結(jié)構(gòu)的缺點(diǎn)主要是它的觸發(fā)電壓(N型襯底與P阱間的雪崩擊穿 電壓)很高，以致于其難以適用于深亞微米工藝下集成電路的片上ESD防護(hù)。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問(wèn)題有第一，利用PMOS場(chǎng)效應(yīng)晶體管作為輔助的觸發(fā)單 元，實(shí)現(xiàn)低觸發(fā)電壓的ESD防護(hù)，使其更適用于深亞微米工藝下集成電路的片上ESD防護(hù)。 第二，通過(guò)實(shí)際版圖的布局來(lái)實(shí)現(xiàn)需保護(hù)的芯片引腳到正電源線(xiàn)，正電源線(xiàn)到需保護(hù)的芯 片引腳，需保護(hù)的芯片引腳到負(fù)電源線(xiàn)，負(fù)電源線(xiàn)到需保護(hù)的芯片引腳，正電源線(xiàn)到負(fù)電源 線(xiàn)，負(fù)電源線(xiàn)到正電源線(xiàn)間各種情況的ESD防護(hù)，從而達(dá)到最大的芯片面積利用率。
—種PM0S場(chǎng)效應(yīng)晶體管輔助觸發(fā)的互補(bǔ)型SCR結(jié)構(gòu)，包括 第一可控硅，由第一雙極型晶體管和第二雙極型晶體管構(gòu)成，其中第一雙極型晶 體管的發(fā)射極接正電源線(xiàn)，第一雙極型晶體管的基極通過(guò)N阱電阻接至正電源線(xiàn)；第二雙 極型晶體管的發(fā)射極接需保護(hù)的芯片引腳，第二雙極型晶體管的基極通過(guò)P阱電阻接至負(fù) 電源線(xiàn)； 第二可控硅，由第三雙極型晶體管和第四雙極型晶體管構(gòu)成，其中第三雙極型晶 體管的發(fā)射極接所述的需保護(hù)的芯片引腳，第三雙極型晶體管的基極通過(guò)N阱電阻接至正 電源線(xiàn)；第四雙極型晶體管的發(fā)射極接負(fù)電源線(xiàn)，第四雙極型晶體管的基極通過(guò)P阱電阻 接至負(fù)電源線(xiàn)； 第一雙極型晶體管的基極和第三雙極型晶體管的基極通過(guò)N阱電阻接至正電源
線(xiàn)；第二雙極型晶體管的基極和第四雙極型晶體管的基極通過(guò)P阱電阻接至負(fù)電源線(xiàn)。 所述的第一雙極型晶體管及第三雙極型晶體管共用一個(gè)N阱。 從第一雙極型晶體管和第四雙極型晶體管之間的連接關(guān)系可以看出，第一雙極型
晶體管和第四雙極型晶體管相當(dāng)于構(gòu)成了另外一個(gè)可控硅，即第三可控硅。
本發(fā)明互補(bǔ)型SCR結(jié)構(gòu)還設(shè)有PMOS場(chǎng)效應(yīng)晶體管，PMOS場(chǎng)效應(yīng)晶體管的源極、柵 極和襯底相連接，且接至第一雙極型晶體管和第三雙極型晶體管的基極，PMOS場(chǎng)效應(yīng)晶體 管的漏極接入第二雙極型晶體管和第四雙極型晶體管的基極。 所述的第一雙極型晶體管的基極和第二雙極型晶體管的集電極相連；所述的第一 雙極型晶體管的集電極和第二雙極型晶體管的基極相連；所述的第三雙極型晶體管的基極 和第四雙極型晶體管的集電極相連；所述的第三雙極型晶體管的集電極和第四雙極型晶體 管的基極相連。 所述的第一可控硅、第二可控硅以及第三可控硅的一種版圖結(jié)構(gòu)如下 P型襯底上依次相鄰的布置有第一 P阱、N阱和第二 P阱，從第一 P阱至第二 P阱
方向依次布置有 第一P+注入有源區(qū)，位于第一P阱內(nèi)，且被劃分為連接負(fù)電源線(xiàn)的第一區(qū)域和連 接PMOS場(chǎng)效應(yīng)晶體管的漏極的第二區(qū)域； 第一N+注入有源區(qū)，位于第一P阱內(nèi)，接至需保護(hù)的芯片引腳；
第二P+注入有源區(qū)，位于N阱內(nèi)，接至正電源線(xiàn)； 第二 N+注入有源區(qū)，位于N阱內(nèi)，且被劃分為連接至正電源線(xiàn)的第一區(qū)域和連接 PMOS場(chǎng)效應(yīng)晶體管源極的第二區(qū)域； 第三P+注入有源區(qū)，位于N阱內(nèi)，接至需保護(hù)的芯片引腳；
第三N+注入有源區(qū)，位于第二P阱內(nèi)，接至負(fù)電源線(xiàn)； 第四P+注入有源區(qū)，位于第二P阱內(nèi)，且被劃分為連接負(fù)電源線(xiàn)的第一區(qū)域和連 接PMOS場(chǎng)效應(yīng)晶體管漏極的第二區(qū)域。 所述的第一可控硅、第二可控硅以及第三可控硅的第二種版圖結(jié)構(gòu)實(shí)現(xiàn)方式如 下 P型襯底上依次相鄰的布置有第一 P阱、N阱和第二 P阱，從第一 P阱至第二 P阱 方向依次布置有 第一P+注入有源區(qū)，位于第一P阱內(nèi)，且被劃分為連接負(fù)電源線(xiàn)的第一區(qū)域和連 接PM0S場(chǎng)效應(yīng)晶體管的漏極的第二區(qū)域； 第一 N+注入有源區(qū)，位于第一 P阱內(nèi)，且被劃分為連接至需保護(hù)的芯片引腳的第 一區(qū)域和連接負(fù)電源線(xiàn)的第二區(qū)域； 第二 P+注入有源區(qū)，位于N阱內(nèi)，且被劃分為連接正電源線(xiàn)的第一區(qū)域和連接至 需保護(hù)的芯片引腳的第二區(qū)域； 第二 N+注入有源區(qū)，位于N阱內(nèi)，且被劃分為連接至正電源線(xiàn)的第一區(qū)域和連接 PM0S場(chǎng)效應(yīng)晶體管的源極的第二區(qū)域； 第三P+注入有源區(qū)，位于N阱內(nèi)，且被劃分為連接至需保護(hù)的芯片引腳的第一區(qū) 域和連接至正電源線(xiàn)的第二區(qū)域； 第三N+注入有源區(qū)，位于第二 P阱內(nèi)，且被劃分為連接至負(fù)電源線(xiàn)的第一區(qū)域和 連接至需保護(hù)的芯片引腳的第二區(qū)域； 第四P+注入有源區(qū)，位于第二P阱內(nèi)，且被劃分為連接負(fù)電源線(xiàn)的第一區(qū)域和連 接PM0S場(chǎng)效應(yīng)晶體管漏極的第二區(qū)域。 本發(fā)明的利用PM0S場(chǎng)效應(yīng)晶體管輔助觸發(fā)的互補(bǔ)型SCR結(jié)構(gòu)具有較低的觸發(fā)電壓，并且能實(shí)現(xiàn)需保護(hù)的芯片引腳到正電源線(xiàn)，正電源線(xiàn)到需保護(hù)的芯片引腳，需保護(hù)的芯 片引腳到負(fù)電源線(xiàn)，負(fù)電源線(xiàn)到需保護(hù)的芯片引腳，正電源線(xiàn)到負(fù)電源線(xiàn)，負(fù)電源線(xiàn)到正電 源線(xiàn)間各種ESD情況的靜電放電防護(hù)，更適合于深亞微米工藝下集成電路的片上ESD防護(hù)， 同時(shí)采用該互補(bǔ)型SCR的版圖結(jié)構(gòu)可以使ESD防護(hù)單元占用的硅片面積更小。


圖1為現(xiàn)有的互補(bǔ)型SCR防護(hù)結(jié)構(gòu)的等效電路圖；
圖2為現(xiàn)有的互補(bǔ)型SCR防護(hù)結(jié)構(gòu)的縱向剖面圖；
圖3為本發(fā)明互補(bǔ)型SCR防護(hù)結(jié)構(gòu)的等效電路圖；
圖4為本發(fā)明互補(bǔ)型SCR防護(hù)結(jié)構(gòu)的第一種版圖實(shí)現(xiàn)方式；
圖5為圖4中A-A剖面圖；
圖6為圖4中B-B剖面圖； 圖7為本發(fā)明互補(bǔ)型SCR防護(hù)結(jié)構(gòu)的第二種版圖實(shí)現(xiàn)方式； 圖8為本發(fā)明互補(bǔ)型SCR防護(hù)結(jié)構(gòu)中，ESD事件發(fā)生在VDD端，而IN端接地時(shí)的 ESD電流泄放路徑； 圖9為本發(fā)明互補(bǔ)型SCR防護(hù)結(jié)構(gòu)中，ESD事件發(fā)生在IN端，而VSS端接地時(shí)的 ESD電流泄放路徑； 圖10為本發(fā)明互補(bǔ)型SCR防護(hù)結(jié)構(gòu)中，ESD事件發(fā)生在VDD端，而VSS端接地時(shí) 的ESD電流泄放路徑； 圖11為本發(fā)明互補(bǔ)型SCR防護(hù)結(jié)構(gòu)中，ESD事件發(fā)生在VSS端，而IN端接地時(shí)的 ESD電流泄放路徑； 圖12為本發(fā)明互補(bǔ)型SCR防護(hù)結(jié)構(gòu)中，ESD事件發(fā)生在IN端，而VDD端接地時(shí)的 ESD電流泄放路徑； 圖13為本發(fā)明互補(bǔ)型SCR防護(hù)結(jié)構(gòu)中，ESD事件發(fā)生在VSS端，而VDD端接地時(shí) 的ESD電流泄放路徑。
具體實(shí)施例方式
本發(fā)明的一種PMOS場(chǎng)效應(yīng)晶體管輔助觸發(fā)的互補(bǔ)型SCR結(jié)構(gòu)，其等效電路圖如圖 3所示，它包括 第一可控硅SCR1，由第一雙極型晶體管30和第二雙極型晶體管31構(gòu)成，其中第一 雙極型晶體管30的發(fā)射極接正電源線(xiàn)VDD，第一雙極型晶體管30的基極通過(guò)N阱電阻36 接至正電源線(xiàn)VDD ;第二雙極型晶體管31的發(fā)射極接需保護(hù)的芯片引腳IN，第二雙極型晶 體管31的基極通過(guò)P阱電阻37接至負(fù)電源線(xiàn)VSS ; 第二可控硅SCR2，由第三雙極型晶體管32和第四雙極型晶體管33構(gòu)成，其中第三 雙極型晶體管32的發(fā)射極接所述的需保護(hù)的芯片引腳IN，第三雙極型晶體管32的基極通 過(guò)N阱電阻34接至正電源線(xiàn)VDD ;第四雙極型晶體管33的發(fā)射極接負(fù)電源線(xiàn)VSS，第四雙 極型晶體管33的基極通過(guò)P阱電阻35接至負(fù)電源線(xiàn)VSS ; PMOS場(chǎng)效應(yīng)晶體管38， PMOS場(chǎng)效應(yīng)晶體管38的源極、柵極和襯底相連接，且接入 第一雙極型晶體管30及第三雙極型晶體管32的基極，PMOS場(chǎng)效應(yīng)晶體管38的漏極接入第二雙極型晶體管31和第四雙極型晶體管33的基極。 第一雙極型晶體管30的基極與第二雙極型晶體管31的集電極相連；第一雙極型 晶體管30的集電極與第二雙極型晶體管31的基極相連；第三雙極型晶體管32的基極與第 四雙極型晶體管33的集電極相連；第三雙極型晶體管32的集電極與第四雙極型晶體管33 的基極相連。 第一雙極型晶體管30的基極和第三雙極型晶體管32的基極通過(guò)N阱電阻36和N 阱電阻34接入正電源線(xiàn)VDD ;第二雙極型晶體管31的基極和第四雙極型晶體管33的基極 通過(guò)P阱電阻37和P阱電阻35接入負(fù)電源線(xiàn)VSS。從中可以看出，第一雙極型晶體管30 和第四雙極型晶體管33相當(dāng)于構(gòu)成了另外一個(gè)可控硅，即圖中的第三可控硅SCR3。
參見(jiàn)圖4、圖5、圖6，本發(fā)明互補(bǔ)型SCR防護(hù)結(jié)構(gòu)的版圖為 P型襯底49上依次相鄰的布置有第一 P阱47a、N阱48和第二 P阱47b，從第一 P 阱47a至第二 P阱47b方向依次布置有 第一 P+注入有源區(qū)，位于第一 P阱47a內(nèi)，且被劃分為連接負(fù)電源線(xiàn)VSS的第一 區(qū)域40a和連接PMOS場(chǎng)效應(yīng)晶體管38的漏極的第二區(qū)域40b ;
第一 N+注入有源區(qū)41 ，位于第一 P阱47a內(nèi)，接至需保護(hù)的芯片引腳IN ;
第二P+注入有源區(qū)42，位于N阱48內(nèi)，接至正電源線(xiàn)VDD ; 第二N+注入有源區(qū)，位于N阱48內(nèi)，且被劃分為連接正電源線(xiàn)VDD的第一區(qū)域
43a和連接PMOS場(chǎng)效應(yīng)晶體管38的源極的第二區(qū)域43b ; 第三P+注入有源區(qū)44，位于N阱48內(nèi)，接至需保護(hù)的芯片引腳IN ; 第三N+注入有源區(qū)45，位于第二 P阱47b內(nèi)，接至負(fù)電源線(xiàn)VSS ; 第四P+注入有源區(qū)，位于第二P阱47b內(nèi)，且被劃分為連接負(fù)電源線(xiàn)VSS的第一
區(qū)域46a和連接PMOS場(chǎng)效應(yīng)晶體管38的漏極的第二區(qū)域46b。 圖5、圖6中的斜線(xiàn)陰影區(qū)域?yàn)榫植繄?chǎng)氧隔離區(qū)域(Locos)。 參見(jiàn)圖7，本發(fā)明互補(bǔ)型SCR防護(hù)結(jié)構(gòu)的另一種版圖實(shí)施方式，P型襯底49上依次 相鄰的布置有第一 P阱47a、N阱48和第二 P阱47b，從第一 P阱47a至第二 P阱47b方向 依次布置有 第一P+注入有源區(qū)，位于第一P阱47a內(nèi)，且被劃分為連接負(fù)電源線(xiàn)VSS的第一 區(qū)域40a和連接PMOS場(chǎng)效應(yīng)晶體管38的漏極的第二區(qū)域40b ; 第一N+注入有源區(qū)，位于第一P阱47a內(nèi)，且被劃分為連接至需保護(hù)的芯片引腳 IN的第一區(qū)域41a和連接負(fù)電源線(xiàn)VSS的第二區(qū)域41b ; 第二P+注入有源區(qū)，位于N阱48內(nèi)，且被劃分為連接正電源線(xiàn)VDD的第一區(qū)域 42a和連接至需保護(hù)芯片引腳IN的第二區(qū)域42b ; 第二N+注入有源區(qū)，位于N阱48內(nèi)，且被劃分為連接正電源線(xiàn)VDD的第一區(qū)域 43a和連接PMOS場(chǎng)效應(yīng)晶體管38的源極的第二區(qū)域43b ; 第三P+注入有源區(qū)，位于N阱48內(nèi)，且被劃分為連接至需保護(hù)的芯片引腳IN的 第一區(qū)域44a和連接至正電源線(xiàn)VDD的第二區(qū)域44b ; 第三N+注入有源區(qū)，位于第二 P阱47b內(nèi)，且被劃分為連接至負(fù)電源線(xiàn)VSS的第 一區(qū)域45a和連接至需保護(hù)的芯片引腳IN的第二區(qū)域45b ; 第四P+注入有源區(qū)，位于第二 P阱47b內(nèi)且被劃分為連接負(fù)電源線(xiàn)VSS的第一區(qū)
8域46a和連接PMOS場(chǎng)效應(yīng)晶體管38的漏極的第二區(qū)域46b。 圖4和圖7中所示的SCR1、 SCR2、 SCR3這三個(gè)SCR路徑分別對(duì)應(yīng)于圖3中的第一 可控硅SCR1、第二可控硅SCR2、第三可控硅SCR3。 當(dāng)ESD事件發(fā)生在正電源線(xiàn)VDD端，而需保護(hù)的芯片引腳IN端接地時(shí)，由于PMOS 場(chǎng)效應(yīng)晶體管38內(nèi)寄生雙極型晶體管PNP的放大作用，使得PMOS場(chǎng)效應(yīng)晶體管38的擊穿 電壓(反向PN結(jié)的擊穿電壓)比普通的阱與阱(如N阱與P阱)間的反向擊穿電壓要低， 首先PMOS場(chǎng)效應(yīng)晶體管38發(fā)生雪崩擊穿，其雪崩擊穿電流如圖8中虛線(xiàn)所示的ESD觸發(fā) 電流所示，當(dāng)ESD觸發(fā)電流足以使第一雙極型晶體管30和第二雙極型晶體管31構(gòu)成的第 一可控硅SCR1發(fā)生閂鎖時(shí)，由于第一可控硅SCR1兩端的維持電壓比PMOS場(chǎng)效應(yīng)晶體管38 的維持電壓要低，此時(shí)ESD電流即可通過(guò)第一雙極型晶體管30和第二雙極型晶體管31構(gòu) 成的第一可控硅SCR1來(lái)泄放大的ESD電流，泄放路徑如圖8中實(shí)線(xiàn)所示的ESD電流箭頭所 示。 當(dāng)ESD事件發(fā)生在需保護(hù)的芯片引腳IN端，而負(fù)電源線(xiàn)VSS端接地時(shí)，仍是PMOS 場(chǎng)效應(yīng)晶體管38先發(fā)生雪崩擊穿，其雪崩擊穿電流如圖9中虛線(xiàn)所示的ESD觸發(fā)電流所 示，當(dāng)ESD觸發(fā)電流足以使第三雙極型晶體管32和第四雙極型晶體管33構(gòu)成的第二可控 硅SCR2發(fā)生閂鎖時(shí)，此時(shí)ESD電流即可通過(guò)第三雙極型晶體管32和第四雙極型晶體管33 構(gòu)成的第二可控硅SCR2來(lái)泄放大的ESD電流，泄放路徑如圖10中實(shí)線(xiàn)所示的ESD電流箭 頭所示。 當(dāng)ESD事件發(fā)生在正電源線(xiàn)VDD端，而負(fù)電源線(xiàn)VSS端接地時(shí)，PMOS場(chǎng)效應(yīng)晶體 管38先發(fā)生雪崩擊穿，其雪崩擊穿電流如圖10中虛線(xiàn)所示的ESD觸發(fā)電流所示，當(dāng)ESD觸 發(fā)電流足以使第一雙極型晶體管30和第四雙極型晶體管33構(gòu)成的第三可控硅SCR3發(fā)生 閂鎖時(shí)，此時(shí)ESD電流即可通過(guò)第一雙極型晶體管30和第四雙極型晶體管33構(gòu)成的第三 可控硅SCR3來(lái)泄放大的ESD電流，泄放路徑如圖10中實(shí)線(xiàn)所示的ESD電流箭頭所示。
當(dāng)ESD事件發(fā)生在負(fù)電源線(xiàn)VSS端，而需保護(hù)的芯片引腳IN端接地時(shí)，此時(shí)ESD 電流可以通過(guò)第二雙極型晶體管31內(nèi)寄生的正向二極管Dl來(lái)泄放ESD電流，ESD電流泄 放路徑如圖11中實(shí)線(xiàn)所示的ESD電流箭頭所示。 當(dāng)ESD事件發(fā)生在需保護(hù)的芯片引腳IN端，而正電源線(xiàn)VDD端接地時(shí)，此時(shí)ESD 電流可以通過(guò)第三雙極型晶體管32內(nèi)寄生的正向二極管D2來(lái)泄放ESD電流，ESD電流泄 放路徑如圖12中實(shí)線(xiàn)所示的ESD電流箭頭所示。 當(dāng)ESD事件發(fā)生在負(fù)電源線(xiàn)VSS端，而正電源線(xiàn)VDD端接地時(shí)，此時(shí)ESD電流可以 通過(guò)第一雙極型晶體管30、第二雙極型晶體管31、第三雙極型晶體管32、第四雙極型晶體 管33內(nèi)寄生的正向二極管D3、正向二極管D4來(lái)泄放ESD電流，ESD電流泄放路徑如圖13 中實(shí)線(xiàn)所示的ESD電流箭頭所示。
權(quán)利要求
一種PMOS場(chǎng)效應(yīng)晶體管輔助觸發(fā)的互補(bǔ)型SCR結(jié)構(gòu)，包括第一可控硅(SCR1)，由第一雙極型晶體管(30)和第二雙極型晶體管(31)構(gòu)成，其中第一雙極型晶體管(30)的發(fā)射極接至正電源線(xiàn)(VDD)，第二雙極型晶體管(31)的發(fā)射極接至需保護(hù)的芯片引腳(IN)；第二可控硅(SCR2)，由第三雙極型晶體管(32)和第四雙極型晶體管(33)構(gòu)成，其中第三雙極型晶體管(32)的發(fā)射極接至所述的需保護(hù)的芯片引腳(IN)，第四雙極型晶體管(33)的發(fā)射極接至負(fù)電源線(xiàn)(VSS)；其特征在于，設(shè)有PMOS場(chǎng)效應(yīng)晶體管(38)，PMOS場(chǎng)效應(yīng)晶體管(38)的源極、柵極和襯底相連接，且接至第一雙極型晶體管(30)及第三雙極型晶體管(32)的基極，PMOS場(chǎng)效應(yīng)晶體管(38)的漏極接至第二雙極型晶體管(31)和第四雙極型晶體管(33)的基極；所述的第一雙極型晶體管(30)的基極和第三雙極型晶體管(32)的基極通過(guò)N阱電阻接至正電源線(xiàn)(VDD)；所述的第二雙極型晶體管(31)的基極和第四雙極型晶體管(33)的基極通過(guò)P阱電阻接至負(fù)電源線(xiàn)(VSS)。
2. 如權(quán)利要求1所述的互補(bǔ)型SCR結(jié)構(gòu)，其特征在于，所述的第一雙極型晶體管(30)的基極與第二雙極型晶體管(31)的集電極相連； 所述的第一雙極型晶體管(30)的集電極與第二雙極型晶體管(31)的基極相連； 所述的第三雙極型晶體管(32)的基極與第四雙極型晶體管(33)的集電極相連； 所述的第三雙極型晶體管(32)的集電極與第四雙極型晶體管(33)的基極相連。
3. 如權(quán)利要求1或2所述的互補(bǔ)型SCR結(jié)構(gòu)，其特征在于，所述的第一雙極型晶體管 (30)及第三雙極型晶體管(32)共用一個(gè)N阱(48)。
4. 如權(quán)利要求3所述的互補(bǔ)型SCR結(jié)構(gòu)，其特征在于，所述的第一可控硅(SCR1)和第 二可控硅(SCR2)的版圖結(jié)構(gòu)如下P型襯底(49)上依次相鄰的布置有第一 P阱(47a) 、N阱(48)和第二 P阱(47b)，從第 一 P阱(47a)至第二 P阱(47b)方向依次布置有第一P+注入有源區(qū)，位于第一P阱(47a)內(nèi)且被劃分為連接至負(fù)電源線(xiàn)(VSS)的第一 區(qū)域(40a)和連接至PMOS場(chǎng)效應(yīng)晶體管(38)的漏極的第二區(qū)域(40b);第一N+注入有源區(qū)(41)，位于第一P阱(47a)內(nèi)，接至需保護(hù)的芯片引腳(IN);第二P+注入有源區(qū)(42)，位于N阱(48)內(nèi)，接至正電源線(xiàn)(VDD);第二N+注入有源區(qū)，位于N阱(48)內(nèi)且被劃分為連接至正電源線(xiàn)(VDD)的第一區(qū)域 (43a)和連接至PMOS場(chǎng)效應(yīng)晶體管(38)的源極的第二區(qū)域(43b);第三P+注入有源區(qū)(44)，位于N阱(48)內(nèi)，接至需保護(hù)的芯片引腳(IN);第三N+注入有源區(qū)(45)，位于第二P阱(47b)內(nèi)，接至負(fù)電源線(xiàn)(VSS);第四P+注入有源區(qū)，位于第二P阱(47b)內(nèi)且被劃分為連接至負(fù)電源線(xiàn)(VSS)的第一 區(qū)域(46a)和連接至PMOS場(chǎng)效應(yīng)晶體管(38)的漏極的第二區(qū)域(46b)。
5. 如權(quán)利要求3所述的互補(bǔ)型SCR結(jié)構(gòu)，其特征在于，所述的第一可控硅(SCR1)和第 二可控硅(SCR2)的版圖結(jié)構(gòu)如下P型襯底(49)上依次相鄰的布置有第一 P阱(47a) 、N阱(48)和第二 P阱(47b)，從第 一 P阱(47a)至第二 P阱(47b)方向依次布置有第一P+注入有源區(qū)，位于第一P阱(47a)內(nèi)且被劃分為連接至負(fù)電源線(xiàn)(VSS)的第一 區(qū)域(40a)和連接至PMOS場(chǎng)效應(yīng)晶體管(38)的漏極的第二區(qū)域(40b);第一N+注入有源區(qū)(41)，位于第一P阱(47a)內(nèi)且被劃分為連接至需保護(hù)的芯片引腳 (IN)的第一區(qū)域(41a)和連接至負(fù)電源線(xiàn)(VSS)的第二區(qū)域(41b);第二P+注入有源區(qū)(42)，位于N阱(48)內(nèi)且被劃分為連接至正電源線(xiàn)(VDD)的第一 區(qū)域(42a)和連接至需保護(hù)的芯片引腳(IN)的第二區(qū)域(42b);第二N+注入有源區(qū)，位于N阱(48)內(nèi)且被劃分為連接至正電源線(xiàn)(VDD)的第一區(qū)域 (43a)和連接至PMOS場(chǎng)效應(yīng)晶體管(38)的源極的第二區(qū)域(43b);第三P+注入有源區(qū)(44)，位于N阱(48)內(nèi)且被劃分為連接至需保護(hù)的芯片引腳(IN) 的第一區(qū)域(44a)和連接至正電源線(xiàn)(VDD)的第二區(qū)域(44b);第三N+注入有源區(qū)(45)，位于第二P阱(47b)內(nèi)且被劃分為連接至負(fù)電源線(xiàn)(VSS)的 第一區(qū)域(45a)和連接需保護(hù)的芯片引腳(IN)的第二區(qū)域(45b);第四P+注入有源區(qū)，位于第二P阱(47b)內(nèi)且被劃分為連接至負(fù)電源線(xiàn)(VSS)的第一 區(qū)域(46a)和連接PMOS場(chǎng)效應(yīng)晶體管(38)的漏極的第二區(qū)域(46b)。
全文摘要
本發(fā)明公開(kāi)了一種PMOS場(chǎng)效應(yīng)晶體管輔助觸發(fā)的互補(bǔ)型SCR結(jié)構(gòu)。該結(jié)構(gòu)由兩個(gè)雙極型晶體管構(gòu)成第一可控硅，用于正電源線(xiàn)與需保護(hù)的芯片引腳之間的ESD防護(hù)；由另外兩個(gè)雙極型晶體管構(gòu)成第二可控硅，用于需保護(hù)的芯片引腳與負(fù)電源線(xiàn)之間的ESD防護(hù)；第一可控硅和第二可控硅中的各一個(gè)雙極型晶體管構(gòu)成第三可控硅，用于正電源線(xiàn)與負(fù)電源線(xiàn)之間的ESD防護(hù)。本發(fā)明采用PMOS場(chǎng)效應(yīng)晶體管降低各個(gè)可控硅的觸發(fā)電壓，特別適用于深亞微米工藝集成電路的片上ESD防護(hù)。
文檔編號(hào)H01L23/60GK101771041SQ20101004005
公開(kāi)日2010年7月7日 申請(qǐng)日期2010年1月19日 優(yōu)先權(quán)日2010年1月19日
發(fā)明者宋波, 李明亮, 苗萌, 董樹(shù)榮, 韓雁, 馬飛 申請(qǐng)人:浙江大學(xué)