專利名稱：混合材料積累型全包圍柵cmos場效應晶體管的制作方法
技術領域：
本發(fā)明涉及半導體制造技術領域，尤其涉及一種混合材料的積累型全包圍柵CMOS 場效應晶體管。
背景技術：
互補金屬氧化物半導體(CMOS, Complementary Metal Oxide Semiconductor)器 件是在將N型金屬氧化物半導體晶體管(NMOS)與P型金屬氧化物半導體晶體管(PMOS)集 成在同一塊硅片上的半導體器件。專利申請?zhí)枮?00610028768. 5的中國專利公開了一種 互補金屬氧化物半導體器件。圖1為該專利公開的互補金屬氧化物半導體器件結(jié)構(gòu)示意 圖。如圖1所示，半導體襯底上形成有第一區(qū)域310a、第二區(qū)域310b和隔離區(qū)305。所述第 一區(qū)域310a和第二區(qū)域310b并排分布，柵極340貫穿所述第一區(qū)域310a、隔離區(qū)305和第 二區(qū)域310b。在所述柵極340兩側(cè)的第一區(qū)域310a、第二區(qū)域310b中分別形成源極320、 350和漏極330、360。所述柵極340的材料為金屬或全金屬硅化物，其寬度為2-200nm，所述 柵極340下面的導電溝道寬度為5-500nm。該專利的有益效果在于在第一區(qū)域310a形成 PMOS，第二區(qū)域310b形成NMOS，所述NMOS和PMOS并排分布，共用一個柵極，形成的CMOS呈 方形分布，這種共柵極的分布能夠有效提高晶片面積利用率。 隨著器件尺寸的不斷縮小，CMOS技術將常規(guī)平面CMOS器件溝道長度按比例繼續(xù) 縮小所面臨的日益嚴重的挑戰(zhàn)是如何在控制器件漏電流(I。ff)的同時保持較高的電流驅(qū)動 能力(I。n)并且閾值電壓有很好的穩(wěn)定性。短溝道效應(SCE)成為所有常規(guī)平面CMOS器件 按比例進一步縮小所難以逾越的一道障礙，它導致器件特性的退化，為進一步縮小常規(guī)平 面CMOS器件設置限制。 絕緣體上硅(SOI， Silicon On Insulator)是指以"工程化的"基板代替?zhèn)鹘y(tǒng)的 體型襯底硅的基板技術，這種基板通常由以下三層構(gòu)成薄的單晶硅頂層，在其上形成蝕刻 電路；相當薄的埋層氧化層(BOX, buried oxide)，即絕緣二氧化硅中間層；非常厚的體型 襯底硅襯底層，其主要作用是為上面的兩層提供機械支撐。由于SOI結(jié)構(gòu)中氧化層把其上 的硅膜層與體型襯底硅襯底層分隔開來，因此大面積的p_n結(jié)將被介電隔離(dielectric isolation)取代。源極 (sourceregion)禾口漏極(drain region)向下延伸至埋層氧化層，
有效減少了漏電流和結(jié)電容。對于溝道長度以納米為長度單位的器件來講，主要由柵極電
場來控制溝道電導而不受漏極散射電場影響變得非常重要。對于SOI器件來講，不管是采 用部分耗盡還是全耗盡設計，均可以通過減小硅的厚度改善上述問題。與常規(guī)平面CMOS器 件相比，基于溝道反型工作模式的雙柵或三柵鰭形場效應管具備很好的柵控制及按比例縮 小能力，可以作為22nm及以下節(jié)點可供選擇的器件。與SOI超薄體可以工作于溝道整體反 型模式一樣，SOI超薄體器件也可以工作于溝道整體積累模式。與全耗盡型場效應管相比， SOI超薄體器件在積累工作模式下，電流流過整個SOI超薄體，這對于提高載流子遷移率， 減小器件低頻噪聲以及短溝道效應是非常有益的，同時增大了器件的閾值電壓以及避免多 晶硅柵耗盡效應。
其中，積累模式場效應晶體管，其源區(qū)和漏區(qū)的雜質(zhì)摻雜類型與溝道雜質(zhì)摻雜類 型相同，導電載流子為多數(shù)載流子(多子)，源區(qū)和漏區(qū)分別于溝道之間不存在PN結(jié)，因此 又被稱為無PN結(jié)場效應晶體管。由于載流子遷移率為體材料遷移率，因而具備較高的載流 子遷移率。反型模式場效應晶體管，其源區(qū)和漏區(qū)的雜質(zhì)摻雜類型與溝道雜質(zhì)摻雜類型不 同，導電載流子為少數(shù)載流子(少子)，源區(qū)和漏區(qū)分別于溝道之間存在PN結(jié)。此結(jié)構(gòu)器件 目前應用最為廣泛。 另一方面，在Si材料中，空穴遷移率在(110)Si襯底電流沿〈110〉晶向流動與傳 統(tǒng)的(100)Si襯底相比增加一倍以上。而電子遷移率在(100)Si襯底是最高的。為充分利 用載流子遷移率依賴于Si表面晶向的優(yōu)勢，IBM公司的Yang等人開發(fā)出一種采用混合晶體 取向Si襯底制造CMOS電路的新技術。Yang M， leong M， Shi L等人于2003年在《Digest of Technical P即er of InternationalElectron Devices Meeting》雜志上發(fā)表的文章 《High performance CMOSfabricated on hybrid substrate with different crystal orientations》中介紹了他們的技術。其通過鍵合和選擇性外延技術，NMOS器件制作在具 有埋層氧化層的(100)晶面Si表面上，而PMOS器件制作在(110)晶面Si上，PMOS器件性 能取得極大提高。當I。ff = 100nA/iim， (110)襯底上的PMOS器件驅(qū)動電流提高了 45%。 其缺點是制作在外延層上的PMOS器件沒有埋層氧化層將其與襯底隔離，因而器件性能還 是受到影響。在2009年，第54巻，第14期的《科學通報》雜志上，肖德元、王曦、俞躍輝等 人發(fā)表的名為《一種新型混合晶向積累型圓柱體共包圍柵互補金屬氧化物場效應晶體管》 的文章中提出了一種新型的CMOS器件，該器件工作于積累模式，采用圓柱體全包圍柵的結(jié) 構(gòu)，其NMOS和PMOS的溝道采用了不同晶向的Si材料，且均具有埋層氧化層將其與襯底隔 離。該器件具備較高的載流子遷移率、可避免多晶硅柵耗盡及短溝道效應等優(yōu)點。
由于不僅僅是在Si材料中空穴或電子的遷移率不同，在不同的半導體材料中空 穴或電子的遷移率也是不同的。此外，溝道的截面形狀即全包圍柵的形狀結(jié)構(gòu)對器件溝道 的電完整性有較大影響。鑒于此，本發(fā)明為了進一步提升器件性能，提高器件進一步按比例 縮小的能力，提出一種新型的工作于積累模式、具有混合材料的全包圍柵CMOS場效應晶體 管，其NMOS和PMOS器件溝道具有不同的材料且均有埋層氧化層將其與襯底隔離。

發(fā)明內(nèi)容
本發(fā)明要解決的技術問題在于提供一種混合材料積累型全包圍柵CMOS場效應晶 體管，在積累工作模式下，具有高載流子遷移率，低低頻器件噪聲，并可避免多晶硅柵耗盡 及短溝道效應，增大器件的閾值電壓。 為了解決上述技術問題，本發(fā)明采用如下技術方案 —種混合材料積累型全包圍柵CMOS場效應晶體管，其包括底層半導體襯底、具
有第一溝道的PMOS區(qū)域、具有第二溝道的NMOS區(qū)域及一個柵區(qū)域，其特征在于 所述第一溝道及第二溝道的橫截面均為腰形，由左右兩端的半圓，及中部的與左
右兩端半圓過渡連接的矩形共同構(gòu)成，且所述第一溝道及第二溝道具有不同的半導體材
料，所述第一溝道為P型Ge材料，所述第二溝道為n型Si材料； 所述柵區(qū)域?qū)⑺龅谝粶系兰暗诙系赖谋砻嫱耆鼑?在所述PMOS區(qū)域與NMOS區(qū)域之間，除柵區(qū)域以外，設有第一埋層氧化層；
在所述PM0S區(qū)域與所述底層半導體襯底之間或NMOS區(qū)域與所述底層半導體襯底 之間，除柵區(qū)域以外，設有第二埋層氧化層。 進一步地，所述PMOS區(qū)域和NM0S區(qū)域還包括分別位于其溝道兩端的源區(qū)及漏區(qū)。 其中所述PMOS區(qū)域的源區(qū)及漏區(qū)為重摻雜的p型Ge材料；所述NMOS區(qū)域的源區(qū)及漏區(qū)為 重摻雜的n型Si材料。 進一步地，所述PMOS區(qū)域中的Ge材料為(lll)Ge ;所述NMOS區(qū)域中的Si材料為 (lOO)Si。 進一步地，所述第一溝道及第二溝道的長度L為10-50nm，其橫截面左右兩端半圓 的直徑d均為10-80nm，中部矩形的寬度w為10-200nm。 進一步地，所述柵區(qū)域包括將所述第一溝道及第二溝道的表面完全包圍的柵介 質(zhì)層以及將所述柵介質(zhì)層完全包圍的柵材料層。 其中，所述的柵材料層為金屬或全金屬硅化物；所述的柵材料層可以選自鈦、鎳、 鉭、鴇、氮化鉭、氮化鴇、氮化鈦、硅化鈦、硅化鴇、硅化鎳中的一種或其組合；所述的柵介質(zhì) 層的材料為二氧化硅、氮氧硅化合物、碳氧硅化合物中的 一種。
進一步地，所述底層半導體襯底的材料為Si。 進一步地，所述第一埋層氧化層或第二埋層氧化層的厚度均為10-200nm，其材料
均為二氧化硅。 作為本發(fā)明的優(yōu)選方案，在所述第一溝道表面與所述柵介質(zhì)層之間還設有Si鈍 化層。其中，所述Si鈍化層的厚度為0.5-1.5nm。 本發(fā)明的混合材料積累型全包圍柵CMOS場效應晶體管的有益效果在于 —方面，其PMOS區(qū)域和NMOS區(qū)域采用了不同的半導體材料(Ge與Si)，特別是第
一溝道采用了P型的(lll)Ge材料，第二溝道采用了n型的(100)Si材料，經(jīng)過多次的實驗
表明空穴遷移率在(lll)Ge材料中與傳統(tǒng)的(100)Si材料相比更高，本發(fā)明采用(lll)Ge
材料替代傳統(tǒng)的(100)Si材料，有利于進一步提高其載流子(空穴)遷移速率，使器件具備
更好的性能及進一步按比例縮小的能力；另一方面，PMOS區(qū)域和NMOS區(qū)域同時還具有埋層
氧化層將其與襯底隔離，能有效的減少漏電流。此外，本發(fā)明采用了橫截面為腰形(跑道
形)的全包圍柵溝道結(jié)構(gòu)，如圖5所示，其可分解成獨立并行工作的一個雙柵溝道結(jié)構(gòu)和一
個圓柱體全包圍柵溝道結(jié)構(gòu)。這種結(jié)構(gòu)的優(yōu)點在于暨增大了溝道橫截面積(增加了矩形
部分)，提高了器件的驅(qū)動電流，而同時又保持器件的電完整性(圓形溝道)。 相較于現(xiàn)有技術，本發(fā)明的器件結(jié)構(gòu)簡單、緊湊，集成度高，在積累工作模式下，電
流流過整個跑道形的溝道，具備高載流子遷移率、低低頻器件噪聲，增大了溝道橫截面積，
提高了器件的驅(qū)動電流，保持了器件的電完整性，并可避免多晶硅柵耗盡及短溝道效應，增
大了器件的閾值電壓。


圖1為背景技術中互補金屬氧化物半導體器件結(jié)構(gòu)示意圖。 圖2a-2c為本發(fā)明實施例一的器件結(jié)構(gòu)示意圖 圖2a為俯視圖； 圖2b為圖2a沿XX'的剖面


















圖2c為圖2a沿ZZ'方向的剖視圖。
圖3a-3c為本發(fā)明實施例二的器件結(jié)構(gòu)示意圖
圖3a為俯視圖3b為圖3a沿XX'的剖面圖3c為圖3a沿ZZ'方向的剖視圖。
圖4為本發(fā)明的器件結(jié)構(gòu)溝道部分的立體示意圖,
圖5為本發(fā)明的溝道結(jié)構(gòu)的橫截面示意圖。
圖6a為本發(fā)明實施例一中晶體管的俯視圖。
圖6b為圖6a沿XX'的剖視圖。
圖7a為本發(fā)明實施例二中晶體管的俯視圖。
圖7b為圖7a沿XX'的剖視圖。
圖中標記說明
100底層半導體襯底 202第二埋層氧化層 301第二溝道 303NM0S區(qū)域的源區(qū) 401第一溝道 403PM0S區(qū)域的源區(qū) 501柵介質(zhì)層
503絕緣體介質(zhì)側(cè)墻隔離結(jié)構(gòu)
201第一埋層氧化層 300NM0S區(qū)域 302NM0S區(qū)域的漏區(qū) 400PM0S區(qū)域 402PM0S區(qū)域的漏區(qū) 500柵區(qū)域 502柵材料層
具體實施例方式
下面結(jié)合附圖進一步說明本發(fā)明的器件結(jié)構(gòu)，為了示出的方便附圖并未按照比例 繪制。 圖2a-2c，圖3a_3c為本發(fā)明器件結(jié)構(gòu)的示意圖圖2a為俯視圖；圖2b為圖2a沿 XX'的剖面圖；圖2c為圖2a沿ZZ'方向的剖視圖。圖3a為俯視圖；圖3b為圖3a沿XX' 的剖面圖；圖3c為圖3a沿ZZ'方向的剖視圖，沿ZZ'方向的剖視圖，主要表示的是溝道部 分的截面情況。其中，本發(fā)明的器件結(jié)構(gòu)可以有兩種表示形態(tài)，圖2a-2c和圖3a-3c分別表 示了這兩種形態(tài)。圖4為溝道部分的立體形態(tài)示意圖。圖5為溝道的截面示意圖。
實施例一 如圖2a-2c所示，本實施例的混合材料積累型全包圍柵CMOS場效應晶體管包括 底層半導體襯底100、具有第一溝道401的PMOS區(qū)域400、具有第二溝道301的NMOS區(qū)域 300及一個柵區(qū)域500。所述第一溝道401及第二溝道301的橫截面均為腰形(跑道形)， 且具有不同的半導體材料。這里所述的半導體材料可以為Si、Ge、Ga、In等材料。本發(fā)明的 實施例中，所述第一溝道401優(yōu)選為p型Ge材料，所述第二溝道301優(yōu)選為n型Si材料。 所述柵區(qū)域500將所述第一溝道401及第二溝道301的表面完全包圍。其中，所述第一溝 道401及第二溝道301橫截面的形狀，由左右兩端的半圓以及中部的與左右兩端半圓過渡 連接的矩形共同構(gòu)成。如圖5所示，其可分解成獨立并行工作的一個雙柵溝道結(jié)構(gòu)和一個 圓柱體全包圍柵溝道結(jié)構(gòu)。其中d為橫截面左右兩端半圓的直徑，w為中部矩形的寬度，該跑道形橫截面的總寬度則為d+w， t。x是柵介質(zhì)層的厚度。 在所述PM0S區(qū)域400與NMOS區(qū)域300之間，除了柵區(qū)域500覆蓋的區(qū)域以外，還 設有第一埋層氧化層201(B0X)將它們隔離，以避免區(qū)域之間的相互干擾。在所述NMOS區(qū) 域300與所述底層半導體襯底100 (即Si襯底)之間，除了柵區(qū)域500所覆蓋的部分以外， 還設有第二埋層氧化層202。所述的第二埋層氧化層202可以將所述NMOS區(qū)域300或所述 PMOS區(qū)域400與所述底層半導體襯底100隔離，有效的減少漏電流，從而提高器件性能。
其中，所述PMOS區(qū)域400和NMOS區(qū)域300還包括分別位于其溝道兩端的源區(qū)及 漏區(qū)。PMOS區(qū)域的源區(qū)403及PMOS區(qū)域的漏區(qū)402為重摻雜的p型Ge材料；NMOS區(qū)域的 源區(qū)303及NMOS區(qū)域的漏區(qū)302為重摻雜的n型Si材料。位于下層的源漏區(qū)平行于溝道 方向的長度大于位于其上層源漏區(qū)的長度，使下層的源漏區(qū)暴露出來，從而方便電極的引 出。參看圖2a，所述的源漏區(qū)兩端垂直于溝道方向的寬度大于溝道的直徑，即所述PMOS區(qū) 域400和NMOS區(qū)域300呈中間細兩端寬大的鰭形。由于在不同半導體材料中空穴或電子 的遷移率是不同的，故本發(fā)明所述PM0S區(qū)域400中的Ge材料采用(111)晶向的晶體Ge材 料；所述NMOS區(qū)域300中的Si材料采用(100)晶向的晶體Si材料。 請繼續(xù)參看圖2b、2c，所述柵區(qū)域500包括將所述第一溝道401及第二溝道301 的表面完全包圍的柵介質(zhì)層501以及將所述柵介質(zhì)層501完全包圍的柵材料層502。其 中，所述的柵材料層502為金屬或全金屬硅化物；所述的金屬或全金屬硅化物選自鈦、鎳、 鉭、鴇、氮化鉭、氮化鴇、氮化鈦、硅化鈦、硅化鴇、硅化鎳中的一種或其組合；所述的柵介質(zhì) 層502的材料可以是二氧化硅、氮氧硅化合物、碳氧硅化合物或鉿基的高介電常數(shù)材料中 的一種，優(yōu)選高介電常數(shù)的絕緣介質(zhì)材料。另外，所述底層半導體襯底100為Si襯底，也可 為Ge、 Ga、 In等其他半導體材料。 在器件尺寸設計上，請參看圖2c、圖4及圖5，所述第一溝道401及第二溝道402 長度L為10-50nm，其橫截面左右兩端半圓的直徑d均為10-80nm，中部矩形的寬度W為 10-200nm。所述第一埋層氧化層201或第二埋層氧化層202的厚度均為10-200nm，其材料 均為二氧化硅。作為本發(fā)明的優(yōu)選方案，在所述第一溝道401表面與所述柵介質(zhì)層501之 間還設有Si鈍化層，所述Si鈍化層的厚度為0. 5-1. 5nm(本附圖中沒有畫出)。
在上述圖2b所示器件結(jié)構(gòu)的基礎上，經(jīng)后續(xù)半導體制造工藝即可得到完整的晶 體管。圖6a為本實施例晶體管的俯視圖，圖6b為其剖視圖。其中，所述的后續(xù)半導體制造 工藝包括在所述柵材料層502上制作柵極、在所述PMOS區(qū)域的源區(qū)403、NMOS區(qū)域的源區(qū) 303、PMOS區(qū)域的漏區(qū)402、NM0S區(qū)域的漏區(qū)302上分別制作源極、漏極。為優(yōu)化器件性能， 柵極兩側(cè)還設有絕緣體介質(zhì)側(cè)墻隔離結(jié)構(gòu)503，其材料可以是二氧化硅、氮化硅等。
實施例二 本發(fā)明的另一種表示形態(tài)如圖3a-3c所示，本實施例的混合材料積累型全包圍柵 CMOS場效應晶體管的器件結(jié)構(gòu)包括底層半導體襯底100、具有第一溝道401的PMOS區(qū)域 400、具有第二溝道301的NMOS區(qū)域300及一個柵區(qū)域500。所述第一溝道401及第二溝道 301的橫截面均為腰形，由左右兩端的半圓，及中部的與左右兩端半圓過渡連接的矩形共同 構(gòu)成，且其具有不同的半導體材料。這里所述的半導體材料可以為Si、 Ge、 Ga、 In等材料。 本發(fā)明的實施例中，所述第一溝道401優(yōu)選為p型Ge材料，所述第二溝道301優(yōu)選為n型 Si材料。所述柵區(qū)域500將所述第一溝道401及第二溝道301的表面完全包圍。在所述PM0S區(qū)域400與NMOS區(qū)域300之間，除了柵區(qū)域500覆蓋的區(qū)域以外，還設有第一埋層氧 化層201 (BOX)將它們隔離，以避免區(qū)域之間的相互干擾。 與實施例一的不同之處在于在所述NMOS區(qū)域300與PMOS區(qū)域400之間，除了柵 區(qū)域500覆蓋的區(qū)域以外，設有第一埋層氧化層201 ;在所述PM0S區(qū)域400與所述底層半導 體襯底100之間，除了柵區(qū)域500所覆蓋的部分以外，設有第二埋層氧化層202。也就是說 本發(fā)明的器件結(jié)構(gòu)由上至下可以如實施例一，依次為PMOS區(qū)域400、第一埋層氧化層201、 NMOS區(qū)域300、第二埋層氧化層202及底層半導體襯底100 ;或如實施例二，依次為NMOS區(qū) 域300、第一埋層氧化層201、 PMOS區(qū)域400、第二埋層氧化層202及底層半導體襯底100。 除此之外，實施例二與實施例一的其他技術方案相同。 在圖3c所示器件結(jié)構(gòu)的基礎上，經(jīng)后續(xù)半導體制造工藝即可得到完整的晶體管。 圖7a為本實施例晶體管的俯視圖，圖7b為其剖視圖。其中，所述的后續(xù)半導體制造工藝包 括在所述柵材料層502上制作柵極、在所述PMOS區(qū)域的源區(qū)403、 NMOS區(qū)域的源區(qū)303、 PMOS區(qū)域的漏區(qū)402、 NMOS區(qū)域的漏區(qū)302上分別制作源極、漏極。柵極兩側(cè)還制備有絕 緣體介質(zhì)側(cè)墻隔離結(jié)構(gòu)503，其材料可以是二氧化硅、氮化硅等。 至此本發(fā)明的混合材料積累型全包圍柵CMOS場效應晶體管介紹完畢，本發(fā)明中 涉及的其他技術屬于本領域技術人員熟悉的范疇，在此不再贅述。 為了進一步分析實施例一及實施例二中器件的性能，本發(fā)明采用了較為精準的流 體力學模型和量子力學密度漸變模型，考慮并應用了與摻雜以及表面粗糙有關的遷移率退 化模型進行三維技術仿真。仿真結(jié)果表明本發(fā)明的混合材料積累型全包圍柵CMOS場效應 晶體管具備許多常規(guī)鰭形場效應管器件(其中包括長方體、圓柱體全包圍柵場效應管)所 不具備的優(yōu)點。 由于本發(fā)明采用了 (lll)Ge材料替代傳統(tǒng)的(100)Si材料，有利于進一步提高其 載流子(空穴)遷移速率，使器件具備更好的性能及進一步按比例縮小的能力。與采用Si 材料的混合晶向的器件相比，本發(fā)明的載流子遷移率有更進一步的提升。在亞10nm尺寸 下，器件的開、關態(tài)電流比值比硅同質(zhì)溝道材料提高一倍以上。 此外，本發(fā)明還采用了跑道形全包圍柵結(jié)構(gòu)，器件溝道的電完整性得到很大改善， 相對于圓柱體全包圍柵結(jié)構(gòu)而言，其優(yōu)點在于增大了溝道橫截面積，提高了器件的驅(qū)動電 流而同時又保持器件的電完整性。在積累工作模式下，電流流過整個跑道形的溝道，具備高 載流子遷移率，低低頻器件噪聲，并可避免多晶硅柵耗盡及短溝道效應，增大了器件的閾值 電壓。 上述實施例僅用以說明而非限制本發(fā)明的技術方案。任何不脫離本發(fā)明精神和范 圍的技術方案均應涵蓋在本發(fā)明的專利申請范圍當中。
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權(quán)利要求
一種混合材料積累型全包圍柵CMOS場效應晶體管，其包括底層半導體襯底、具有第一溝道的PMOS區(qū)域、具有第二溝道的NMOS區(qū)域及一個柵區(qū)域，其特征在于所述第一溝道及第二溝道的橫截面均為腰形，由左右兩端的半圓，及中部的與左右兩端半圓過渡連接的矩形共同構(gòu)成，且所述第一溝道及第二溝道具有不同的半導體材料，所述第一溝道為p型Ge材料，所述第二溝道為n型Si材料；所述柵區(qū)域?qū)⑺龅谝粶系兰暗诙系赖谋砻嫱耆鼑辉谒鯬MOS區(qū)域與NMOS區(qū)域之間，除柵區(qū)域以外，設有第一埋層氧化層；在所述PMOS區(qū)域與所述底層半導體襯底之間或NMOS區(qū)域與所述底層半導體襯底之間，除柵區(qū)域以外，設有第二埋層氧化層。
2. 根據(jù)權(quán)利要求1所述混合材料積累型全包圍柵CMOS場效應晶體管，其特征在于所述PMOS區(qū)域和NMOS區(qū)域還包括分別位于其溝道兩端的源區(qū)及漏區(qū)。
3. 根據(jù)權(quán)利要求2所述混合材料積累型全包圍柵CMOS場效應晶體管，其特征在于所述PMOS區(qū)域的源區(qū)及漏區(qū)為重摻雜的p型Ge材料；所述NMOS區(qū)域的源區(qū)及漏區(qū)為重摻雜的n型Si材料。
4. 根據(jù)權(quán)利要求1或3所述混合材料積累型全包圍柵CMOS場效應晶體管，其特征在于所述PMOS區(qū)域中的Ge材料為(lll)Ge ;所述NMOS區(qū)域中的Si材料為(100) Si 。
5. 根據(jù)權(quán)利要求l所述混合材料積累型全包圍柵CMOS場效應晶體管，其特征在于所述第一溝道及第二溝道的長度L為10-50nm，其橫截面左右兩端半圓的直徑d均為10-80nm，中部矩形的寬度w為10-200nm。
6. 根據(jù)權(quán)利要求1所述混合材料積累型全包圍柵CMOS場效應晶體管，其特征在于所述柵區(qū)域包括將所述第一溝道及第二溝道的表面完全包圍的柵介質(zhì)層以及將所述柵介質(zhì)層完全包圍的柵材料層。
7. 根據(jù)權(quán)利要求6所述混合材料積累型全包圍柵CMOS場效應晶體管，其特征在于所述的柵介質(zhì)層的材料為二氧化硅、氮氧硅化合物、碳氧硅化合物或鉿基的高介電常數(shù)材料中的一種。
8. 根據(jù)權(quán)利要求6所述混合材料積累型全包圍柵CMOS場效應晶體管，其特征在于所述的柵材料層選自鈦、鎳、鉭、鎢、氮化鉭、氮化鎢、氮化鈦、硅化鈦、硅化鎢或硅化鎳中的一種或其組合。
9. 根據(jù)權(quán)利要求1所述混合材料積累型全包圍柵CMOS場效應晶體管，其特征在于所述底層半導體襯底的材料為Si。
10. 根據(jù)權(quán)利要求1所述混合材料積累型全包圍柵CM0S場效應晶體管，其特征在于所述第一埋層氧化層或第二埋層氧化層的厚度均為10-200nm。
11. 根據(jù)權(quán)利要求1所述混合材料積累型全包圍柵CMOS場效應晶體管，其特征在于所述第一埋層氧化層或第二埋層氧化層的材料均為二氧化硅。
12. 根據(jù)權(quán)利要求1所述混合材料積累型全包圍柵CMOS場效應晶體管，其特征在于在所述第一溝道表面與所述柵介質(zhì)層之間還設有Si鈍化層。
13. 根據(jù)權(quán)利要求12所述混合材料積累型全包圍柵CMOS場效應晶體管，其特征在于所述Si鈍化層的厚度為0. 5-1. 5nm。
全文摘要
本發(fā)明公開了一種混合材料積累型全包圍柵CMOS場效應晶體管，其包括具有第一溝道的PMOS區(qū)域、具有第二溝道的NMOS區(qū)域及柵區(qū)域，其特征在于所述的第一溝道及第二溝道的橫截面均為腰形(跑道形)，且具有不同的半導體材料，所述的第一溝道為Ge材料，所述的第二溝道為Si材料；柵區(qū)域?qū)⑺龅谝粶系兰暗诙系赖谋砻嫱耆鼑辉赑MOS與NMOS區(qū)域之間、PMOS區(qū)域或NMOS區(qū)域與Si襯底之間均有埋層氧化層將它們隔離。本器件結(jié)構(gòu)在積累工作模式下，電流流過整個跑道形的溝道，具備高載流子遷移率，增大了溝道橫截面積，提高了器件的驅(qū)動電流而同時又保持器件的電完整性，并可避免多晶硅柵耗盡及短溝道效應。
文檔編號H01L29/06GK101710584SQ20091019972
公開日2010年5月19日 申請日期2009年12月1日 優(yōu)先權(quán)日2009年12月1日
發(fā)明者張苗, 王曦, 肖德元, 薛忠營, 陳靜 申請人:中國科學院上海微系統(tǒng)與信息技術研究所