專(zhuān)利名稱(chēng)：靜電放電保護(hù)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路設(shè)計(jì)領(lǐng)域，特別涉及靜電放電保護(hù)裝置。
背景技術(shù)：
隨著半導(dǎo)體器件功能的日趨復(fù)雜及尺寸的日趨減小，其所能承受的靜電放電 (ESD,Electro Static Discharge)電壓的上限值也不斷減小。因而，靜電放電對(duì)半導(dǎo)體器 件產(chǎn)生的不利影響也越來(lái)越嚴(yán)重?，F(xiàn)有靜電放電保護(hù)的設(shè)計(jì)中，常會(huì)采用特殊設(shè)計(jì)的NMOS管構(gòu)成靜電放電保護(hù)裝 置，例如采用柵極接地(Gate Ground)的NMOS管作為靜電放電器件構(gòu)成靜電放電保護(hù)裝置。例如，結(jié)合圖1和圖2所示，對(duì)于采用多個(gè)并聯(lián)的柵極接地的NMOS管應(yīng)用于靜電 放電保護(hù)的情況，各NMOS管兩兩共用源極或漏極，將每個(gè)NMOS的柵極、源極及基極接地 (GND)，將各NMOS管的漏極接于焊盤(pán)(PAD)上，構(gòu)成靜電放電保護(hù)裝置。所述多個(gè)并聯(lián)的柵極接地的NMOS管構(gòu)成的電路在用作靜電放電保護(hù)時(shí)，靜電放 電電流是通過(guò)各NMOS管對(duì)應(yīng)的寄生NPN管泄放掉的(圖2中虛線(xiàn)所示)。當(dāng)有靜電放電脈 沖加在焊盤(pán)上時(shí)，所述靜電放電脈沖也相當(dāng)于加在NMOS管的漏極。隨著靜電放電電壓的升 高，NMOS管會(huì)有一個(gè)流向P阱的漏電流。由于每個(gè)寄生NPN管的基極都通過(guò)一個(gè)P阱電阻 與P阱接觸相連接，所述P阱電阻實(shí)際就是寄生NPN管的基極電阻。當(dāng)所述漏電流流過(guò)這 些P阱電阻時(shí)就在電阻上產(chǎn)生壓降，鑒于NMOS管的基極接地，因此電阻上的壓降就等于寄 生NPN管的基極電壓。當(dāng)寄生NPN管的基極電壓足夠高使得寄生NPN管的基極-發(fā)射極發(fā) 生正偏時(shí)，寄生NPN管導(dǎo)通開(kāi)始泄放靜電放電電流。通過(guò)分析可以發(fā)現(xiàn)，由于各個(gè)NMOS管處的漏電流在相同的漏極電壓下都相同，所 以各NMOS管對(duì)應(yīng)的寄生NPN管的開(kāi)啟就取決于所述寄生NPN管的基極電阻的大小。而越 處于圖2所示截面結(jié)構(gòu)中間的寄生NPN管，其基極電阻越大，例如基極電阻&就大于基極電 阻隊(duì)。相應(yīng)地，處于結(jié)構(gòu)中間的寄生NPN管也就越容易開(kāi)啟。因此，在焊盤(pán)面臨靜電放電脈 沖時(shí)，總是位于截面結(jié)構(gòu)中間的寄生NPN管先開(kāi)啟，而此時(shí)兩邊的寄生NPN管并未開(kāi)啟。當(dāng) 任意一個(gè)或幾個(gè)寄生NPN管開(kāi)啟，就可以認(rèn)為所述的靜電放電保護(hù)裝置開(kāi)始工作，而這一 開(kāi)啟點(diǎn)所對(duì)應(yīng)的電壓就是所述靜電放電保護(hù)裝置的觸發(fā)電壓。參照?qǐng)D3所示，Vtl即是所述靜電放電保護(hù)裝置的觸發(fā)電壓。一旦一個(gè)或幾個(gè)寄生 NPN管開(kāi)啟，靜電放電電流通過(guò)開(kāi)啟的寄生NPN管泄放掉，焊盤(pán)上的靜電放電電壓會(huì)迅速被 拉低至Vh，反映到圖3中有一個(gè)電壓回滯現(xiàn)象。隨后隨著靜電放電電壓的繼續(xù)升高，流過(guò)寄 生NPN管的靜電放電電流越來(lái)越大。當(dāng)焊盤(pán)上的靜電放電電壓上升至Vt2時(shí)(通常稱(chēng)這個(gè) 電壓點(diǎn)為靜電放電保護(hù)器件的二次擊穿點(diǎn))，焊盤(pán)上的靜電放電電壓會(huì)再次變小，此時(shí)電壓 變小的原因是所述開(kāi)啟的寄生NPN管已被燒毀了。從以上分析可以發(fā)現(xiàn)，整個(gè)靜電放電過(guò)程中，只有中間部分最先開(kāi)啟的一些寄生 NPN管在放電。而直到這些寄生NPN管被燒毀，兩邊的寄生NPN管由于基極電壓一直未超過(guò)開(kāi)啟電壓來(lái)使得基極-發(fā)射極發(fā)生正偏，因此始終不能正常開(kāi)啟，相應(yīng)地，這些寄生NPN管 就不能進(jìn)行靜電放電，也就不能起到靜電放電保護(hù)作用。因此，圖2所示的靜電放電保護(hù)裝 置中，只有部分柵極接地的NMOS起作用。該結(jié)果是由于各寄生NPN管的導(dǎo)通均勻性不好引 起的，如此不僅造成了器件資源的浪費(fèi)(設(shè)計(jì)了柵極接地的NMOS卻未起作用)，相應(yīng)靜電放 電保護(hù)的質(zhì)量也較低。為解決上述導(dǎo)通均勻性不好的問(wèn)題，現(xiàn)有技術(shù)也提出了一些解決方案。例如，參照 圖4所示，現(xiàn)有技術(shù)的另一種靜電放電保護(hù)裝置的等效電路包括在焊盤(pán)和接地線(xiàn)之間串 接的電阻和電容；連接于電阻和電容之間的反相器，所述反相器中的PMOS管的源極與焊盤(pán) 相連，NMOS管的源極接地(GND)；基極連接于所述反相器的輸出的柵極接地的NMOS管。當(dāng)所 述焊盤(pán)面臨靜電放電脈沖時(shí)，由于電容、電阻的耦合、延遲作用，使得所述反相器中的PMOS 管導(dǎo)通，有電流通過(guò)PMOS管流入柵極接地的NMOS管所在襯底，該電流較大，可以有效使得 柵極接地的NMOS管對(duì)應(yīng)的寄生NPN管的基極-發(fā)射極發(fā)生正偏，從而寄生NPN管會(huì)開(kāi)啟實(shí) 現(xiàn)靜電放電電流的泄放。由此可以推得，當(dāng)多個(gè)柵極接地的NMOS管都采用這種與反相器的 連接方式時(shí)，前述導(dǎo)通不均勻的問(wèn)題將獲得一定改善。然而，所述靜電放電保護(hù)裝置雖然能夠改善所述寄生NPN管導(dǎo)通不均勻的問(wèn)題， 但額外的觸發(fā)電路部分(反相器以及電阻和電容結(jié)構(gòu))都會(huì)增加靜電放電保護(hù)裝置的面 積。并且，焊盤(pán)上的電容也將增加，在一些特殊應(yīng)用中，例如高頻應(yīng)用、模擬電路應(yīng)用，這種 焊盤(pán)電容增加的情況是不允許的。

發(fā)明內(nèi)容
本發(fā)明解決現(xiàn)有技術(shù)靜電放電保護(hù)裝置所占面積較大，且并不適合于一些高頻應(yīng) 用及模擬電路應(yīng)用的場(chǎng)合的問(wèn)題。為解決上述問(wèn)題，本發(fā)明提供一種靜電放電保護(hù)裝置，包括多個(gè)并聯(lián)且形成于同 一深阱的柵極接地的NMOS管，其中各NMOS管的漏極均接于焊盤(pán)，至少處于中間位置的一個(gè) NMOS管的源極和基極相連，并通過(guò)阱電阻接地。其他NMOS管的基極、源極均接地。與現(xiàn)有技術(shù)相比，上述靜電放電保護(hù)裝置具有以下優(yōu)點(diǎn)在處于中間位置的NMOS 管對(duì)應(yīng)的寄生NPN管最先導(dǎo)通后，通過(guò)該處于中間位置的NMOS管的基極向深阱注入靜電放 電電流，提升其他寄生NPN管的基極電壓，使得其他寄生NPN管的基極-發(fā)射極正偏而導(dǎo) 通。此時(shí)，所有寄生NPN管都能導(dǎo)通進(jìn)行靜電放電電流的泄放，從而所述靜電放電保護(hù)裝置 的導(dǎo)通均勻性較好。并且，所述靜電放電保護(hù)裝置并未引入額外的觸發(fā)電路來(lái)使得寄生NPN管導(dǎo)通， 也節(jié)省了面積。此外，所述靜電放電保護(hù)裝置也并未引入電容結(jié)構(gòu)，因而其不會(huì)增加焊盤(pán)上的電 容，從而更適合高頻應(yīng)用及模擬電路應(yīng)用的場(chǎng)合。


圖1是現(xiàn)有技術(shù)的一種具有柵極接地的NMOS管的靜電放電保護(hù)裝置的等效電路 示意圖；圖2是對(duì)應(yīng)圖1的多個(gè)柵極接地的NMOS管構(gòu)成的靜電放電保護(hù)裝置的器件截面示意圖；圖3是圖2所示靜電放電保護(hù)裝置的電流-電壓曲線(xiàn)圖；圖4是現(xiàn)有技術(shù)的另一種具有柵極接地的NMOS管的靜電放電保護(hù)裝置的等效電 路示意圖；圖5是本發(fā)明靜電放電保護(hù)裝置的一種實(shí)施例中柵極接地的NMOS管的連接關(guān)系 的等效電路示意圖；圖6是對(duì)應(yīng)圖5所示靜電放電保護(hù)裝置的器件截面示意圖；圖7為現(xiàn)有技術(shù)多個(gè)并聯(lián)的柵極接地的NMOS管構(gòu)成的靜電放電保護(hù)裝置與本發(fā) 明實(shí)施例的靜電放電保護(hù)裝置的電流-電壓曲線(xiàn)對(duì)比圖。
具體實(shí)施例方式通過(guò)前述現(xiàn)有技術(shù)的說(shuō)明可以發(fā)現(xiàn)，對(duì)于多個(gè)并聯(lián)的柵極接地的NMOS管構(gòu)成的 靜電放電保護(hù)裝置，由于各NMOS管所在位置不同，因而必然造成各NMOS管對(duì)應(yīng)的寄生NPN 管的基極電阻也不同。根據(jù)前述分析，處于中間位置的柵極接地的NMOS管對(duì)應(yīng)的寄生NPN 管最先導(dǎo)通也不可避免。鑒于此，若可以利用最先導(dǎo)通的柵極接地的NMOS管來(lái)向襯底提供 類(lèi)似于前述提及的漏電流的外加電流，則有助于使得其他NMOS管對(duì)應(yīng)的寄生NPN管的導(dǎo)ο基于此設(shè)計(jì)思路，本發(fā)明靜電放電保護(hù)裝置的一種實(shí)施方式包括多個(gè)并聯(lián)且形 成于同一深阱的柵極接地的NMOS管，其中各NMOS管的漏極均接于焊盤(pán)，至少處于中間位置 的一個(gè)NMOS管的源極和基極相連，其他NMOS管的基極、源極均接地。上述實(shí)施方式中，由于處于中間位置的NMOS管對(duì)應(yīng)的寄生NPN管的基極電阻最 大，焊盤(pán)在面臨靜電放電脈沖時(shí)，處于中間位置的NMOS管對(duì)應(yīng)的寄生NPN管會(huì)最先導(dǎo)通，從 所述寄生NPN管的集電極(NM0S管的漏極)向發(fā)射極(NM0S管的源極)對(duì)靜電放電電流進(jìn) 行泄放。此時(shí)由于所述處于中間位置的NMOS管的基極和源極相連，該靜電放電電流將經(jīng)由 所述基極流入P阱。當(dāng)所述靜電放電電流流經(jīng)其他NMOS管對(duì)應(yīng)的寄生NPN管的基極電阻 時(shí)，將在基極電阻上產(chǎn)生壓降，從而提升其他寄生NPN管的基極電壓。由于靜電放電電流一 般都較大，將使得其他寄生NPN管的基極電壓迅速提升，從而其他寄生NPN管的基極-發(fā)射 極也能迅速正偏而導(dǎo)通。此時(shí)，所有寄生NPN管都能導(dǎo)通進(jìn)行靜電放電電流的泄放，從而所 述靜電放電保護(hù)裝置的導(dǎo)通均勻性較好。并且，通過(guò)對(duì)上述實(shí)施方式的靜電放電保護(hù)裝置的分析可以看到，所述靜電放電 保護(hù)裝置實(shí)際是將處于中間位置的NMOS管作為觸發(fā)其他NMOS管對(duì)應(yīng)的寄生NPN管開(kāi)啟的 觸發(fā)電路。簡(jiǎn)而言之，可以認(rèn)為所述靜電放電保護(hù)裝置是一種自觸發(fā)的結(jié)構(gòu)，因而所述靜電 放電保護(hù)裝置無(wú)需引入額外的觸發(fā)電路，相對(duì)于現(xiàn)有技術(shù)需引入額外的觸發(fā)電路(例如圖 4中的反相器及電阻、電容結(jié)構(gòu))所述靜電放電保護(hù)裝置的面積更小。此外，由于無(wú)需引入例如圖4中的額外觸發(fā)電路，所述靜電放電保護(hù)裝置也不會(huì) 增加焊盤(pán)上的電容，從而更適合高頻應(yīng)用及模擬電路應(yīng)用的場(chǎng)合，其應(yīng)用范圍相對(duì)于現(xiàn)有 技術(shù)來(lái)說(shuō)也更廣泛。以下基于一個(gè)靜電放電保護(hù)裝置的實(shí)例進(jìn)一步詳細(xì)說(shuō)明靜電放電保護(hù)裝置的工 作過(guò)程。
結(jié)合圖5和圖6所示，本發(fā)明靜電放電保護(hù)裝置的一種實(shí)施例包括6個(gè)并聯(lián)的柵 極接地的匪OS管M1 M6。其中，匪OS管禮、M2共用漏極，匪OS管M5、M6共用漏極，匪OS管 M3、M4共用漏極。NMOS管MpMyMpM6的接法相同，均為漏極接焊盤(pán)，源極及基極接地(GND)。 而柵極接地的NMOS管M3及M4則是漏極接焊盤(pán)，源極及基極相連，且M3及M4的基極相連。當(dāng)有靜電放電脈沖加在焊盤(pán)上時(shí)，所述靜電放電脈沖也相當(dāng)于加在各NMOS管的 漏極。隨著靜電放電電壓的升高，各NMOS管都會(huì)有一個(gè)流向P阱的漏電流。由于每個(gè)寄生 NPN管的基極都通過(guò)一個(gè)P阱電阻與P阱接觸相連接，所述P阱電阻實(shí)際就是寄生NPN管的 基極電阻。對(duì)于匪03管虬 禮，其各自對(duì)應(yīng)的寄生NPN管的基極電阻分別為R11 R16。當(dāng) 所述漏電流流過(guò)各寄生NPN管的基極電阻時(shí)就在電阻上產(chǎn)生壓降，基極電阻上的壓降就等 于各寄生NPN管的基極電壓。當(dāng)寄生NPN管的基極電壓足夠高使得寄生NPN管的基極-發(fā) 射極發(fā)生正偏時(shí)，寄生NPN管就導(dǎo)通開(kāi)始泄放靜電放電電流。顯然，NMOS管M3、M4對(duì)應(yīng)的寄生NPN管的基極電阻R13、R14的阻值最大，因此，當(dāng)所 述漏電流流過(guò)基極電阻R13、R14產(chǎn)生壓降時(shí)，NMOS管M3、M4對(duì)應(yīng)的寄生NPN管的基極-發(fā)射 極將最先發(fā)生正偏而導(dǎo)通。NMOS管M3、M4對(duì)應(yīng)的寄生NPN管在導(dǎo)通后就開(kāi)始泄放靜電放電 電流。具體地說(shuō)，NMOS管M3、M4對(duì)應(yīng)的寄生NPN管就存在沿集電極-發(fā)射極方向的電流，即 此時(shí)NMOS管M3、M4的源極存在靜電放電電流。由于NMOS管M3、M4的基極與源極相連，所述 靜電放電電流將沿圖6中直線(xiàn)虛箭頭的方向從NMOS管M3、M4的源極向基極傳輸。接著，所 述靜電放電電流還會(huì)進(jìn)一步經(jīng)由NMOS管M3、M4的基極沿圖6中曲線(xiàn)虛箭頭方向流入P阱。此時(shí)，當(dāng)流入P阱的所述靜電放電電流流過(guò)NMOS管Mp M2, M5, M6各自對(duì)應(yīng)的寄生 NPN管的基極電阻時(shí)，同樣會(huì)在電阻上產(chǎn)生壓降，也即NMOS管M1、M2、M5、M6各自對(duì)應(yīng)的寄生 NPN管的基極電壓將因靜電放電電流的流過(guò)而提升。由于靜電放電電流一般都較大，NMOS 管Mp M2, M5, M6各自對(duì)應(yīng)的寄生NPN管的基極電壓也將迅速提升至使得基極-發(fā)射極發(fā)生 正偏的程度，例如基極-發(fā)射極電壓達(dá)到0. 7V。此時(shí)，NMOS管M1JyMpM6各自對(duì)應(yīng)的寄生 NPN管也導(dǎo)通，開(kāi)始泄放靜電放電電流。通過(guò)對(duì)所述靜電放電保護(hù)裝置的實(shí)施例的工作過(guò)程分析可以看到，當(dāng)NMOS管M3、 M4各自對(duì)應(yīng)的寄生NPN管最先導(dǎo)通后，靜電放電電流經(jīng)由NMOS管M3、M4流入P阱，從而觸發(fā) NMOS管MpMyM5, M6各自對(duì)應(yīng)的寄生NPN管開(kāi)啟。此時(shí)，各NMOS管對(duì)應(yīng)的寄生NPN管全部 開(kāi)啟，因而所述靜電放電保護(hù)裝置的實(shí)施例具有良好的導(dǎo)通均勻性。本實(shí)施例的靜電放電保護(hù)裝置為偶數(shù)個(gè)并聯(lián)的NMOS管，由于其中的NMOS管M3、M4 會(huì)同時(shí)最先導(dǎo)通，因而NMOS管禮為的基極和源極相連，構(gòu)成自觸發(fā)電路?？梢院苋菀淄频茫?當(dāng)靜電放電保護(hù)裝置為奇數(shù)個(gè)并聯(lián)的NMOS管時(shí)，處于最中間的那個(gè)NMOS管會(huì)最先導(dǎo)通，因 而該最中間的那個(gè)NMOS管的基極和源極相連，構(gòu)成自觸發(fā)電路。圖7為例如圖2所示現(xiàn)有技術(shù)多個(gè)并聯(lián)的柵極接地的NMOS管構(gòu)成的靜電放電保 護(hù)裝置與例如圖6所示本發(fā)明實(shí)施例的靜電放電保護(hù)裝置的電流-電壓曲線(xiàn)對(duì)比圖。參照 圖7所示，曲線(xiàn)100上數(shù)據(jù)點(diǎn)代表現(xiàn)有技術(shù)靜電放電保護(hù)裝置的各階段電流-電壓數(shù)據(jù)，而 曲線(xiàn)200上數(shù)據(jù)點(diǎn)代表本發(fā)明實(shí)施例的靜電放電保護(hù)裝置的各階段電流-電壓數(shù)據(jù)。所述 電流、電壓均為從焊盤(pán)上獲得的電流、電壓值?？梢院苊黠@地看到，由于本發(fā)明實(shí)施例的靜 電放電保護(hù)裝置具有良好的導(dǎo)通均勻性，換言之，靜電放電保護(hù)裝置中的各NMOS管對(duì)應(yīng)的 寄生NPN管都能開(kāi)啟來(lái)進(jìn)行泄放靜電放電電流的工作，因而，相對(duì)于現(xiàn)有技術(shù)的靜電放電保護(hù)裝置，本發(fā)明實(shí)施例的靜電放電保護(hù)裝置在焊盤(pán)面臨靜電放電脈沖時(shí)，各NMOS管對(duì)應(yīng) 的寄生NPN管所承受的靜電放電電流也更均勻，相應(yīng)地，本發(fā)明實(shí)施例的靜電放電保護(hù)裝 置所能承受的靜電放電電壓的容限值也更高。綜上所述，本發(fā)明靜電放電保護(hù)裝置在處于中間位置的NMOS管對(duì)應(yīng)的寄生NPN管 最先導(dǎo)通后，通過(guò)該處于中間位置的NMOS管的基極向襯底引入靜電放電電流，提升其他寄 生NPN管的基極電壓，使得其他寄生NPN管的基極-發(fā)射極正偏而導(dǎo)通。此時(shí)，所有寄生 NPN管都能導(dǎo)通進(jìn)行靜電放電電流的泄放，從而所述靜電放電保護(hù)裝置的導(dǎo)通均勻性較好。并且，所述靜電放電保護(hù)裝置并未引入額外的觸發(fā)電路來(lái)使得寄生NPN管導(dǎo)通， 也節(jié)省了面積。此外，所述靜電放電保護(hù)裝置也并未引入電容結(jié)構(gòu)，因而其不會(huì)增加焊盤(pán)上的電 容，從而更適合高頻應(yīng)用及模擬電路應(yīng)用的場(chǎng)合。雖然本發(fā)明已以較佳實(shí)施例披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù) 人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng) 當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
權(quán)利要求
1.一種靜電放電保護(hù)裝置，包括多個(gè)并聯(lián)且形成于同一深阱的柵極接地的NMOS管， 其中各NMOS管的漏極均接于焊盤(pán)，至少處于中間位置的一個(gè)NMOS管的源極和基極相連并 通過(guò)阱電阻接地，其他NMOS管的基極、源極均接地。
2.如權(quán)利要求1所述的靜電放電保護(hù)裝置，其特征在于，所述靜電放電保護(hù)裝置包括 奇數(shù)個(gè)并聯(lián)的柵極接地的NMOS管，處于中間位置的一個(gè)NMOS管的源極和基極相連并通過(guò) 阱電阻接地。
3.如權(quán)利要求1所述的靜電放電保護(hù)裝置，其特征在于，所述靜電放電保護(hù)裝置包括 偶數(shù)個(gè)并聯(lián)的柵極接地的NMOS管，處于中間位置的兩個(gè)相鄰NMOS管的源極和基極相連并 通過(guò)阱電阻接地，且該兩個(gè)相鄰NMOS管的基極也相連。
4.如權(quán)利要求1所述的靜電放電保護(hù)裝置，其特征在于，所述NMOS管所在深阱為P型 深阱。
5.如權(quán)利要求1所述的靜電放電保護(hù)裝置，其特征在于，所述NMOS管所在襯底為P型 襯底。
全文摘要
一種靜電放電保護(hù)裝置，包括多個(gè)并聯(lián)且形成于同一深阱的柵極接地的NMOS管，其中各NMOS管的漏極均接于焊盤(pán)，至少處于中間位置的一個(gè)NMOS管的源極和基極相連，并通過(guò)阱電阻接地。其他NMOS管的基極、源極均接地。所述靜電放電保護(hù)裝置具有良好的導(dǎo)通均勻性，且更節(jié)省面積，也更適合高頻應(yīng)用及模擬電路應(yīng)用等場(chǎng)合。
文檔編號(hào)H01L23/60GK102054840SQ20091019836
公開(kāi)日2011年5月11日 申請(qǐng)日期2009年11月5日 優(yōu)先權(quán)日2009年11月5日
發(fā)明者單毅 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司