專利名稱:半導(dǎo)體接觸窗結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域:
本發(fā)明涉及半導(dǎo)體接觸窗結(jié)構(gòu),特別涉及三維集成電路的半導(dǎo)
體裝置結(jié)構(gòu)。
背景技術(shù):
在已知的半導(dǎo)體制造上,集成電路使用單層的晶體管,以平面 方式建造。新發(fā)展的半導(dǎo)體制造允許晶圓垂直的堆疊。垂直集成電 路是指一層接一層地垂直放置數(shù)層傳統(tǒng)平面4支術(shù)產(chǎn)生的半導(dǎo)體電 路,而形成三維集成電路。這允許集成電路具有較高的裝置密度及 較小的晶片面積。
三維集成電^各典型地具有多層的以 一或多個(gè)介電層隔離的導(dǎo) 體層。配置在介電層內(nèi)且在介層開口中的接觸窗結(jié)構(gòu)l是供傳導(dǎo)^各 徑,以使得電信號(hào)能自一個(gè)導(dǎo)體層通過(guò)該傳導(dǎo)路徑到達(dá)另一個(gè)導(dǎo)體層。
圖1A及圖1B分別顯示了已知技術(shù)的三維集成電路的其中一 層接觸窗結(jié)構(gòu)的側(cè)視圖及俯視圖。貫穿基板介層IIO(TSV, through-substrate-via )設(shè)置于基板100內(nèi)以提供垂直連結(jié)至另 一層。 多個(gè)接觸窗結(jié)構(gòu)120覆蓋于貫穿基板介層110的頂部表面,可透過(guò) 金屬線130而電連結(jié)至設(shè)置于基板100上的裝置。目前由于沒(méi)有特 別的接觸窗結(jié)構(gòu)設(shè)計(jì)應(yīng)用于三維貫穿基板介層晶圓,接觸窗結(jié)構(gòu) 120的尺寸、形狀及組態(tài)沿用如圖1B的傳統(tǒng)平面禾呈序的設(shè)計(jì)失見(jiàn)則。因此工藝窗口 (process window)的4妄觸窗蝕刻會(huì)^皮限制。此外,定義 于傳統(tǒng)設(shè)計(jì)井見(jiàn)則的電流通常遠(yuǎn)小于通過(guò)貫穿基;f反介層110的電流。 因此三維集成電路的電流會(huì)被限制,且在接觸窗界面有潛在的電遷 移問(wèn)題,這會(huì)限制產(chǎn)品的型式。
因此當(dāng)進(jìn)展至三維i殳計(jì)后,需要一種新的^妄觸窗結(jié)構(gòu)以解決上 述問(wèn)題。
發(fā)明內(nèi)容
為解決上述問(wèn)題,本發(fā)明提供一種新的接觸窗結(jié)構(gòu),以及一種 新的用于三維集成電^各的傳輸互連結(jié)構(gòu)。本發(fā)明-彈以免除潛在的電 遷移問(wèn)題以及擴(kuò)大工藝窗口的4妄觸窗蝕刻。
根據(jù)本發(fā)明的一個(gè)方面,提供一種用于三維集成電路的半導(dǎo)體 裝置結(jié)構(gòu)。半導(dǎo)體裝置結(jié)構(gòu)包含具有第一表面及第二表面的基板; 定義于基板內(nèi)且自第一表面延伸至第二表面的介層;以及位于第一 表面且與介層接觸的多個(gè)第 一接觸窗結(jié)構(gòu)。多個(gè)第 一接觸窗結(jié)構(gòu)的 各個(gè)與第 一表面平行的截面具有第 一側(cè)及第二側(cè),且第 一側(cè)及第二
側(cè)中的4交長(zhǎng)側(cè)與孝交4豆側(cè)的比值約大于2: 1 。
根據(jù)本發(fā)明的另 一方面,提供一種用于三維集成電路的半導(dǎo)體
裝置結(jié)構(gòu)。半導(dǎo)體裝置結(jié)構(gòu)包含具有第一表面及第二表面的基板;
定義于基板內(nèi)且自第一表面延伸至第二表面的介層;以及位于第一
表面并與介層接觸的多個(gè)第 一接觸窗結(jié)構(gòu)。多多個(gè)第 一接觸窗結(jié)構(gòu) 的各個(gè)與第一表面平行的截面具有第一側(cè)及第二側(cè),且第一側(cè)及第
二側(cè)的較長(zhǎng)側(cè)與較短側(cè)的比值約大于2: 1,且多個(gè)4妄觸窗結(jié)構(gòu)的面 積與平行于第一表面的介層的面積的比值約大于25%。貫穿基纟反介 層的直徑約小于5微米。較短側(cè)的最小長(zhǎng)度約小于0.4微米,且接觸窗結(jié)構(gòu)的間隔約小于0.5微米,較短側(cè)的最小長(zhǎng)度與間隔合并成 的接觸窗結(jié)構(gòu)的最小節(jié)距(pitch)約小于0.9微米。
根據(jù)本發(fā)明的又一個(gè)方面,提供一種多芯片半導(dǎo)體結(jié)構(gòu)。多芯 片半導(dǎo)體結(jié)構(gòu)包含第一晶片,以及附著于第一晶片的第二晶片, 其中第一晶片包含具有第一表面及第二表面的第一基板;定義于 第一基板內(nèi)且自第一表面延伸至第二表面的第一介層;以及位于第 一表面且與第一介層接觸的多個(gè)第一接觸窗結(jié)構(gòu)。多個(gè)第一接觸窗 結(jié)構(gòu)的各個(gè)與第 一表面平行的截面具有第 一側(cè)及第二側(cè),且第 一側(cè) 及第二側(cè)的較長(zhǎng)側(cè)與較短側(cè)的比值約大于2: 1。多個(gè)接觸窗結(jié)構(gòu)的 面積與平^"于第一表面的第一介層的面積的比^i約大于25%。第一 介層的直徑約小于5微米。第二側(cè)的最小長(zhǎng)度約小于0.4微米,且 多個(gè)第一接觸窗結(jié)構(gòu)的間隔約小于0.5微米,第二側(cè)的最小長(zhǎng)度與 間隔合并成的多個(gè)第一接觸窗結(jié)構(gòu)的最小節(jié)距(pitch)約小于0.9微 米。
本發(fā)明的目的、實(shí)施例、特征及優(yōu)點(diǎn)在下列優(yōu)選實(shí)施例的特別 -i兌明,以及本發(fā)明的附圖中將顯而易見(jiàn)。
透過(guò)同時(shí)參考下列詳細(xì)說(shuō)明及其附圖,上述方面及許多伴隨本 發(fā)明的優(yōu)點(diǎn)將會(huì)變的容易察知及更容易被理解,其中
圖1A及圖1B是根據(jù)已知技術(shù)而分別顯示三維集成電路的其 中 一層接觸窗結(jié)構(gòu)的側(cè)視圖及俯視圖2A是根據(jù)本發(fā)明的用于三維集成電路的接觸窗結(jié)構(gòu)的側(cè)視
圖;圖2B-2E是顯示根據(jù)本發(fā)明的實(shí)施例的多種接觸窗結(jié)構(gòu)的布
局圖案;
圖3A-3B列出不同三維集成電路(3DIC)方案的接觸窗面積 比例的表格,圖3C顯示臨界尺寸、間隔、及貫穿基板介層(TSV) 尺寸D的定義;
圖4A-4B顯示本發(fā)明的介層應(yīng)用于不同實(shí)施上;
圖5A-5B是顯示根據(jù)本發(fā)明的半導(dǎo)體裝置結(jié)構(gòu)的俯視圖;以及
圖6是根據(jù)本發(fā)明的一個(gè)實(shí)施例的多晶片半導(dǎo)體結(jié)構(gòu)的一個(gè)側(cè)視圖。
主要元件符號(hào)說(shuō)明
100 基板 120 4妻觸窗結(jié)構(gòu) 200 基板 220 4妄觸窗結(jié)才勾 400 基板 410 基板 510 介層 520 4妻觸窗結(jié)構(gòu)
110 貫穿基板介層
130 金屬線
210 貫穿基^反介層
230 金屬線
402 介層
412 介層
512 介層
522 4妄觸窗結(jié)構(gòu)524 4妻觸窗結(jié)構(gòu)
532 600 603 605 608 612 614 618 622 624 628
金屬線
楚^曰& 弟 一 曰日巧
基板
介層
金屬線
接合墊
介層
金屬線
接合墊
介層
金屬線。
530 534 602
金屬線 金屬線 接合墊
604 介層
606 4妄觸窗結(jié)構(gòu)
610 第二晶片
613 基板
616 4妄觸窗結(jié)構(gòu)
620 第三晶片
623 基板
626 4妄觸窗結(jié)構(gòu)
具體實(shí)施例方式
本發(fā)明涉及三維集成電if各的半導(dǎo)體4妄觸窗結(jié)構(gòu)。參照?qǐng)D2-6, 在此本發(fā)明將被更詳細(xì)地說(shuō)明。本發(fā)明所提供的半導(dǎo)體裝置結(jié)構(gòu)及 多晶片半導(dǎo)體結(jié)構(gòu),在具有接觸窗結(jié)構(gòu)后能大幅^是高接觸窗面積比 例,且避免可能的電遷移(electro-migmtion)問(wèn)題,4妄觸窗蝕刻的工 藝窗口也因此被放大了。然而在下列敘述中的裝置、元件、及方法 是用以i兌明本發(fā)明的,而非用以限制之意。圖2A是根據(jù)本發(fā)明用于三維集成電路的接觸窗結(jié)構(gòu)的側(cè)視 圖,且圖2B-2E是顯示根據(jù)本發(fā)明的不同實(shí)施例的多種接觸窗結(jié)構(gòu) 的布局圖案。
參考圖2A,提供一基板200,具有定義于基板內(nèi)的貫穿基板介 層(TSV) 210?;蹇砂?、鍺、硅鍺、或其它可運(yùn)用的半導(dǎo)體 材料。多個(gè)接觸窗結(jié)構(gòu)220位于貫穿基板介層210的頂部表面,并 連接至金屬線230。半導(dǎo)體元件(例如邏輯元件)可利用已知^t術(shù) 的常見(jiàn)的方法于基板200上形成,且透過(guò)金屬線230及接觸窗結(jié)構(gòu) 220耦合至貫穿基板介層210。貫穿基板介層210可包含鴒、多晶 硅、銅、釕、或其組合,且接觸窗結(jié)構(gòu)220可包含鴒、鋁、銅、釕、 或其纟且合,而金屬線230可包含鵠、鋁、銅、釕、或其纟且合。
參考圖2B-2E, 4是供新的三維集成電鴻4妻觸窗結(jié)構(gòu)以克月良已知 技術(shù)的問(wèn)題。這些結(jié)構(gòu)沿用現(xiàn)有的設(shè)計(jì)規(guī)則,因此本發(fā)明得以被直 接實(shí)施而無(wú)額外的程序問(wèn)題。須注意的是在圖2B-2E中,貫穿基板 介層210的形狀可包含〈旦不限于正方形。例如貫穿基纟反介層210之 形狀可為圓形或長(zhǎng)方形。在一 實(shí)施例中貫穿基板介層210可為圓形, 且例如貫穿基板介層210的直徑介于次微米級(jí)至微米級(jí)。貫穿基板 介層210的較佳直徑介于約2微米至約5微米間,如圖2B所示。
在圖2B,各個(gè)接觸窗結(jié)構(gòu)220為一具有長(zhǎng)側(cè)(L)及短側(cè)(S) 的長(zhǎng)方形,且長(zhǎng)側(cè)與短側(cè)的外觀比值(L/S )約大于2: 1。短側(cè)的 最小長(zhǎng)度及接觸窗結(jié)構(gòu)220的節(jié)距受使用的設(shè)計(jì)規(guī)則所限制。圖3A 至圖3C中已定義在用于不同技術(shù)節(jié)點(diǎn)(technology node )時(shí),使用 相同的或縮小的貫穿基板介層尺寸、貫穿基板介層尺寸(D)與接 觸窗臨界尺寸(CD)及間隔間的關(guān)系。
圖2C類似圖2B,除了接觸窗結(jié)構(gòu)220具有4交小的長(zhǎng)側(cè)與短側(cè) 的外觀比值,且介層210的頂部表面祐 沒(méi)計(jì)為圓形。圖2D顯示一組合形式的4妻觸窗結(jié)構(gòu)220,其中4妄觸窗結(jié)構(gòu)220的長(zhǎng)側(cè)可具有不 同尺寸。圖2E顯示另一組合形式的接觸窗結(jié)構(gòu)220,其中接觸窗結(jié) 構(gòu)220可具有不同長(zhǎng)側(cè),且可沿著不同方向4非列。圖2B-2E中所顯 示的實(shí)施例可帶來(lái)不同的4妄觸窗面積比例以滿足不同要求。圖 2B-2E僅是接觸窗結(jié)構(gòu)220的可能圖案,且本發(fā)明不限于這些圖案。 任何采用使用設(shè)計(jì)規(guī)則的矩形及其組合(例如L形)都能應(yīng)用在本 發(fā)明中。
圖3A及3B列出不同三維集成電路方案的接觸窗面積比例的 表格,且圖3C顯示臨界尺寸、間隔、及貫穿基板介層尺寸(D)的 定義。在圖3A,當(dāng)技術(shù)節(jié)點(diǎn)縮小時(shí),保持相同的貫穿基板介層尺 寸,以及在圖3B,當(dāng)技術(shù)節(jié)點(diǎn)縮小時(shí),縮小貫穿基板介層尺寸。 參考圖3A,對(duì)于技術(shù)群組A,接觸窗的臨界尺寸及接觸窗結(jié)構(gòu)220 的間隔根據(jù)貫穿基板介層尺寸(D)來(lái)定義,例如0.08D及0.1D。 當(dāng)技術(shù)節(jié)點(diǎn)自群組A縮小至群組B時(shí),保持相同的貫穿基板介層尺 寸D,接觸窗臨界尺寸及接觸窗結(jié)構(gòu)220的間隔分別自0.08D及 0.1D縮小至0.06D及0.08D。繼續(xù)參考圖3A,在群纟且A,貫穿基板 介層的直徑為D,各接觸窗臨界尺寸為0.08D,相鄰兩接觸窗的最 小間隔為0.1D,且最大4妄觸窗為36。如圖1B的已知4支術(shù)的4矣觸窗 結(jié)構(gòu),其總接觸窗面積與貫穿基板介層面積的比值為23.04%,本發(fā) 明的接觸窗結(jié)構(gòu)則為44.44%。根據(jù)本發(fā)明與如圖1B的已知技術(shù)的 接觸窗結(jié)構(gòu)的比較,接觸窗與貫穿基板介層的面積比值增加了 21.40%。在群組B及群組C中,與群組A相比,縮小了接觸窗臨 界尺寸但仍具有相同的貫穿基板介層尺寸D,仍才艮據(jù)本發(fā)明來(lái)使用 4妻觸窗結(jié)構(gòu)i殳計(jì),能改善多個(gè)4妄觸窗結(jié)構(gòu)的面積與介層的頂部表面 面積的比值,使該比值從小于25%至大于25%。
由于貫穿基板介層210的直徑D約小于5微米,在一實(shí)施例中, 對(duì)于于圖3A群組A的技術(shù)節(jié)點(diǎn),短側(cè)的最小長(zhǎng)度約小于0.4微米,且接觸窗結(jié)構(gòu)220的間隔約小于0.5微米,因此短側(cè)的最小長(zhǎng)度與 間隔合并成接觸窗結(jié)構(gòu)220的約小于0.9微米的最小節(jié)距。在另一 實(shí)施例中,對(duì)于緊湊設(shè)計(jì)規(guī)則的縮小技術(shù)節(jié)點(diǎn)(圖3A群組B),具 有相同的約小于5微米的貫穿基板介層尺寸D,短側(cè)的最小長(zhǎng)度約 小于0.3微米,接觸窗結(jié)構(gòu)220的間隔約小于0.4微米,因此短側(cè) 的最小長(zhǎng)度與間隔合并成接觸窗結(jié)構(gòu)220的約小于0.7微米的最小 節(jié)距。
參考圖3B,在群組B及群組C,當(dāng)技術(shù)節(jié)點(diǎn)縮小時(shí),貫穿基 板介層尺寸分別自D縮小至0.8D及0.9D,且在群組B及群組C, 本發(fā)明的面積的比^f直與已殺口#支術(shù)相比分別增力0 21.08%及23.63%。 在一實(shí)施例中,對(duì)于更緊湊的設(shè)計(jì)規(guī)則的縮小技術(shù)節(jié)點(diǎn)(圖3B群 組B),貫穿基板介層210的直徑約小于4.5微米(自D縮小至0.9D), 短側(cè)的最小長(zhǎng)度約小于0.3微米,且接觸窗結(jié)構(gòu)220的間隔約小于 0.4微米,因此短側(cè)的最小長(zhǎng)度與間隔合并成接觸窗結(jié)構(gòu)220的約 小于0.7微米的最小節(jié)距。
參考圖4A及4B,本發(fā)明的接觸窗結(jié)構(gòu)可應(yīng)用于貫穿基板400 的介層410之上,且可應(yīng)用于嵌入基板402的介層412之上。圖4A
所示的結(jié)構(gòu)可應(yīng)用于制造傳輸線、法拉第屏蔽(faraday cage)、或 電感。圖4B所示之結(jié)構(gòu)可應(yīng)用于散開熱量。
圖5A及5B顯示根據(jù)本發(fā)明的半導(dǎo)體裝置結(jié)構(gòu)的俯視圖。參 考圖5A,介層510透過(guò)多個(gè)4妻觸窗結(jié)構(gòu)520井禺合至金屬線530,其 中介層510及金屬線530實(shí)質(zhì)上具有相同的尺寸。金屬線530可包 含《烏、鋁、銅、釕、或以上元素的4匕合物。圖5A所示的結(jié)構(gòu)可應(yīng)
用于遭受大電流的結(jié)構(gòu),例如電遷移測(cè)試結(jié)構(gòu)或iir入^r出結(jié)構(gòu)。參
考圖5B,介層512分別透過(guò)接觸窗結(jié)構(gòu)522及4妄觸窗結(jié)構(gòu)524耦 合至金屬線532及金屬線534,其中介層512的尺寸遠(yuǎn)大于金屬線532或金屬線534。金屬線532可包含鴒、鋁、銅、釕、或以上元 素的化合物。圖5B所示的結(jié)構(gòu)可應(yīng)用于一般的傳輸線。
圖6使根據(jù)本發(fā)明的一個(gè)實(shí)施例的多晶片半導(dǎo)體結(jié)構(gòu)的一個(gè)側(cè) —見(jiàn)圖,包含第一晶片600,附著于第一晶片600的第二晶片610, 以及附著于第二晶片610的第三晶片620。第一晶片600包含4妄 合墊602、基板603、介層604、接觸窗結(jié)構(gòu)606及金屬線608。第 二晶片610包含接合墊612、基板613、介層614、接觸窗結(jié)構(gòu) 616及金屬線618。第三晶片620包含4妻合墊622、基才反623、介 層624、接觸窗結(jié)構(gòu)626及金屬線628。介層604、 614、及624可 分別貫穿基板603、 613、及623。在另一實(shí)施例中,晶片600可包 含嵌入基一反603的介層605。金屬纟戔608、 618、及628可包含《烏、 鋁、銅、釕、或以上元素的化合物。各4妄觸窗結(jié)構(gòu)606、 616、及 626具有多個(gè)4矣觸窗結(jié)構(gòu),且具有第一側(cè)及第二側(cè)。如上所述,各 接觸窗結(jié)構(gòu)的第一側(cè)及第二側(cè)的較長(zhǎng)側(cè)與4交短側(cè)的比值約大于2: 1。至少一個(gè)晶片的多個(gè)4妄觸窗結(jié)構(gòu)的面積與介層頂部表面面積的 比值約大于25%,且更佳地為大于30%。介層的直徑約小于5微米。 第二側(cè)的最小長(zhǎng)度約小于0.4微米,且多個(gè)接觸窗結(jié)構(gòu)的間隔約小 于0.5微米,因此第二側(cè)的最小長(zhǎng)度與間隔合并成多個(gè)接觸窗結(jié)構(gòu) 的約小于0.9微米的最小節(jié)距。
本發(fā)明提供一種用于三維集成電^各、獨(dú)立且容易4企查的4妻觸窗 結(jié)構(gòu)。本發(fā)明的接觸窗結(jié)構(gòu)可在接觸窗及深介層導(dǎo)體材料接口上避 免潛在的電遷移問(wèn)題,且可加強(qiáng)傳輸互連的電流從而可使不同的三 維晶圓產(chǎn)品成為可能。
上列陳述僅限于較佳實(shí)施例,而非限制本發(fā)明的范圍。任何其 它等同于在本發(fā)明所揭示的精神下所實(shí)施的改變或調(diào)整皆應(yīng)被包 含于所附申請(qǐng)專利范圍內(nèi)。
權(quán)利要求
1. 一種用于三維集成電路的半導(dǎo)體裝置結(jié)構(gòu),包含基板,具有第一表面及第二表面;介層,定義于所述基板內(nèi),且自所述第一表面延伸至所述第二表面;以及多個(gè)第一接觸窗結(jié)構(gòu),位于所述第一表面并與所述介層接觸,所述多個(gè)第一接觸窗結(jié)構(gòu)的各個(gè)與所述第一表面平行的截面具有第一側(cè)及第二側(cè);其中所述第一側(cè)及所述第二側(cè)中的較長(zhǎng)側(cè)與較短側(cè)的比值約大于2:1。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置結(jié)構(gòu),其中所述介層貫穿所述基板。
3. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置結(jié)構(gòu),其中所述多個(gè)第一接 觸窗結(jié)構(gòu)平4于于第一方向。
4. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置結(jié)構(gòu),其中所述介層具有平 4亍于所述第一表面的約小于5樣史米的直徑。
5. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置結(jié)構(gòu),還包含多個(gè)第二接觸 窗結(jié)構(gòu),位于所述第一表面并與所述介層接觸。
6. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置結(jié)構(gòu),其中所述多個(gè)第一接 觸窗結(jié)構(gòu)的外觀比并非都相同。
7. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置結(jié)構(gòu),其中所述介層平行于 所述第一表面的截面實(shí)質(zhì)上為圓形。
8. —種用于三維集成電路的半導(dǎo)體裝置結(jié)構(gòu),包含基板,具有第一表面及第二表面;介層,定義于所述基板內(nèi)且自所述第一表面延伸至所述 第二表面;以及多個(gè)4妾觸窗結(jié)構(gòu),位于所述第一表面并與所述介層接觸, 所述多個(gè)接觸窗結(jié)構(gòu)的各個(gè)與所述第一表面平行的截面具有 第一側(cè)及第二側(cè);其中所述第 一側(cè)及所述第二側(cè)中的較長(zhǎng)側(cè)與較短側(cè)的比 值約大于2: 1,且所述多個(gè)4妄觸窗結(jié)構(gòu)的面積與平4亍于所述 第一表面的所述介層的面積的比4直大于25%。
9. 才艮據(jù)權(quán)利要求8所述的半導(dǎo)體裝置結(jié)構(gòu),其中所述介層貫穿所 述基板。
10. —種多晶片半導(dǎo)體結(jié)構(gòu),包含第一晶片;以及第二晶片,附著于所述第一芯片;其中所述第一芯片包含第一基板,具有第一表面及第二表面;第一介層,定義于所述第一基板且自所述第一表面延 伸至所述第二表面;以及多個(gè)第一接觸窗結(jié)構(gòu),位于所述第一表面并與所述第 一介層接觸,其中所述多個(gè)第 一接觸窗結(jié)構(gòu)的各個(gè)與所述第一表面平4于的截面具有第一側(cè)及第二側(cè),且所述第一側(cè)及所述第二側(cè)中的較長(zhǎng)側(cè)與較短側(cè)的比值約大于2: 1。
全文摘要
本發(fā)明提供了一種用于三維集成電路的半導(dǎo)體裝置結(jié)構(gòu)。半導(dǎo)體裝置結(jié)構(gòu)包含具有第一表面及第二表面的基板、定義于基板且自第一表面延伸至第二表面的介層、以及位于第一表面且與介層接觸之多個(gè)第一接觸窗結(jié)構(gòu)。多個(gè)第一接觸窗結(jié)構(gòu)的各個(gè)與第一表面平行的截面具有第一側(cè)及第二側(cè),第一側(cè)及第二側(cè)中的較長(zhǎng)側(cè)與較短側(cè)之比值約大于2∶1。
文檔編號(hào)H01L23/522GK101414598SQ200810135589
公開日2009年4月22日 申請(qǐng)日期2008年9月5日 優(yōu)先權(quán)日2007年10月16日
發(fā)明者余振華, 吳文進(jìn), 涂宏榮, 邱文智 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司