專利名稱：多端口cam單元及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體結(jié)構(gòu)及其制造方法。更具體而言，本發(fā)明涉及多端 口內(nèi)容可尋址存儲器(CAM)單元，其中CAM單元的每一個(gè)比較端口位 于垂直鄰近主數(shù)據(jù)存儲單元的獨(dú)立的層中。本發(fā)明還提供了一種制造這樣 的多端口 CAM單元的方法，其中在形成該多端口 CAM單元時(shí)采用了三 維(3D)集成。
背景技術(shù)：
幾乎每一個(gè)現(xiàn)代微處理器都應(yīng)用高速緩沖存儲器，由此將一些指令和/ 或數(shù)據(jù)存儲在這樣的存儲器中，該存儲器比主存儲器的位置更近并可以被 更快速度地訪問。該類存儲器通常稱為高速緩沖存儲器。當(dāng)高速緩沖存儲 器緊密集成到處理器的執(zhí)行流水線中時(shí)，其被稱為L1 (例如，l級)高速 緩沖存儲器。
圖1示出了現(xiàn)有技術(shù)微處理器108 (例如CPU)及其與存儲器子系統(tǒng) 的連接的系統(tǒng)級表示。在該實(shí)例中，微處理器包括Ll指令高速緩沖存儲 器100以及Ll數(shù)據(jù)高速緩沖存儲器102。系統(tǒng)還包括保存指令和數(shù)據(jù)的 L2高速緩沖存儲器104，以及作為L2高速緩沖存儲器104的后備的L3 高速緩沖存儲器106。
微處理器的性能與Ll數(shù)據(jù)高速緩沖存儲器的存取時(shí)間關(guān)系密切。事 實(shí)上，這很重要，Ll數(shù)據(jù)高速緩沖存儲器102的存取時(shí)間是決定微處理器 頻率指標(biāo)的核心因素。為了改善Ll數(shù)據(jù)高速緩沖存儲器102的存取時(shí)間， 邏輯設(shè)計(jì)師有時(shí)會采用的"竅門"之一是使用基于CAM的方法取代更為常 規(guī)的基于目錄的方法，其典型地被用在L2高速緩沖存儲器104的設(shè)計(jì)中。
圖2是基于CAM的Ll數(shù)據(jù)高速緩沖存儲器的框圖表示。與常規(guī)基于目錄的方法中具有分開的目錄加數(shù)據(jù)陣列不同，在基于CAM的Ll數(shù) 據(jù)高速緩沖存儲器中，設(shè)計(jì)目錄和數(shù)據(jù)陣列作為單一的結(jié)構(gòu)而工作。CAM (內(nèi)容可尋址存儲器)具有標(biāo)簽區(qū)域206和數(shù)據(jù)區(qū)域208，標(biāo)簽區(qū)域206 保存高速緩沖存儲器中的所有線的地址，數(shù)據(jù)區(qū)域208保存高速緩沖存儲 器中的所有線的數(shù)據(jù)。
在基于目錄的高速緩沖存儲器中，微處理器這樣搜索高速緩沖存儲器， 通過在目錄中選擇一些線(典型為1-8條線)來讀，之后發(fā)送它們通過比 較器以確定是否有"命中"。在一些實(shí)施方式中，比較器結(jié)果形成了部分地 址以用于從單獨(dú)的數(shù)據(jù)陣列讀。在其他實(shí)施方式中，數(shù)據(jù)陣列讀所有可能 的"命中"位置并同時(shí)進(jìn)行目錄讀-比較操作，然后使用"命中"結(jié)果來選擇哪 些數(shù)據(jù)是微處理器所實(shí)際請求的。
在基于CAM的高速緩沖存儲器中，微處理器這樣搜索高速緩沖存儲 器，立刻比較搜索標(biāo)簽226與所有高速緩沖存儲器的有效標(biāo)簽，然后使用 比較結(jié)果(匹配線204)作為解碼地址到數(shù)據(jù)區(qū)域208中來讀。僅僅讀出 需要的數(shù)據(jù)224 ,并且在數(shù)據(jù)區(qū)域讀之后沒有等待目錄命中結(jié)果的多路復(fù) 用器。匹配線204還經(jīng)過約化(reduction ) OR來生成表示搜索是命中還 是失敗(miss)的查找結(jié)果222。
在微處理器中有幾種操作需要對Ll數(shù)據(jù)高速緩沖存儲器進(jìn)行標(biāo)簽搜 索。裝入操作希望從存儲器讀數(shù)據(jù)并將數(shù)據(jù)放入寄存器。當(dāng)執(zhí)行裝入時(shí)， 首先發(fā)送裝入請求216到高速緩沖存儲器控制仲裁器202以進(jìn)行Ll數(shù)據(jù) 高速緩沖存儲器查找。如果找到標(biāo)簽匹配，那么查找被定義為標(biāo)簽搜索加 數(shù)據(jù)讀。裝入請求216具有相關(guān)的裝入地址210，使用該裝入地址210形 成用于裝入的搜索標(biāo)簽226。存儲操作需要寫數(shù)據(jù)到存儲器。當(dāng)執(zhí)行存儲 時(shí)，首先發(fā)送存儲請求218到高速緩沖存儲器控制仲裁器202以進(jìn)行Ll 數(shù)據(jù)高速緩沖存儲器搜索。存儲請求218具有相關(guān)的存儲地址212，使用 該存儲地址212形成用于存儲的搜索標(biāo)簽226。如果命中，將命中的位置 通知存儲請求程序(requestor)，以便使其了解在高速緩沖存儲器的哪里 寫存儲的數(shù)據(jù)或者是否發(fā)送存儲請求到L2高速緩沖存儲器104或存儲器。探查(snoop )操作希望知道線是否在高速緩沖存儲器中，有時(shí)是為了使來 自高速緩沖存儲器的線無效。當(dāng)執(zhí)行探查時(shí)，首先發(fā)送探查請求220到高 速緩沖存儲器控制仲裁器202以進(jìn)行Ll數(shù)據(jù)高速緩沖存儲器搜索。探查 請求220具有相關(guān)的探查地址214，使用該探查地址214形成用于探查的 搜索標(biāo)簽226。如果命中，將命中的位置通知探查請求程序，以使其知道， 如果需要進(jìn)行無效操作，應(yīng)使哪個(gè)標(biāo)簽無效。
對每一個(gè)請求類型(裝入、存儲、探查)，高速緩沖存儲器控制仲裁
器202選擇一個(gè)請求并告知搜索標(biāo)簽多路復(fù)用器(例如mux ) 200選擇哪 個(gè)地址以形成搜索標(biāo)簽。然后由選擇的請求進(jìn)行高速緩沖存儲器操作。其 他請求(如果存在)必須等待，直到下一仲裁周期以再次嘗試。這意味著， 在多個(gè)請求程序同時(shí)請求時(shí)，會延遲一些請求對高速緩沖存儲器的訪問。 增加延遲會"丟失"操作，該延遲降低了微處理器的性能。
采用多端口 CAM是有益的，該多端口 CAM將允許同時(shí)進(jìn)行多個(gè) CAM搜索。這會增加Ll數(shù)據(jù)高速緩沖存儲器的帶寬以進(jìn)行高速緩沖存儲 器搜索，從而改善性能。這還會減少對于高速緩沖存儲器控制仲裁和地址 復(fù)用(muxing)的需要，從而導(dǎo)致更快的高速緩沖存儲器訪問并得到更高 的頻率，進(jìn)而改善了性能。
常規(guī)的CAM設(shè)計(jì)本質(zhì)上是二維的。由于需要更多的布線線路以將用 于每一個(gè)CAM端口的唯一搜索標(biāo)簽傳送至每一個(gè)CAM單元，以及歸因 于在每一個(gè)CAM單元內(nèi)進(jìn)行額外的標(biāo)簽比較所需要的面積，所以CAM 單元本身會變大，所以具有三個(gè)或更多的CAM端口會增加CAM宏的面 積。該面積增加將導(dǎo)致較長的布線距離，而較長的布線距離將使存取時(shí)間 變慢。需要新的解決方案，用于提供多端口 CAM的有益效果而沒有布線 距離增加的負(fù)面效果。

發(fā)明內(nèi)容
本發(fā)明提供了一種多端口 CAM單元，其中基本上降低了增加傳輸距 離的不利影響。在本發(fā)明中通過利用三維集成來實(shí)現(xiàn)這一點(diǎn)，其中多個(gè)有源電路層被垂直堆疊并采用垂直對準(zhǔn)的互連以將來自疊層中的一個(gè)疊層的 器件連接到另 一 疊層中的另 一器件。
通過垂直對準(zhǔn)的互連垂直堆疊多個(gè)有源電路層，可以在主數(shù)據(jù)存儲單
元之上或之下的獨(dú)立的層上實(shí)現(xiàn)所述多端口 CAM的每一個(gè)比較端口。這 允許在與標(biāo)準(zhǔn)隨機(jī)存儲器(RAM )相同面積的足印內(nèi)實(shí)現(xiàn)所述多端口 CAM 結(jié)構(gòu)，從而最小化數(shù)據(jù)存儲和匹配比較延遲。每個(gè)比較匹配線和數(shù)據(jù)位線 具有與簡單二維靜態(tài)隨機(jī)存儲器(SRAM)單元陣列相關(guān)的長度。
本發(fā)明的三維方法使得多端口 CAM的匹配線和位線的互連延遲和與 常規(guī)二維RAM陣列的位線相關(guān)的互連延遲是可比較的。改善了用于單或 多端口 CAM陣列的標(biāo)準(zhǔn)2D方法的匹配線訪問?；A(chǔ)RAM層可以與標(biāo)準(zhǔn) SRAM相同，不需要開發(fā)用于CAM單元的額外的分劃板(reticle )增強(qiáng) 技術(shù)。
一般而言，本發(fā)明提供了一種多端口 CAM,其包括 多個(gè)比較基元(或者電路)，其被垂直堆疊在存儲基元(電路)的頂 上或之下，優(yōu)選在頂上，所述多個(gè)比較基元和所述存儲基元分別位于獨(dú)立 的晶片內(nèi)并通過至少一個(gè)垂直導(dǎo)電填充的過孔互連。
在本發(fā)明優(yōu)選的實(shí)施例中，每一個(gè)比較基元位于所述存儲基元之上。 存在于本發(fā)明的結(jié)構(gòu)中的每個(gè)比較基元包括多個(gè)第 一場效應(yīng)晶體管， 所述多個(gè)第一場效應(yīng)晶體管典型地具有9T配置，以及所述存儲基元包括 多個(gè)第二晶體管，所述多個(gè)第二晶體管典型地具有6T配置。多個(gè)第一晶 體管中的每一個(gè)晶體管都位于第一絕緣體上半導(dǎo)體襯底的頂部有源半導(dǎo)體 層上和內(nèi)，同時(shí)所述多個(gè)第二晶體管位于第二絕緣體上半導(dǎo)體襯底的頂部 有源半導(dǎo)體層上和內(nèi)。每個(gè)所述第一和第二絕緣體上半導(dǎo)體襯底包括直接 在所述頂部有源半導(dǎo)體層下的掩埋的絕緣層。
在一個(gè)優(yōu)選的實(shí)施例中，提供了一種多端口 CAM單元，包括 多個(gè)比較基元，每一個(gè)比較基元包括以9T配置設(shè)置的多個(gè)第一晶體 管，垂直堆疊在存儲基元的頂上，所述存儲基元包括以6T配置設(shè)置的多 個(gè)第二晶體管，所述多個(gè)比較基元和所述存儲基元各自位于獨(dú)立的晶片內(nèi)，并通過至少一個(gè)垂直導(dǎo)電填充的過孔互連。
除了上述內(nèi)容之外，本發(fā)明還提供了一種制造本發(fā)明的多端口 CAM 單元的方法。包括3D集成和晶片接合的本發(fā)明的方法包括以下步驟
提供第 一 晶片，所述第 一晶片包括位于第 一有源半導(dǎo)體層的表面上和 內(nèi)的多個(gè)第一晶體管；
提供第二晶片，所述第二晶片包括位于第二有源半導(dǎo)體層的表面上和 內(nèi)的多個(gè)第二晶體管；
通過第一接合將所述第二晶片的表面接合到所述第一晶片的表面以提 供接合的結(jié)構(gòu)，在所述接合的結(jié)構(gòu)中所述多個(gè)第 一晶體管位于所述多個(gè)第 二晶體管之上；
提供至少一個(gè)其他的晶片，所述至少一個(gè)其他的晶片包括位于至少一 個(gè)其他的有源半導(dǎo)體層的表面上和內(nèi)的多個(gè)其他的晶體管；
通過第二接合將所述至少一個(gè)其他的晶片結(jié)合到所述第二晶片的表面 以提供另 一接合的結(jié)構(gòu)，在所述另 一接合的結(jié)構(gòu)中多個(gè)晶體管被彼此垂直 地堆疊；以及
形成至少一個(gè)垂直填充的導(dǎo)電過孔以連接彼此垂直堆疊的所述多個(gè)晶 體管。


圖1是現(xiàn)有技術(shù)微處理器108 (例如CPU)及其與存儲器子系統(tǒng)的連
接的系統(tǒng)級表示；
圖2是現(xiàn)有技術(shù)基于CAM的Ll數(shù)據(jù)高速緩沖存儲器的框圖表示； 圖3是圖示表示(通過截面視圖)，示例了構(gòu)成單端口 CAM單元的
兩片；
圖4A-4B是圖示表示，分別示例了現(xiàn)有技術(shù)2D CAM單元設(shè)計(jì)和本 發(fā)明的CAM單元設(shè)計(jì)；
圖5是示意圖，示例了在本發(fā)明的多CAM單元上的功率分布，其中 具有9T(匹配電路)的晶片還包括用于匹配線的控制邏輯、匹配數(shù)據(jù)驅(qū)動(dòng)器以及所有時(shí)鐘，并且其中其他晶片包括6T(存儲節(jié)點(diǎn))、讀和寫控制邏
輯、寫數(shù)據(jù)驅(qū)動(dòng)器以及讀方案(scheme);
圖6A示出了2讀、1寫以及CAM (9T)單元的設(shè)計(jì)版圖6B示出了本發(fā)明的版圖，左邊示出了2讀、l寫入以及存儲節(jié)點(diǎn)，
而右邊是9T (比較)電路；以及
圖7A-7D是圖示表示，示例了制造緊湊多端口 CAM單元時(shí)本發(fā)明所
采用的基本處理步驟。
具體實(shí)施例方式
本發(fā)明提供了緊湊多端口 CAM單元及其制造方法，將通過參考下列 附屬于本申請的討論和附圖更為詳細(xì)地描述本發(fā)明。應(yīng)當(dāng)注意，提供附圖
僅僅出于示例的目的。因此，本申請包括的附圖沒有按比例繪制。
在下列描述中，為利于全面理解本發(fā)明，闡述了多個(gè)具體細(xì)節(jié)，例如 特定的結(jié)構(gòu)、部件、材料、尺寸、處理步驟以及技術(shù)。然而，本領(lǐng)域的普 通^L術(shù)人員將理解，可以實(shí)踐本發(fā)明而沒有這些具體的細(xì)節(jié)。在其他的實(shí) 例中，為了避免模糊本發(fā)明，未詳細(xì)描述公知的結(jié)構(gòu)或處理步驟。
應(yīng)當(dāng)理解，當(dāng)將基元例如層、區(qū)域或襯底描述為"在另一基元上"或"在 另一基元之上"時(shí)，該基元可以直接在其他基元上或者還可能存在中間基 元。相反，當(dāng)基元被描述為"直接在另一基元上"或者"直接在另一基元之上" 時(shí)，則不存在中間基元。還應(yīng)當(dāng)理解，當(dāng)基元被描述為"在另一基元下，，或 者"在另 一基元之下"時(shí)，該基元可以直接在其他基元下或者還可能存在中 間基元。相反，當(dāng)基元被描述為"直接在另一基元下"或者"直接在另一基 元之下"時(shí)，不存在中間基元。
首先參考圖3，示出了構(gòu)成單端口 CAM單元的兩片。頂部的六個(gè)晶 體管501示出了標(biāo)準(zhǔn)6T單元，其中存儲節(jié)點(diǎn)(補(bǔ)(comp ) 503 &真(true) 502)包括兩個(gè)反相器，并使用NFET傳輸門來控制存取。底部的九個(gè)晶 體管(例如9T) 504示出了比較電路以及用于驅(qū)動(dòng)匹配線的NFET。
在使用2D集成制造的單晶片設(shè)計(jì)上，這些基元將被全部設(shè)置到一起。因此面積足印(footprint)為6T的面積加9T (比較電路)的面積。在本 發(fā)明中，這兩個(gè)基元是分開的，在一個(gè)晶片上設(shè)置6T存儲單元，在另一 個(gè)晶片上設(shè)置9T (比較電路)?？梢栽诮雍喜?zhǔn)初始層頂部的有源層上 增加多個(gè)比較端口。每一層可以支持分離的比較端口。在該晶片上實(shí)施了 邏輯、比較數(shù)據(jù)插入以及匹配線輸出。通過過孔將存儲節(jié)點(diǎn)(例如標(biāo)注的 真和補(bǔ))垂直連接至比較電路。存儲節(jié)點(diǎn)上的過多的負(fù)載會削弱寫能力。 可以在存儲單元之上的層中插入真/補(bǔ)產(chǎn)生器緩沖，從而隔離存儲節(jié)點(diǎn)與多 個(gè)比較器件的負(fù)載。
產(chǎn)生的足印包括兩個(gè)基元中的較大者，即9T電路加上增加的垂直集 成節(jié)點(diǎn)(真&補(bǔ))的面積。圖4A與4B分別以圖示的形式中示出了上述 不同。圖4A是現(xiàn)有技術(shù)的設(shè)計(jì)，而圖4B是本發(fā)明的設(shè)計(jì)。在圖4A中， 示出了具有標(biāo)準(zhǔn)金屬互連的2D單元的基礎(chǔ)單元部分和連接。"鎖存+W，， 塊代表單元的存儲器鎖存和至該存儲器鎖存的單元的寫端口電路。兩個(gè) "CM"塊代表兩個(gè)CAM端口電路。左邊的線代表到CAM的鎖存單元的補(bǔ) 節(jié)點(diǎn)，而右邊的線是真節(jié)點(diǎn)。圖4A還示出了兩個(gè)可選的反相器電路 "opUNV"，用于驅(qū)動(dòng)補(bǔ)和真節(jié)點(diǎn)到"CM"電路。
圖4B示出了處于3D互連環(huán)境中的本發(fā)明設(shè)計(jì)的CAM單元的基礎(chǔ)部 分。標(biāo)注與圖4A相同。鎖存的來自存儲器單元的"補(bǔ)"和"真，，信號由垂直 互連傳導(dǎo)，而不是水平金屬互連。"RWL/WWL，，標(biāo)示了用于讀端口的讀字 線選擇和用于寫端口的寫字線選擇，以控制到單元的寫入。"匹配線1" 和"匹配線2"分別標(biāo)示了"CM-數(shù)據(jù)l"和"CM-數(shù)據(jù)2"上的"CM" CAM 電路的輸出，以便指示單元的"鎖存"部分中的鎖存數(shù)據(jù)何時(shí)匹配被提供 到該單元的比較數(shù)據(jù)。
可以觀察到，圖4B中的總體足印面積(鳥瞰^f見圖)遠(yuǎn)小于圖4A。產(chǎn) 生的CAM單元的較小的面積具有很多有益效果，例如，較短的位線(寫 和讀數(shù)據(jù))、較短的匹配數(shù)據(jù)線、以及較短的匹配線、較短的字線(寫和讀)。
所有這些有益效果導(dǎo)致了更易于(更快)寫的CAM結(jié)構(gòu)以及顯著改
ii善的CAM搜索，這歸因于較短的匹配數(shù)據(jù)線和匹配線。現(xiàn)在進(jìn)一步詳細(xì) 地描述本發(fā)明的該方面。
在單個(gè)晶片上，CAM (6T+9T)電路被布置得如此緊密，以至于幾乎 不可以為這些基元設(shè)置單獨(dú)的電壓域(domain)而不會顯著地增加面積足 印，并且還導(dǎo)致了功率分布的復(fù)雜度以及功率線的訪問面積的增加。圖5 示出了本發(fā)明的多晶片CAM單元的功率分布，其中具有9T (匹配電路) 的晶片還包括用于匹配線的控制邏輯、匹配數(shù)據(jù)線驅(qū)動(dòng)器以及所有時(shí)鐘； 同樣地在另一晶片上包括6T(存儲節(jié)點(diǎn))、讀和寫控制邏輯、寫數(shù)據(jù)驅(qū)動(dòng) 器和讀方案。
在多晶片中，6T和9T物理上位于分離的晶片上，其中可以逐晶片地 (wafer to wafer)控制功率分布；即可以使匹配電路和存儲電路具有相對 于彼此而言較低或較高的電壓。可以簡單地為時(shí)序關(guān)鍵路徑提供較高的電 壓，或者反之亦然，可以為非關(guān)鍵路徑(較高裕度)提供較低的電壓。由 于真和補(bǔ)線是從存儲單元到比較電路的，因此如果存儲單元與比較電路相 比處于較低的電壓，就需要電壓轉(zhuǎn)換器。將6T (單元)與9T (比較)分 離到不同的晶片上還允許更多的粒(granular)功率選通。
本發(fā)明的CAM單元的另一優(yōu)點(diǎn)為，當(dāng)結(jié)構(gòu)上沒有利用匹配電路時(shí)， 其可以完全關(guān)斷匹配電路，并使用存儲節(jié)點(diǎn)核心作為標(biāo)準(zhǔn)寄存器。本發(fā)明 的CAM單元為更多的創(chuàng)新結(jié)構(gòu)解決方案提供了靈活性。
現(xiàn)在將討論單晶片CAM (現(xiàn)有技術(shù))與多晶片CAM設(shè)計(jì)(本發(fā)明) 之間的實(shí)際面積和時(shí)序差異。
圖6A示出了2讀、1寫以及CAM (9T)單元的現(xiàn)有技術(shù)版圖。這里 該單元還稱為2rlwlc單元。這里該2rlwlc單元代表以45nm工藝?yán)L制出 的寄存器堆CAM單元。在該版圖中，所有基元(讀、寫、存儲節(jié)點(diǎn)、CAM) 密集地集成在一起。該密集版圖的尺寸為2.736jim(寬度)以及2.28nm( h )。
圖6A示出了現(xiàn)有技術(shù)的2D CAM 2rlwlc寄存器堆單元。2讀端口 、 1寫端口以及存儲器單元鎖存電路位于單元的左半部分并被標(biāo)注于圖中以 示出實(shí)際位置。CAM端口電路占據(jù)單元的右半部分并被標(biāo)注為"CAM端口"。 還標(biāo)注出了重要信號。"RWL"-讀字線，"WWL"-寫字線，"Gbl"-全局位線，VDD/GND，"CMP"-到CAM的真比較數(shù)據(jù)，"CMP—B，，-到CAM 的補(bǔ)比較數(shù)據(jù)。重點(diǎn)注意的是內(nèi)部單元節(jié)點(diǎn)的連接性，即水平金屬l層互 連上的單元的"TRUE"和"COMP，，布線到CAM端口的連接性。在表示本 發(fā)明的版圖的圖6B中，通過被標(biāo)注為"晶片至晶片過孑L"的垂直互連過孑U "TRUE"和"COMP，，信號將層連接起來。圖6B中的CAM端口位于分開的 層上，該層在包括單元的兩個(gè)讀端口、寫端口以及鎖存的晶片層之下。通 過在下方，下晶片的頂金屬是到上晶片層的襯底的最近的層。
圖6B示出了版圖的兩片；左邊是2讀、1寫以及存儲節(jié)點(diǎn)801;右邊 是9T(比較)電路802。鎖存核心被構(gòu)建在頂晶片上，CAM位于底晶片 上，并且這兩個(gè)基元使用垂直互連通過真和補(bǔ)節(jié)點(diǎn)連接到一起。在M1金 屬層處制造到鎖存核心的連接，并在底部晶片上在Cl (M4)金屬處制造 到CAM的連接。Ml是數(shù)據(jù)可以離開存儲單元的最底層金屬，以及Cl是 CAM中所使用的最頂層金屬。采用該種方式，垂直互連的距離最小，由 此減小總的電容和電阻。存儲單元的尺寸為1.368jim(寬度)和2.66fim(高 度)；以及CAM電路的尺寸為1.368nm (寬度)和1.52nm (高度)。可 以看到，鎖存核心(存儲單元)電路相比于CAM具有較大的足印，因此 鎖存核心的面積將限定陣列的總體尺寸。然而，可以垂直增加另外的CAM 端口來3D堆疊而不會增加2D足印。實(shí)際上，為了容納用于附加的比較端 口的布線，單晶片多端口 CAM實(shí)施方式的面積將大于鎖存核心與比較電 路的面積之和。
在該模塊2rlwlc中，密集CAM單元的高度(2.52jim )以及鎖存節(jié) 點(diǎn)的高度(2.66nm )是相似的，因此將不能實(shí)現(xiàn)垂直時(shí)序路徑的任何改善。 這些垂直時(shí)序路徑中的一些為1.讀局部位線讀出、局部接收器、全局 位線讀出；2.寫數(shù)據(jù)到達(dá)時(shí)間；3.匹配數(shù)據(jù)到達(dá)時(shí)間。對于3D集成單元， 由于高度沒有減小，所以通過這些路徑的延遲是相同的。
然而，現(xiàn)在比較密集陣列的寬度2.736nm與3D集成陣列的寬度 1.368jim (每位單元列)，可以看到寬度只是其最初尺寸的一半。寬度的減小具有4艮多時(shí)序有益效果，例如包括 減小了讀字線傳輸延遲 a. 對在45nm工藝的32位陣列，其具有線1.5X間距以及1.5寬 度，將可以看到讀字線傳輸延遲的約2-3皮秒(ps)的改善。 減小了寫字線傳輸延遲
a. 單元寫能力的較大裕度，如果寫數(shù)據(jù)在字線之前到達(dá)；
b. 對于45nm工藝的32位陣列，其具有線1.5X間距以及1.5寬 度，將可以看到寫字線傳輸延遲的約2-3皮秒(ps)的改善。
匹配線延遲改善
a. 對于單晶片的32位陣列，CAM搜索耗時(shí)129ps,這其中的 48ps用于比較(真&補(bǔ))數(shù)據(jù)發(fā)布(launch)，而另外 81ps用于通過局部和全局方案的匹配線傳輸和鎖存到交叉 耦合的與非中。該延遲劣化了每一個(gè)附加的單晶片比較端 口。對于單晶片3端口 CAM實(shí)施方式，匹配線傳輸為108ps， CAM搜索時(shí)間是156ps。
b. 對于多晶片的32位陣列，CAM搜索耗時(shí)118ps,這其中的 48ps用于比較(真&補(bǔ))數(shù)據(jù)發(fā)布，而其另外70ps用于 通過局部和全局方案的匹配線傳輸和鎖存到交叉耦合與非 中。
由于高度近似相同(2.66nm對2.28nm ),在2D與3D CAM陣列中， 匹配數(shù)據(jù)的延遲是相同的。然而，可以看到3-D CAM陣列在CAM搜索 中具有l(wèi)ips的改善，這在處理器的時(shí)序關(guān)鍵路徑中的一條路徑中實(shí)現(xiàn)了 8.5%的改善。3端口 CAM陣列得到38ps的改善，或者24%的改善。
為了獲得本發(fā)明的多端口 CAM單元，應(yīng)用三維(3D)集成和封裝才支 術(shù)(也稱為垂直集成)。在這樣的技術(shù)中，使用層之間的垂直互連堆疊有 源器件的多個(gè)層，以形成3D集成電路(IC)。由于3DIC中的每個(gè)晶體 管可以訪問大量的最近的近鄰(neighbor)并且每一個(gè)電路功能塊具有較 高的帶寬，因此即使缺少持續(xù)的器件縮放，3D IC也提供了潛在的性能提升。由于減小了線長度并由此的較低的負(fù)載電容，潛在的性能有益效果、
以及實(shí)現(xiàn)增加的功能度(混合技術(shù))，所以3DIC的其他有益效果為改善 了封裝密度、抗噪性、改善了總功率。
通過接合絕緣體上半導(dǎo)體村底的單獨(dú)制造的層實(shí)現(xiàn)了用于制造晶片規(guī) 模3D集成的優(yōu)選實(shí)施例。設(shè)計(jì)并檢查作為獨(dú)立芯片的具有其自身的金屬 化層的每一層，而且具有附加的空閑的垂直過孔通道以用于隨后設(shè)置垂直 過孔。加工所有的上層至最終的金屬，并將臨時(shí)清潔玻璃處理物(handle) 粘合到頂部。然后拋光晶片的底部，去除背面的硅和大部分的SOI掩埋氧 化物。然后對準(zhǔn)該晶片，接著使用低溫度和高壓力接合將該晶片硅接合到 基礎(chǔ)層的頂部。然后通過激光燒蝕或者溶解粘合劑來去除處理物襯底。向 下蝕刻垂直過孔，通過上層到達(dá)下面的基礎(chǔ)層布線；然后使用與常規(guī)金屬 過孔大體相同的方法為過孔加襯里并填充這些過孔。然后，在完成的垂直 過孔的頂部上施加最終的布線層，并在頂部設(shè)置終端金屬或另一硅層。
現(xiàn)在參考圖7A-7D，其是圖示表示，示例了本發(fā)明所釆用的用于制造 本發(fā)明的多端口、多晶片CAM的基本處理步驟。在這些附圖中，通過實(shí) 例示出了兩個(gè)晶片。雖然在這些圖中使用了兩個(gè)晶片，但是本發(fā)明典型應(yīng) 用了至少三個(gè)晶片。事實(shí)上，本發(fā)明構(gòu)思了多個(gè)實(shí)例，其中利用3D集成 以 一個(gè)在另 一個(gè)頂上的方式堆疊多個(gè)晶片。
首先參考圖7A，其示例了本發(fā)明可以采用的第一結(jié)構(gòu)(即，加工的晶 片)10。第一結(jié)構(gòu)(或第一晶片)10包括加工的SOI襯底12,其包括底 部半導(dǎo)體層12A、掩埋絕緣層12B以及頂部有源半導(dǎo)體層12C。如圖所示， 頂部有源半導(dǎo)體層12C包括多個(gè)半導(dǎo)體器件，例如位于頂部有源半導(dǎo)體層 12C上和內(nèi)的場效應(yīng)晶體管14。注意，如圖7A所示，頂部有源半導(dǎo)體層 已被構(gòu)圖。
分別地，頂部和底部半導(dǎo)體層12C和12A包括任何半導(dǎo)體材料，例如 其包括Si、 SiGe、 SiC、 SiGeC、 GaAs、 InP、 InAs及其多層。優(yōu)選地， 頂和底半導(dǎo)體層12C和12A分別地包括硅。掩埋絕緣層12B包括晶體或 者非晶體介質(zhì)，其包括氧化物、氮化物、氧氮化物及其多層。優(yōu)選地，掩埋絕緣層12B包括氧化物。
每個(gè)晶體管14包括至少柵極介質(zhì)(例如氧化物)和柵極導(dǎo)體(例如摻 雜的多晶硅或者金屬柵極)。多個(gè)晶體管還包括至少一個(gè)側(cè)壁間隔物(未 示出)以及位于頂部有源半導(dǎo)體層12C內(nèi)的源極/漏極區(qū)域20。 SOI襯底 和晶體管的組件對于本領(lǐng)域的技術(shù)人員而言是公知的。此外，制造SOI襯 底以及場效應(yīng)晶體管的方法對于本領(lǐng)域的技術(shù)人員而言也是公知的。為了 不才莫糊本發(fā)明，略去了有關(guān)上述基元的細(xì)節(jié)。
圖7A示出的結(jié)構(gòu)還包括至少一種介質(zhì)材料24,其包括導(dǎo)電填充的開 口 26 (以過孔和過孑L/線的形式)，開口 26延伸到柵極導(dǎo)體和源極/漏極區(qū) 域20的頂部。至少一種介質(zhì)材料24和導(dǎo)電填充的開口 26代表使用本領(lǐng)域 公知的常規(guī)技術(shù)制造的互連結(jié)構(gòu)(或者布線結(jié)構(gòu))。至少一種介質(zhì)材料24 包括任何公知的介質(zhì)，例如包括二氧化硅(SK)2)、倍半硅氧烷 (silsesquioxane )以及C摻雜的氧化物?？梢允褂枚嗫缀头嵌嗫椎慕橘|(zhì)材 料。導(dǎo)電填充的開口 26包括導(dǎo)電材料，例如包括W、 Al、 Cu以及例如 AlCu的合金。在導(dǎo)電填充的開口 26中可以存在襯里材料例如TiN或者 TaN。
在提供圖7A示出的結(jié)構(gòu)之后，在互連結(jié)構(gòu)的暴露的上表面上形成可 選的粘合或接合輔助層28，由此提供圖7B的下部所示出的結(jié)構(gòu)。例如， 可選的粘合或接合輔助層28包括氧化物或硅烷。例如，利用包括化學(xué)氣相 淀積(CVD)、等離子體增強(qiáng)化學(xué)氣相淀積(PECVD)、或旋涂的常規(guī) 淀積工藝，形成可選的粘合或接合輔助層28。圖7B還示出了存在的處理
(handling)襯底30，使其接觸結(jié)構(gòu)10的最上表面，即可選的粘合或接 合輔助層28(如果存在)，或者直接接觸介質(zhì)材料24的表面。箭頭32指 示了到結(jié)構(gòu)IO的最上表面的施加。
接下來，并同樣如圖7C所示，利用平坦化方法例如化學(xué)機(jī)械拋光
(CMP)去除SOI襯底的底部半導(dǎo)體層12A。在該平坦化工藝期間，典型 地將掩埋絕緣層12B從初始厚度減薄到第一厚度?，F(xiàn)在該結(jié)構(gòu)稱為第一結(jié) 構(gòu)(或者第一晶片)10，。在減薄之前、在減薄期間或者在減薄之后，利用本領(lǐng)域技術(shù)人員/>知
的標(biāo)準(zhǔn)處理技術(shù)形成第二結(jié)構(gòu)(即加工的晶片)34。第二結(jié)構(gòu)34包括SOI 襯底36,該SOI襯底36包括底部半導(dǎo)體層36A、掩埋絕緣層36B以及頂 部有源半導(dǎo)體層36C。注意，底部半導(dǎo)體層36A、掩埋絕緣層36B以及頂 部有源半導(dǎo)體層36C包括與上述用于SOI襯底12的相同或者不同的材料。
第二結(jié)構(gòu)34還包括位于頂部有源半導(dǎo)體層36C上和內(nèi)部的多個(gè)場效 應(yīng)晶體管38。第二結(jié)構(gòu)34的多個(gè)場效應(yīng)晶體管38包括柵極介質(zhì)、柵極導(dǎo) 體、以及源極/漏極區(qū)域44。第二結(jié)構(gòu)34還包括至少一種介質(zhì)材料46,該 介質(zhì)材料46包括導(dǎo)電填充的開口 48，該開口 48形成在至少一種介質(zhì)材料 46中。至少一種介質(zhì)材料46和導(dǎo)電填充的開口 48可以包括與上述在第一 結(jié)構(gòu)中所描述的對應(yīng)基元相同或者不同的材料。可選地，在第二結(jié)構(gòu)的介 質(zhì)材料46的頂上形成氧化物層50。
接下來，如圖7C所示，使第二結(jié)構(gòu)34的希望的表面緊密接觸第一結(jié) 構(gòu)10，的希望的表面，如圖7B中的處理情形。典型地，使第一結(jié)構(gòu)IO，的 減薄的掩埋氧化物層12B緊密接觸第二結(jié)構(gòu)的氧化物層50。然后，利用本 領(lǐng)域技術(shù)人員所公知的任何常規(guī)接合技術(shù)進(jìn)行接合。例如，可能利用標(biāo)稱 室溫接合方法(溫度從約20。C到約40。C )實(shí)施接合，或者在較高的溫度下 實(shí)施接合?？梢允褂酶鞣N接合后退火方法來提高接合強(qiáng)度。
在接合至少第一10，與第二結(jié)構(gòu)36到一起之后，通過常規(guī)技術(shù)，例如 包括激光燒蝕、平坦化、或者蝕刻，去除處理襯底30。典型地，還通過本 發(fā)明的該步驟去除粘合或接合輔助層28。
如果需要，可以利用與上述相同的基本處理技術(shù)在第二結(jié)構(gòu)的頂上形 成其他結(jié)構(gòu)(即工藝晶片)。其他結(jié)構(gòu)包括本發(fā)明的CAM單元的其他CAM 比較端口。為清楚起見，附圖僅僅描述了垂直堆疊在存儲器端口上的單個(gè) 比較端口。本領(lǐng)域的技術(shù)人員將理解，在去除處理襯底30之后，包括比較 基元的多個(gè)晶片可以垂直堆疊在圖7C中所示出的結(jié)構(gòu)的頂上。
然后，通過光刻并從介質(zhì)材料24的現(xiàn)在暴露的上表面層向下蝕刻到達(dá) 第二結(jié)構(gòu)36的導(dǎo)電填充的開口 48,來形成垂直過孔。然后，使用襯里材料(例如TiN、 TaN或WN)為過孔加襯里，并使用導(dǎo)電材料填充垂直過 孔的剩余部分。圖7D示例了最終的結(jié)構(gòu)，其包括導(dǎo)電填充的垂直過孔52。 然后，可以根據(jù)需要進(jìn)行常規(guī)的互連工藝。當(dāng)在存儲基元上垂直堆疊多個(gè) 比較基元時(shí)，導(dǎo)電填充的垂直過孔將連接最頂層晶片內(nèi)的比較晶體管到下 面的晶片內(nèi)的其他比較晶體管以及最底層晶片內(nèi)的存儲基元晶體管。
在本發(fā)明的一個(gè)實(shí)施例中，第一結(jié)構(gòu)IO，內(nèi)的多個(gè)晶體管14具有6T 配置，而第二結(jié)構(gòu)34內(nèi)的多個(gè)晶體管38具有9T配置。6T配置典型地形 成了本發(fā)明的CAM單元的存儲基元，而9T配置典型地形成了本發(fā)明的 CAM單元的比較基元。在另一實(shí)施例中，第一結(jié)構(gòu)IO，內(nèi)的多個(gè)晶體管14 具有9T配置，而第二結(jié)構(gòu)34內(nèi)的多個(gè)晶體管38具有6T配置。
這樣，上述方法提供了一種包括多個(gè)比較基元(或電路)的多端口 CAM單元，該多個(gè)比較基元(或電路)位于垂直堆疊在存儲基元(或者 電路)的頂部或之下的多個(gè)獨(dú)立晶片(或結(jié)構(gòu))內(nèi)，其中存儲基元(或者 電路)位于單獨(dú)的晶片(或者結(jié)構(gòu))內(nèi)，該多個(gè)比較基元和該存儲基元通 過至少一個(gè)垂直導(dǎo)電填充的過孔互連。優(yōu)選地，每一個(gè)比較基元位于至少 一個(gè)存儲基元之上。
雖然通過優(yōu)選的實(shí)施例已經(jīng)具體示出并描述了本發(fā)明，但本領(lǐng)域的技 術(shù)人員應(yīng)當(dāng)理解，可以進(jìn)行形式和細(xì)節(jié)上的前述或其他改變而不背離本發(fā) 明的精神和范圍。因此，應(yīng)當(dāng)注意，本發(fā)明并不局限于所描述和示例的精 確的形式和細(xì)節(jié)，而是落入所附的權(quán)利要求的范圍內(nèi)。
權(quán)利要求
1.一種多端口CAM單元，包括多個(gè)比較基元，垂直堆疊在存儲基元的頂上或之下，所述多個(gè)比較基元和所述存儲基元位于獨(dú)立的晶片中并通過至少一個(gè)垂直導(dǎo)電填充的過孔互連。
2. 根據(jù)權(quán)利要求l的多端口 CAM單元，其中每一個(gè)比較基元位于所 述存儲基元之上。
3. 根據(jù)權(quán)利要求l的多端口 CAM單元，其中每一個(gè)比較基元包括具 有9T配置的多個(gè)第一晶體管，以及所述存儲基元包括具有6T配置的多個(gè) 第二晶體管。
4. 根據(jù)權(quán)利要求3的多端口 CAM單元，其中多個(gè)第一晶體管中的每 一個(gè)都位于第一絕緣體上半導(dǎo)體襯底的頂部有源半導(dǎo)體層上和內(nèi)，以及所 述多個(gè)第二晶體管位于第二絕緣體上半導(dǎo)體襯底的頂部有源半導(dǎo)體層上和內(nèi)。
5. 根據(jù)權(quán)利要求4的多端口 CAM單元，其中所述第一和第二絕緣體 上半導(dǎo)體襯底每一個(gè)都包括直接位于所述頂部有源半導(dǎo)體層之下的掩埋絕緣層。
6. 根據(jù)權(quán)利要求l的多端口 CAM單元，其中所述至少一個(gè)垂直導(dǎo)電 填充的過孔位于至少一種介質(zhì)材料內(nèi)。
7. 根據(jù)權(quán)利要求l的多端口 CAM單元，其中所述多個(gè)比較基元中的 每一個(gè)還包括具有導(dǎo)電填充的開口的介質(zhì)材料，其中所述導(dǎo)電填充的開口 接觸至少一個(gè)笫一晶體管的表面，以及所述存儲基元還包括具有導(dǎo)電填充 的開口的介質(zhì)材料，其中所述導(dǎo)電填充的開口接觸至少一個(gè)第二晶體管的 表面。
8. —種多端口CAM單元，包括多個(gè)比較基元，每一個(gè)比較基元包括以9T配置設(shè)置的多個(gè)第一晶體 管，垂直堆疊在存儲基元的頂上，所述存儲基元包括以6T配置設(shè)置的多個(gè)第二晶體管，所述多個(gè)比較基元和所述存儲基元位于獨(dú)立的晶片中并通 過至少一個(gè)垂直導(dǎo)電填充的過孔互連。
9. 根據(jù)權(quán)利要求8的多端口 CAM單元，其中所述多個(gè)第一晶體管位 于第一絕緣體上半導(dǎo)體襯底的頂部有源半導(dǎo)體層上和內(nèi)，以及所述多個(gè)第 二晶體管位于第二絕緣體上半導(dǎo)體村底的頂部有源半導(dǎo)體層上和內(nèi)。
10. 根據(jù)權(quán)利要求9的多端口 CAM單元，其中所述第一和第二絕緣 體上半導(dǎo)體襯底中的每一個(gè)包括直接位于所述頂部有源半導(dǎo)體層之下的掩 埋絕緣層。
11. 根據(jù)權(quán)利要求8的多端口 CAM單元，其中所述至少一個(gè)垂直導(dǎo) 電填充的過孔位于至少 一種介質(zhì)材料內(nèi)。
12. 根據(jù)權(quán)利要求8的多端口 CAM單元，其中所述第一結(jié)構(gòu)還包括 具有導(dǎo)電填充的開口的介質(zhì)材料，其中所述導(dǎo)電填充的開口接觸至少一個(gè)所述第一晶體管的表面，以及所述第二結(jié)構(gòu)還包括具有導(dǎo)電填充的開口的介質(zhì)材料，其中所述導(dǎo)電填充的開口接觸至少一個(gè)所述第二晶體管的表面。
13. —種形成多端口 CAM單元的方法，包括以下步驟 提供第一晶片，所述第一晶片包括位于第一有源半導(dǎo)體層的表面上和內(nèi)的多個(gè)第一晶體管；提供第二晶片，所述第二晶片包括位于第二有源半導(dǎo)體層的表面上和 內(nèi)的多個(gè)第二晶體管；通過第一接合將所述第二晶片的表面接合到所述第一晶片的表面以提 供接合的結(jié)構(gòu)，在所述接合的結(jié)構(gòu)中所述多個(gè)第一晶體管位于所述多個(gè)第 二晶體管之上；提供至少一個(gè)其他的晶片，所述至少一個(gè)其他的晶片包括位于至少一 個(gè)其他的有源半導(dǎo)體層的表面上和內(nèi)的多個(gè)其他的晶體管；通過第二接合將所述至少一個(gè)其他的晶片接合到所述第二晶片的表面 以提供另 一接合的結(jié)構(gòu)，在所述另 一接合的結(jié)構(gòu)中多個(gè)晶體管被彼此垂直 地堆疊；以及形成至少一個(gè)垂直填充的導(dǎo)電過孔以連接彼此垂直堆疊的所述多個(gè)晶體管。
14. 根據(jù)權(quán)利要求13的方法，其中所述晶片中的每一個(gè)包括具有導(dǎo)電 填充的開口的介質(zhì)材料，所述導(dǎo)電填充的開口接觸所述多個(gè)晶體管的表面。
15. 根據(jù)權(quán)利要求13的方法，其中提供所述第一晶片包括這樣的步驟 所述步驟為將處理襯底附著到密封所述多個(gè)第一晶體管的介質(zhì)材料的表 面。
16. 根據(jù)權(quán)利要求13的方法，其中第一接合包括使所述第一和第二晶 片彼此緊密接觸并在約20。C或更高的溫度下接合。
17. 根據(jù)權(quán)利要求13的方法，其中首先通過光刻和蝕刻形成過孔，然 后使用導(dǎo)電材料填充所述過孔，來形成所述至少一個(gè)垂直填充的導(dǎo)電過孔。
18. 根據(jù)權(quán)利要求13的方法，其中所述多個(gè)第一晶體管和所述多個(gè)其 他的晶體管每一個(gè)都具有9T配置，以及所述多個(gè)第二晶體管具有6T配置。
19. 根據(jù)權(quán)利要求18的方法，其中具有所述9T配置的所述多個(gè)第一 晶體管和所述多個(gè)其他的晶體管位于具有所述6T配置的所述多個(gè)第二晶 體管之上。
20. 根據(jù)權(quán)利要求13的方法，其中所述至少一個(gè)垂直導(dǎo)電填充的過孔 對準(zhǔn)位于所述第一晶片、所述第二晶片以及所述其他的晶片的介質(zhì)材料內(nèi) 的導(dǎo)電填充的開口。
全文摘要
本發(fā)明涉及多端口CAM單元及其制造方法。提供了一種多端口CAM單元，其中基本上減小了增加傳輸距離的不利影響。利用三維集成獲得本發(fā)明的多端口CAM單元，其中多個(gè)有源電路層被垂直堆疊并采用垂直對準(zhǔn)的互連以將疊層中的一個(gè)疊層中的器件連接到另一疊層中的另一器件。通過垂直對準(zhǔn)的互連垂直堆疊多個(gè)有源電路層，可以在主數(shù)據(jù)存儲單元之上或之下的獨(dú)立的層上實(shí)現(xiàn)所述多端口CAM的每個(gè)比較端口。這允許在與標(biāo)準(zhǔn)隨機(jī)存儲器(RAM)相同的面積足印內(nèi)實(shí)現(xiàn)所述多端口CAM結(jié)構(gòu)，從而最小化數(shù)據(jù)存取和匹配比較延遲。每個(gè)比較匹配線和數(shù)據(jù)位線具有與簡單二維靜態(tài)隨機(jī)存儲器(SRAM)單元陣列相關(guān)的長度。
文檔編號H01L21/768GK101308839SQ20081009523
公開日2008年11月19日 申請日期2008年5月5日 優(yōu)先權(quán)日2007年5月18日
發(fā)明者E·魯濱遜, J·S·巴恩斯, J·S·阿特瓦爾, K·伯恩斯坦, R·J·布茨基 申請人:國際商業(yè)機(jī)器公司