專利名稱：使用共用的測試器通道檢驗各探針接觸的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件，并且更具體地涉及檢驗未封裝的集成電路器件上的各焊盤(或已封裝的集成電路器件上的各管腳或焊球)與探針卡或測試裝置之間的電接觸。
背景技術(shù)：
當(dāng)大量制造半導(dǎo)體集成電路(IC)器件時，希望并行地對盡可能多的所謂的IC“管芯”或“芯片”進行測試，以減少測試所需要的總時間，并且因此降低成本。測試裝置(直接或經(jīng)由探針卡)連接到每個芯片上并將測試命令提供給芯片以進行各種測試。
在測試裝置上只有有限數(shù)量的通道。基本上所有電子設(shè)備都需要“通道”以從測試裝置獲得給所測試的集成電路器件的信號。一般來說，有三種類型的測試裝置通道可以共用電源、輸入/輸出(I/O)以及驅(qū)動器通道。每種類型的測試裝置通道需要不同地被處理。測試裝置與集成電路器件直接地或經(jīng)由探針卡間接地對接。測試裝置中電子設(shè)備的實例的數(shù)目是對可用通道的數(shù)量的物理限制。通常探針卡上的一個管腳或端子將被分配給每個通道。一種類型的共用驅(qū)動器配置涉及將每個通道分配給(例如探針卡上的)幾個管腳，以便每個管腳為相同的測試功能服務(wù)。于是，管腳的最多數(shù)目取決于每個通道中驅(qū)動器的強度。
在可以進行測試之前，首先必須確定在測試或探針卡裝置與正被并行測試的管芯或芯片中的每一個上的相應(yīng)焊盤之間進行了電接觸。在多個芯片上共用測試裝置驅(qū)動器通道的一個問題涉及檢驗測試裝置與每個芯片上的焊盤之間的良好接觸(開路和短路測試)。如圖1中所示，測試裝置10經(jīng)由具有某一電阻R的探針卡或電纜20電連接到芯片的接觸(管腳、焊盤或焊球)30。在接觸30與地之間有一個二極管D。標(biāo)準(zhǔn)的連通性測試包括在嘗試與焊盤進行接觸之后向接觸30施加負電流并測量所得到的電壓。如果接觸良好，那么在接觸30處所觀察到的電壓應(yīng)是一個二極管閾值電壓降，例如大約-0.4V。當(dāng)在測試裝置10與接觸30之間的通道上存在短路時，所觀察到的電壓將為地或幾mV高。如果測試裝置10和接觸30之間的通道上沒有接觸(例如，開路)，那么所觀察到的電壓將為測試裝置所設(shè)定的極限值，例如-3.0V或-5.0伏。
圖2示出測試裝置10與N個芯片中的每一個上的接觸30(1)-30(N)之間的共用驅(qū)動器通道。標(biāo)準(zhǔn)接觸測量或連通性測試與以上結(jié)合圖1所描述的內(nèi)容相同。如果僅一個焊盤與測試裝置實現(xiàn)良好的電接觸，那么即使實際上其他焊盤中的一些或全部沒有實現(xiàn)良好的電接觸，對于測試裝置10來說，所有的焊盤也似乎實現(xiàn)良好的電接觸。
在多個芯片的并行產(chǎn)品測試期間，測試操作者執(zhí)行如上所述的連通性測試以確保測試設(shè)置是正確的。由于測試裝置驅(qū)動器通道以圖2中所示的方式被共用，因此不可能對所有芯片上的所有焊盤單獨測試開路情況和短路情況，并且所得到的錯誤的肯定的(positivie)接觸測試可能導(dǎo)致不正確的功能測試，從而導(dǎo)致不必要的收率損失或由于晶片將需要再次被測試而延遲制造。

發(fā)明內(nèi)容
簡而言之，本發(fā)明提供一種用于在測試裝置驅(qū)動器通道與多個集成電路管芯的接觸(未封裝的電路管芯的焊盤或已封裝的集成電路的管腳或焊球)之間并行地進行連通性測試的方法。多個測試驅(qū)動器通道中的每一個(直接或經(jīng)由探針卡裝置)被連接到多個電路管芯中的每一個上的多個接觸中的相應(yīng)接觸上，以便在所述多個電路管芯中的每一個上的相應(yīng)接觸之間共用每個測試裝置驅(qū)動器通道。在測試裝置驅(qū)動器通道上施加電壓，并且評估與電路管芯上的所述多個接觸連接的每個電路管芯的指定接觸上的電壓，以確定在測試裝置(或探針卡)驅(qū)動器通道與所述多個電路管芯中的每一個上的相應(yīng)接觸之間是否實現(xiàn)了接觸。
此外，提供一種半導(dǎo)體集成電路器件，具有便于利用測試裝置與其他類似集成電路并行地進行連通性測試的電路。該集成電路器件包括多個與集成電路器件的各種功能相關(guān)的接觸；至少一個指定接觸，通過該指定接觸，數(shù)據(jù)可以被輸入到集成電路器件中，或者從集成電路器件被輸出；以及邏輯電路，該邏輯電路將多個接觸中的每一個連接到所述至少一個指定接觸上，以便當(dāng)電壓被施加到所述多個接觸中的一個接觸上時通過所述至少一個指定接觸從器件輸出與所述多個接觸中的所述一個接觸上的電壓對應(yīng)的電壓。


圖1為用于對集成電路器件的單個焊盤進行連通性測試的現(xiàn)有技術(shù)測試配置的方框圖；圖2為用于對多個焊盤并行地進行連通性測試的現(xiàn)有技術(shù)測試配置的方框圖；圖3為根據(jù)本發(fā)明的一個實施例的半導(dǎo)體集成電路器件的方框圖；圖4A和4B示出描繪根據(jù)本發(fā)明的一個實施例用于測試多個集成電路器件上的多個焊盤中的每一個的連通性測試模式的流程圖；圖5為根據(jù)本發(fā)明的另一實施例的半導(dǎo)體集成電路器件的方框圖；圖6為根據(jù)本發(fā)明的又一實施例的半導(dǎo)體集成電路器件的方框圖；圖7為根據(jù)本發(fā)明的一個實施例在圖3和5的電路配置中所使用的上拉泄放電路的示意圖；圖8為根據(jù)本發(fā)明的一個實施例在圖3和5的電路配置中所使用的下拉泄放電路的示意圖。
具體實施例方式
轉(zhuǎn)向圖3，示出了根據(jù)本發(fā)明的一個實施例的集成電路器件，該集成電路器件包括便于利用測試裝置或探針卡裝置與其他類似的集成電路并行地進行連通性測試的電路。測試裝置10直接或經(jīng)由(未示出的)探針卡連接到并聯(lián)的多個半導(dǎo)體集成電路器件100(1)-100(N)上。器件100(1)-100(N)可以是未封裝的集成電路管芯的晶片的一部分，由此與電路管芯的連接是借助各接觸焊盤實現(xiàn)的。替代地，器件100(1)-100(N)可以是封裝的集成電路器件，其中與電路器件的連接是借助各接觸管腳或焊球?qū)崿F(xiàn)的。一般來說，在下文中使用術(shù)語“接觸”來指未封裝的集成電路上的接觸焊盤或其它接觸表面以及已封裝的集成電路上的管腳或焊球。
在測試裝置與集成電路器件100(1)-100(N)中的每一個上的相應(yīng)的各接觸之間有多個共用的驅(qū)動器通道50(1)-50(M)。集成電路器件可以是任何類型的器件，例如存儲器、處理器或其它專用集成電路。圖3中顯示的是芯片之一100(1)上的使能(enabling)電路，但是應(yīng)該理解，其它芯片100(2)-100(N)中的每一個包括類似的電路。每個芯片包括多個與該芯片的某些功能相關(guān)的接觸(焊盤、管腳或焊球)110(1)-110(M)。在相應(yīng)的接觸110(1)-110(M)與以單個多輸入端或門150的形式顯示在圖3中的或門邏輯之間有控制邏輯塊120和120A?？刂七壿媺K120和120A響應(yīng)于至少一個接觸、例如內(nèi)建自測試(BIST)接觸110(1)上的某個電壓條件，以使芯片進入用于接觸110(1)-110(M)的連通性測試模式。在BIST接觸110(1)與控制邏輯120之間連接有上拉泄放電路130。在其它的接觸110(2)-110(M)中的每一個接觸與或門150之間有下拉泄放電路140。在測試裝置與芯片100(1)-100(N)之間也有多個不共用的指定通道、例如輸入/輸出(I/O)通道60(1)-60(N)。也就是，在每個芯片100(1)-100(N)上有至少一個指定接觸、例如I/O焊盤(管腳或焊球)，該指定接觸通過I/O通道60(1)-60(N)中的相應(yīng)一個通道連接到測試裝置10上的專用I/O端子(或探針卡上的相應(yīng)管腳)。雖然非共用的通道60(1)-60(N)被顯示為I/O通道，但是應(yīng)該理解，它們可以是集成電路上的不共用的任何單個指定的管腳、焊盤或焊球，并不限于I/O管腳、焊盤或焊球。
控制邏輯塊120和120A被設(shè)置用于使連通性測試模式對于芯片的最終用戶是透明的。因此，只有當(dāng)特定的電壓條件被施加于芯片上的特定的一個焊盤(該焊盤這里在所描述的例子中為BIST接觸110(1))時，才進入連通性測試模式。因此，當(dāng)被使能時，控制邏輯塊120將BIST接觸110(1)連接到或門150。類似地，當(dāng)被使能時，控制邏輯塊120A將它們的相關(guān)接觸110(2)-110(M)連接到或門150。
上拉泄放電路130用于迫使與BIST接觸110(1)相關(guān)的電壓在缺省狀態(tài)中為“高”，以便只有當(dāng)BIST接觸110(1)上的電壓被迫使為“低”時，才激活這里所描述的連通性測試模式。相反地，與其它接觸110(2)-110(M)中的每一個相關(guān)的下拉泄放電路140迫使這些接觸上的電壓在缺省狀態(tài)下為“低”。
轉(zhuǎn)向圖4A和4B，同時繼續(xù)參考圖3，將描述用于共用驅(qū)動器連通性測試模式的過程200。在205中，測試裝置或探針卡與要并行測試的多個芯片或管芯對接，以便在多個芯片或管芯上有共用驅(qū)動器通道，但是在每個芯片或管芯上的至少一個接觸與測試裝置或探針卡之間存在非共用的I/O通道。接著，在210中，對非共用的I/O通道中的每一個執(zhí)行連通性測試，以確定這些非共用的I/O通道正常工作。用于共用驅(qū)動器通道的連通性測試的后續(xù)步驟依賴于到每個芯片或管芯上的至少一個I/O接觸的非共用的I/O通道正常工作。
假定非共用的I/O通道通過連通性測試，則在215中對每個芯片或管芯通電。接著，在220中，通過將“低”電壓施加到驅(qū)動器通道50(1)上以便將每個芯片上的BIST接觸110(1)拉低來激活芯片的連通性測試模式。每個芯片上的控制邏輯120解釋該狀態(tài)，以使芯片自動進入連通性測試模式，并且將每個接觸110(1)-110(M)連接到或門150上。測量非共用的I/O通道60(1)-60(N)上的電壓，以確定BIST焊盤110(1)上的電壓為“低”，指示到BIST接觸110(1)的接觸是好的。如果非共用的I/O通道上的電壓中的任一電壓不為“低”，則到BIST接觸110(1)的接觸未實現(xiàn)，并且終止過程200。
如果在225中，所有非共用的I/O通道上的電壓都是“低”，則過程繼續(xù)到235，在235中由測試裝置在所有共用的驅(qū)動器通道50(1)-50(M)上施加“低”電壓，并且開始在240-255中所描述的接觸測量循環(huán)。
在240中，“高”電壓被施加到與每個芯片100(1)-100(N)上的接觸110(2)相關(guān)的共用驅(qū)動器通道、例如驅(qū)動器通道50(2)上。在245中，測量非共用的I/O通道60(1)-60(M)上的電壓，以檢驗對于每個芯片來說接觸110(2)上的電壓為“高”。接著，在250中，“低”電壓被施加到相同的共用驅(qū)動器通道上，并且在255中檢驗非共用的I/O通道60(1)-60(M)上的電壓也為“低”。
如在260和265中所描繪的，通過移動到下一個非共用的I/O通道50(3)、50(4)以測試與接觸110(3)、110(4)等等的連通性來針對每個接觸重復(fù)240-255的接觸測試循環(huán)。如果所有的接觸測試循環(huán)都通過，則芯片被說成通過接觸測試，否則如果任一接觸測試循環(huán)失敗，則該芯片被說成未通過接觸測試。可以再次重復(fù)該過程，以檢驗是否出現(xiàn)相同的結(jié)果。
這種共用驅(qū)動器通道連通性測試結(jié)構(gòu)的優(yōu)點在于能夠確定每個芯片上的哪一個特定的接觸沒有與測試或探針卡接觸，然而仍能夠在多個電路管芯上并行地進行連通性測試。
圖5示出根據(jù)本發(fā)明的另一個實施例的芯片100′(1)內(nèi)的電路。在該實施例中，代替如圖3中所示的具有多個輸入端的單個或門150，存在多個以級聯(lián)形式連接的二輸入端或門150(1)-150(M)。具體地，地連接到或門150(1)-150(M)中的每一個或門的一個輸入端上?；蜷T150(1)的另一個輸入端連接到控制邏輯塊120的輸出端上?；蜷T150(1)的輸出端連接到或門150(2)的第一輸入端上?；蜷T150(2)的另一個輸入端連接到與接觸110(2)相關(guān)的下拉泄放電路140上?；蜷T150(2)的輸出端連接到或門150(3)的第一輸入端上，該第一輸入端同樣是與接觸110(3)相關(guān)的下拉泄放電路140的輸出端。本實施例的優(yōu)點在于只需要一個寫通道(即，管芯上的物理空間)來串聯(lián)連接或門，而不是具有單個或門，該或門具有需要從管芯上要測試的所有接觸路由的多個輸入端。
圖6示出根據(jù)本發(fā)明的又一個實施例的芯片100″(1)內(nèi)的電路。在該實施例中，根本不存在或門。取而代之，芯片或管芯的每個接觸被連接在一起，并且通過使沒有被測試的接觸浮置(floating)來直接評估電壓。在這種情況下，所測量到的電壓將直接對應(yīng)于被施加到?jīng)]有浮置的單個接觸上的電壓。應(yīng)當(dāng)修改圖4A和4B中所示的過程，以反映該差別。
參考圖7，示出了上拉泄放電路130的例子。上拉泄放電路130包括多個P-FET晶體管Q1、Q2、…、Q(S)。每個晶體管的柵極接地Vss。晶體管Q1的源極連接到正電源電壓Vdd上，晶體管Q1的漏極連接到晶體管Q2的源極上，等等。晶體管Q(S)的漏極連接到要上拉到Vdd的節(jié)點上，在本發(fā)明的情況下該節(jié)點是BIST接觸110(1)。
圖8示出下拉泄放電路140的例子。下拉泄放電路140包括多個N-FET晶體管R1、R2、…、R(S)。每個晶體管的柵極連接到正電源電壓Vdd上。晶體管R1的漏極連接到要下拉到地的節(jié)點上，在本發(fā)明的情況下該節(jié)點是焊盤110(2)-110(M)中的每一個。晶體管R1的漏極連接到晶體管R2的源極上，等等。晶體管R(S)的源極連接到地Vss。
可以以其它特定的形式來實施在此所描述的系統(tǒng)和方法，而不脫離本發(fā)明精神或本質(zhì)特性。因此應(yīng)當(dāng)認為上述實施例無論從哪方面來看都是說明性的，而不是限制性的。
權(quán)利要求
1.一種用于在測試裝置或探針卡與多個電路管芯的各個接觸之間并行地進行連通性測試的方法，包括a.將多個測試裝置驅(qū)動器通道中的每一個連接到所述多個電路管芯中的每一個上的多個接觸中的相應(yīng)接觸上，以便在所述多個電路管芯中的每一個上的相應(yīng)接觸之間共用每個測試裝置驅(qū)動器通道；b.將多個電路管芯中的每一個上的指定接觸連接到多個接觸上；c.將所述測試裝置的多個輸入/輸出通道中的每一個連接到所述多個電路管芯中的相應(yīng)電路管芯的指定接觸上，以便測試裝置的每個輸入/輸出通道連接到所述多個電路管芯中的不同電路管芯的指定接觸上；以及d.在將電壓施加在測試裝置驅(qū)動器通道上時評估多個電路管芯中的每個電路管芯的指定接觸上的電壓，以確定在測試裝置驅(qū)動器通道與所述多個電路管芯中的每一個上的相應(yīng)接觸之間是否實現(xiàn)了接觸。
2.根據(jù)權(quán)利要求1的方法，其中(d)評估還包括(i)在測試裝置驅(qū)動器通道處施加“高”電壓并確定在測試裝置的每個輸入/輸出通道上是否存在“高”電壓，以及(ii)在測試裝置驅(qū)動器通道處施加“低”電壓并確定在測試裝置的每個輸入/輸出通道上是否存在“低”電壓。
3.根據(jù)權(quán)利要求2的方法，其中順序地對多個測試裝置驅(qū)動器通道中的每一個進行(d)評估，以便并行地檢驗所述多個電路管芯的多個接觸中的每一個的連通性。
4.根據(jù)權(quán)利要求1的方法，其中(d)評估還包括如果相應(yīng)電路管芯的指定接觸處的電壓跟隨在測試裝置驅(qū)動器通道處所施加的電壓，則確定電路管芯上的接觸通過連通性測試。
5.一種用于在測試裝置與多個電路管芯的接觸之間并行地進行連通性測試的方法，包括a.將多個測試裝置驅(qū)動器通道中的每一個連接到所述多個電路管芯中的每一個上的多個接觸中的相應(yīng)接觸上，以便在所述多個電路管芯中的每一個上的相應(yīng)接觸之間共用每個測試裝置驅(qū)動器通道；以及b.在將電壓施加在測試裝置驅(qū)動器通道上時，評估與所述多個電路管芯中的每一個的所述多個接觸連接的指定接觸上的電壓，以確定在測試裝置驅(qū)動器通道與所述多個電路管芯中的每一個上的相應(yīng)接觸之間是否并行地實現(xiàn)了接觸。
6.根據(jù)權(quán)利要求5的方法，還包括將多個測試裝置輸入/輸出通道中的每一個連接到所述多個電路管芯中的相應(yīng)電路管芯的指定接觸上，以便測試裝置的每個輸入/輸出通道連接到所述多個電路管芯中的不同電路管芯的指定接觸上。
7.根據(jù)權(quán)利要求6的方法，其中(b)評估還包括(i)在測試裝置驅(qū)動器通道處施加“高”電壓并確定在測試裝置的每個輸入/輸出通道上是否存在“高”電壓，以及(ii)在測試裝置驅(qū)動器通道處施加“低”電壓并確定在測試裝置的每個輸入/輸出通道上是否存在“低”電壓。
8.根據(jù)權(quán)利要求6的方法，還包括在所述(b)評估之前對所述多個電路管芯中的每一個的所述指定接觸進行連通性測試。
9.根據(jù)權(quán)利要求5的方法，還包括在所述多個測試裝置驅(qū)動器通道中的一個處將電壓施加到所述多個電路管芯中的每一個上的所述多個接觸中的特定接觸上，以允許所述電路管芯中的每一個上的控制電路啟動所述多個集成電路管芯上的連通性測試模式。
10.一種半導(dǎo)體集成電路器件，包括a.與集成電路器件的各種功能相關(guān)的多個接觸；b.至少一個指定接觸，通過該指定接觸，數(shù)據(jù)可以被輸入到集成電路器件中，或者從集成電路器件被輸出；以及c.邏輯電路，該邏輯電路將多個接觸中的每一個連接到所述至少一個指定接觸上，以便當(dāng)電壓被施加到所述多個接觸中的一個接觸上時，通過所述至少一個指定接觸從器件輸出與所述多個接觸中的所述一個接觸上的電壓對應(yīng)的電壓。
11.根據(jù)權(quán)利要求10的器件，其中邏輯電路包括具有多個輸入端和一個輸出端的或門，多個或門輸入端中的每一個連接到所述多個接觸中的相應(yīng)接觸上，并且或門輸出端連接到所述至少一個指定接觸上。
12.根據(jù)權(quán)利要求10的器件，其中邏輯電路包括多個或門，每個或門具有第一和第二輸入端以及一個輸出端，多個或門中的每一個的第一輸入端接地，所述多個或門中的每一個的第二輸入端連接到所述多個接觸中的相應(yīng)接觸上，并且其中所述或門中的一個或門的輸出端連接到所述指定接觸上，并且其它或門中的每一個或門的輸出端連接到與相鄰接觸相關(guān)的或門的第二輸入端上。
13.根據(jù)權(quán)利要求10的器件，還包括連接到所述多個接觸中的至少一個接觸上的控制電路，該控制電路響應(yīng)于所述多個接觸中的所述一個接觸上的特定電壓條件而進入連通性測試模式，以確定在所述多個接觸中的每一個與測試裝置的相應(yīng)端子或探針卡裝置的管腳之間是否實現(xiàn)了電接觸。
14.根據(jù)權(quán)利要求13的器件，還包括連接在邏輯電路與除所述多個接觸中的所述至少一個接觸之外的所有接觸中的相應(yīng)接觸之間的下拉泄放電路和連接在所述多個接觸中的所述至少一個接觸與所述控制電路之間的上拉泄放電路。
15.測試裝置和多個根據(jù)權(quán)利要求10的半導(dǎo)體集成電路器件的組合，其中所述測試裝置包括多個測試裝置驅(qū)動器通道，所述測試裝置驅(qū)動器通道連接到所述多個集成電路器件中的每一個上的所述多個接觸中的相應(yīng)接觸上，以便在所述多個集成電路中的每一個上的相應(yīng)接觸之間共用每個測試裝置驅(qū)動器通道；多個輸入/輸出通道，所述輸入/輸出通道連接到所述多個集成電路中的相應(yīng)集成電路的至少一個指定接觸上，以便每個輸入/輸出通道連接到所述多個集成電路中的不同集成電路的至少一個指定接觸上，其中測試裝置順序地從所述多個驅(qū)動器通道中的一個施加電壓，以便并行地對所述多個集成電路中的每一個的相應(yīng)接觸進行連通性測試。
16.一種半導(dǎo)體集成電路器件，包括a.與集成電路器件的各種功能相關(guān)的多個接觸；b.至少一個指定接觸，通過該指定接觸，數(shù)據(jù)可以被輸入到集成電路器件中，或者從集成電路器件被輸出；以及c.用于將多個接觸中的每一個連接到所述至少一個指定接觸上、以便當(dāng)電壓被施加到所述多個接觸中的一個接觸上時通過所述至少一個指定接觸從器件輸出與所述多個接觸中的所述一個接觸上的電壓對應(yīng)的電壓的裝置。
17.根據(jù)權(quán)利要求16的器件，還包括控制裝置，該控制裝置連接到所述多個接觸中的至少一個接觸上，并且響應(yīng)于所述多個接觸中的所述一個接觸上的特定電壓條件而進入連通性測試模式，以確定在所述多個接觸中的每一個與測試裝置的相應(yīng)端子或探針卡裝置的管腳之間是否實現(xiàn)了電接觸。
18.根據(jù)權(quán)利要求16的器件，其中所述用于連接的裝置包括具有多個輸入端和一個輸出端的或門，多個或門輸入端中的每一個連接到所述多個接觸中的相應(yīng)接觸上，并且或門輸出端連接到所述至少一個指定接觸上。
19.根據(jù)權(quán)利要求16的器件，其中所述用于連接的裝置包括各自具有第一和第二輸入端以及一個輸出端的多個或門，多個或門中的每一個的第一輸入端接地，所述多個或門中的每一個的第二輸入端連接到所述多個接觸中的相應(yīng)接觸上，并且其中所述或門中的一個或門的輸出端連接到所述至少一個指定接觸上，并且其它或門中的每一個的輸出端連接到與相鄰接觸相關(guān)的或門的第二輸入端上。
全文摘要
檢驗多個電路管芯的焊盤與測試裝置之間的良好電接觸，其中測試裝置驅(qū)動器通道并行連接到電路管芯上的相應(yīng)接觸上。多個驅(qū)動器通道中的每一個連接到多個電路管芯中的每一個上的多個接觸中的相應(yīng)接觸上，以便在多個電路管芯中的每一個上的相應(yīng)接觸之間共用每個驅(qū)動器通道。每個芯片上的邏輯電路將多個接觸中的每一個連接到至少一個指定接觸上，以便當(dāng)電壓被施加到多個接觸中的一個接觸上時通過至少一個指定接觸從器件輸出與多個接觸中的一個接觸上的電壓對應(yīng)的電壓。在驅(qū)動器通道上施加電壓，評估與電路管芯上的多個接觸連接的每個電路管芯的指定接觸上的電壓，以確定驅(qū)動器通道管腳或端子與多個電路管芯中的每一個上的相應(yīng)接觸之間是否實現(xiàn)了接觸。
文檔編號H01L21/66GK101034127SQ20071009238
公開日2007年9月12日 申請日期2007年2月16日 優(yōu)先權(quán)日2006年2月16日
發(fā)明者P·思韋特, K·奎因 申請人:奇夢達股份公司