專利名稱：帶有晶體管襯底偏置的集成電路的抑制閂鎖電路的制作方法
技術領域：
0001本發(fā)明涉及集成電路中的閂鎖抑制，更具體地，涉及用于諸如帶有晶體管襯底偏置或體偏置電路的可編程邏輯器件之類的集成電路的抑制閂鎖電路。
背景技術：
0002現(xiàn)代集成電路的性能常受到功耗考慮因素的限制。對于系統(tǒng)設計人員來說，具有低功率效率的電路是不受歡迎的。為了適應效率低的電路，需要增加電源容量，需要處理熱管理問題，需要修改電路設計。
0003集成電路常使用互補金屬氧化物半導體(CMOS)晶體管技術。CMOS集成電路具有n溝道金屬氧化物半導體(NMOS)和p溝道金屬氧化物半導體(PMOS)晶體管。
0004NMOS和PMOS集成電路具有四個端——漏極、源極、柵極、和襯底(body terminal)。襯底有時也被稱為阱端(well terminal)或體端(bulk terminal)，襯底能夠被偏置來提高晶體管的性能。例如，正偏置電壓可以加在PMOS晶體管的體或襯底(body)，負偏置電壓可以施加于NMOS晶體管的襯底。這些偏置電壓提高了晶體管的有效閾值電壓，并由此減少晶體管的泄漏電流。泄漏電流的減少可以降低功率損耗。
0005在常用的CMOS集成電路晶體管結(jié)構中，摻雜半導體區(qū)域形成一對寄生雙極性晶體管。寄生雙極性晶體管的存在使得CMOS晶體管易受到稱為閂鎖這一不需要的現(xiàn)象的影響。在閂鎖事件期間，在寄生雙極性晶體管中產(chǎn)生反饋路徑，并造成CMOS晶體管不正常工作。在嚴重的情況下，閂鎖可以永久性地損壞CMOS晶體管。閂鎖問題在使用襯底偏置的集成電路中尤為嚴重。
0006一種抑制CMOS集成電路中閂鎖的方法是對集成電路用戶進行上電限制(power up restriction)。這些上電限制規(guī)定順序，集成電路上的各種電源管腳以這種順序可以接收信號。通過設計系統(tǒng)來嚴格遵循上電規(guī)則，設計者可以確保集成電路不會出現(xiàn)閂鎖。
0007對系統(tǒng)設計者設置上電限制并不總是可接受的。在某些應用中，需要允許集成電路從系統(tǒng)中沒有限制地被移除和重新插到系統(tǒng)中。于系統(tǒng)內(nèi)外交換集成電路或使用集成電路的部件的過程有時也被稱為熱插拔(hot socketing)。熱插拔兼容性在器件需要在系統(tǒng)間被移動或間歇性地使用的應用中是高度需要的，但是會引起違反上電限制。
0008當器件插入系統(tǒng)中時，在器件上的管腳和系統(tǒng)中的管腳間形成電連接。使用常用的連接器，不可能保證各種管腳將會相互接觸的順序。結(jié)果，集成電路上的電源管腳從系統(tǒng)中接收信號的順序不會是預先知道的，并且不能夠被控制。如果用戶以引起電源管腳形成一種不合適的順序的連接的方式，突然把器件插入插槽，則集成電路可能會產(chǎn)生閂鎖。
0009因此，需要提供抑制閂鎖能力給帶有晶體管襯底偏置的集成電路，如可編程邏輯器件集成電路。

發(fā)明內(nèi)容
0010根據(jù)本發(fā)明，提供諸如可編程邏輯器件電路之類的集成電路，其包括抑制閂鎖電路，用于抑制在襯底偏置金屬氧化物半導體晶體管中的閂鎖。集成電路包括n溝道金屬氧化物半導體晶體管和p溝道金屬氧化物半導體晶體管。每個晶體管都有一個襯底端。襯底偏置路徑被用于把襯底偏置信號分配至晶體管的襯底端。襯底偏置信號增加了晶體管的閾值電壓并減小泄露電流。
0011可以從外部源，例如在集成電路外部的電壓調(diào)節(jié)器，施加襯底偏置信號于襯底偏置路徑上。如果需要，在集成電路上可以提供襯底偏置產(chǎn)生電路來內(nèi)部地產(chǎn)生襯底偏置信號。襯底偏置產(chǎn)生電路可以使用電源信號來供電，如另外用于給集成電路上外圍電路供電的上升電源信號。集成電路上的核心邏輯可以通過使用核心邏輯電源信號供電，核心邏輯電源信號小于上升電源信號。在一個合適的布置中，上升電源信號為約2.5V，核心邏輯正電源信號為1.1V。0V的地信號也被用作電源信號。
0012如果正電源電壓和地信號有效而襯底偏置信號無效，則閂鎖的可能性會增加。例如，當包括集成電路的器件以一種特定的方式插入到插槽中，插槽的管腳為集成電路供電，這種情況就會可能發(fā)生。集成電路上各種電源管腳和路徑接收其預計信號的順序依賴于器件的管腳與插槽管腳的接觸方式。
0013在一些情況中，外部提供的襯底偏置信號或內(nèi)部產(chǎn)生的襯底偏置信號可以在核心邏輯電源信號和地電源信號可用之前出現(xiàn)在襯底偏置路徑上。在這種方案中，由于在核心信號電源信號和地信號之前襯底偏置信號先有效，所以當集成電路的其余部分上電時晶體管不會閂鎖。在其它的情況中，直到核心邏輯電源和地電壓已經(jīng)有效之后襯底偏置信號才有效。這樣就為金屬氧化物半導體晶體管產(chǎn)生了潛在的閂鎖狀態(tài)。
0014有源抑制閂鎖電路監(jiān)視電源信號，例如核心邏輯正電源信號、地電源信號、上升電源信號、以及從這些信號中派生出來的電源信號、這些信號的前身(precursor)、或其它和這些信號相關的信號。如果潛在的閂鎖狀態(tài)被檢測出來，抑制閂鎖電路保持每一個襯底偏置路徑在安全的電壓來阻止金屬氧化物半導體晶體管中的閂鎖。合適的安全電壓包括為PMOS襯底偏置路徑提供的核心邏輯正電源電壓信號電平(例如，1.1V)和為NMOS襯底偏置路徑提供的地電壓(如0V)。當潛在的閂鎖狀態(tài)出現(xiàn)時，抑制閂鎖電路保持襯底偏置路徑在安全電壓，如這些電壓。當所有的電源信號有效時，沒有閂鎖的危險，所以有源抑制閂鎖電路釋放襯底偏置路徑并允許它們在希望的襯底偏置信號電平進行偏置。
0015通過結(jié)合附圖以及下面的詳細描述，本發(fā)明的進一步特征、性質(zhì)和各種優(yōu)勢將會更明顯。


0016圖1為根據(jù)本發(fā)明的說明性可編程邏輯器件集成電路的框圖。
0017圖2為根據(jù)本發(fā)明的具有接收來自外部源的襯底偏置的晶體管的集成電路的示意圖。
0018圖3為根據(jù)本發(fā)明的具有接收來自內(nèi)部源的襯底偏置的晶體管的集成電路的示意圖。
0019圖4為根據(jù)本發(fā)明的說明性p溝道金屬氧化物半導體晶體管襯底偏置電路的示意圖。
0020圖5為說明性互補型金屬氧化物半導體晶體管結(jié)構的橫截面?zhèn)纫晥D，其示出了能夠在某種偏置情況下引起閂鎖狀態(tài)的寄生雙極性晶體管的位置。
0021圖6為根據(jù)本發(fā)明的抑制在襯底偏置p溝道金屬晶體管半導體晶體管中的閂鎖的說明性電路的電路圖。
0022圖7為根據(jù)本發(fā)明的圖6所示類型的說明性抑制閂鎖電路的電路圖。
0023圖8為根據(jù)本發(fā)明的可以用于圖7所示類型的抑制閂鎖電路中的說明性控制電路的電路圖。
0024圖9為根據(jù)本發(fā)明的說明性操作圖，這些操作包括使用圖6的p溝道金屬氧化物半導體抑制閂鎖電路，以抑制在諸如可編程邏輯器件集成電路之類的集成電路上的襯底偏置p溝道金屬氧化物半導體晶體管中的閂鎖。
0025圖10為根據(jù)本發(fā)明的說明性電路的電路圖，該說明性電路抑制在襯底偏置n溝道金屬氧化物半導體晶體管器件中的閂鎖。
0026圖11為根據(jù)本發(fā)明的圖10所示類型的說明性抑制閂鎖電路的電路圖。
0027圖12為根據(jù)本發(fā)明的用于圖11所示類型抑制閂鎖電路中的說明性控制電路的電路圖。
0028圖13為根據(jù)本發(fā)明的說明性操作圖，這些操作包括使用圖10的n溝道金屬氧化物半導體抑制閂鎖電路，以抑制在諸如可編程邏輯器件集成電路之類的集成電路上的襯底偏置n溝道金屬氧化物半導體晶體管中的閂鎖。
0029圖14和15為根據(jù)本發(fā)明的說明性無源抑制閂鎖設計的電路圖。
具體實施例方式
0030本發(fā)明涉及帶有抑制閂鎖電路的襯底偏置集成電路。集成電路可以是任何合適的類型。在一特別合適的布置中，根據(jù)本發(fā)明的抑制閂鎖電路被用于可編程邏輯器件集成電路。抑制閂鎖電路還可以用于集成電路上，例如數(shù)字信號處理器、微處理器、定制集成電路、或者其它的帶有襯底偏置的易受閂鎖事件影響的集成電路。作為一個例子，在可編程邏輯器件集成電路的背景中一般性地描述本發(fā)明。
0031可編程邏輯器件集成電路通過使用配置數(shù)據(jù)來定制。在典型的方案中，邏輯設計者使用計算機輔助設計(CAD)系統(tǒng)設計所需要的邏輯電路。計算機輔助設計系統(tǒng)使用可編程邏輯器件的硬件性能上的信息來產(chǎn)生配置數(shù)據(jù)。
0032可編程邏輯器件包含可編程元件。可編程元件可以基于任何合適的可編程技術，如熔絲、抗熔絲、激光編程元件、電編程元件、非易失性存儲元件、易失性存儲元件、掩模編程元件等等。在典型的方案中，可編程元件是基于隨機存取存儲(RAM)單元。
0033為了定制可編程邏輯器件來實現(xiàn)所需的邏輯電路，由計算機輔助設計系統(tǒng)產(chǎn)生的配置數(shù)據(jù)被載入可編程存儲元件。在可編程邏輯器件的運行中，根據(jù)其載入的配置數(shù)據(jù)，每一個存儲元件提供靜態(tài)輸出信號。存儲元件的輸出信號被施加于可編程邏輯器件上的可編程邏輯區(qū)域的金屬氧化物半導體晶體管的柵極上。這就配置了器件的可編程邏輯，以使得可編程邏輯器件實現(xiàn)所需邏輯電路。
0034可編程邏輯器件上的可編程邏輯和其它電路是由n溝道金屬氧化物半導體場效應晶體管(NMOS晶體管)和p溝道金屬氧化物場效應管晶體管(PMOS晶體管)組成。帶有NMOS和PMOS晶體管的集成電路被稱為互補型金屬氧化物半導體(CMOS)集成電路。
0035為減小功率損耗或功耗(power consumption)，至少一些晶體管具有襯底偏置。例如，NMOS晶體管可以被提供略低于地電壓的襯底偏置電壓，PMOS晶體管可以被提供略高于正電源電壓的襯底偏置電壓。襯底偏置電壓減小晶體管泄漏電流，并由此提高了器件性能。
0036根據(jù)本發(fā)明的說明性可編程邏輯器件10在圖1中示出。可編程邏輯器件10優(yōu)選是熱插拔兼容的?？删幊踢壿嬈骷?0包括輸入-輸出電路12，用于經(jīng)由輸入-輸出管腳14使信號離開器件10以及用于接收來自其它器件的信號?；ミB資源16，諸如全局和局部垂直和水平傳導線和總線，被用來在器件10上路由信號?；ミB資源16包括固定互連(傳導線)和可編程互連(即在各個固定互連間的可編程連接)?？删幊踢壿?8可以包括組合和時序邏輯電路。可編程邏輯18可以被配置來執(zhí)行定制邏輯功能。關聯(lián)于互連資源16的可編程互連可以被認為是可編程邏輯18的一部分。
0037邏輯18中的可編程元件20可以從任何合適的源載入。在典型的布置中，可編程元件從外部的可擦可編程只讀存儲器載入，并經(jīng)由管腳14和輸入-輸出電路12來控制稱為配置器件的核心。
0038器件10的電路可以使用任何合適的架構來組織。例如，可編程邏輯器件10的邏輯可以被組織成較大可編程邏輯區(qū)域的一系列行和列，每一個較大可編程邏輯區(qū)域都包含多個較小邏輯區(qū)域。器件10的邏輯資源可以通過互連資源16，如相關垂直和水平傳導線，相互連接。這些導線可以包括基本跨越整個器件10的全局線路、如半線路或四分之一線路的跨越器件10的一部分的分數(shù)線路(fractional line)、特定長度的交叉線路(如，足夠互連幾個邏輯區(qū)域)、較小局部線路、或任何其它合適的互連資源配置。如果需要，器件10的邏輯可以被配置更多級或更多層，其中，多個大區(qū)域被互連組成邏輯的較大部分。還有其它器件配置可以使用不被配置成行和列中的邏輯。
0039諸如圖1的集成電路10的集成電路的主要處理電路位于器件的中心區(qū)域。輸入-輸出電路12典型地位于集成電路外圍的周圍。器件的中心區(qū)域有時被稱為器件的核心，這個區(qū)域的電路有時稱為核心電路或核心邏輯。很多集成電路使用多電平電源設計方案，其中核心電路使用相對低的電源電平供電，輸入-輸出前置驅(qū)動器電路和其它的外圍部件使用一個或更多個上升電源電平來供電。核心邏輯電源電平有時稱為Vcc-核心或Vcc。可以用于供電外圍電路的上升電源電平之一有時被稱為Vccpd。其它的電源電平也可以被使用。電壓Vss一般指地電壓。
0040任何合適數(shù)量的不同的電源電平可以用于給器件10供電。在此描述作為例子的是，集成電路10可以通過使用2.5V上升電源電平Vccpd，1.1V正核心邏輯電源電壓，和0V的地電壓Vss供電。這種電源配置只是說明性的。如果需要，可以使用其它合適的電源電壓為集成電路10供電。
0041器件10上的晶體管有四個端——源極、漏極、柵極、和襯底。晶體管的柵極端是它的控制端。晶體管柵極上的電壓幫助調(diào)節(jié)在它的漏極和源極之間流動的電流量。襯底端，有時也被稱為阱端或體端，連接于形成漏極和源極的稱為阱的半導體區(qū)域。
0042襯底偏置設計方案通過在集成電路上的晶體管的襯底端施加偏置電壓，減小了功率損耗。在p溝道金屬氧化物半導體晶體管中，襯底端的電壓能夠相對于正電源電壓Vcc而輕微地升高。在n溝道金屬氧化物半導體晶體管中，襯底端的電壓能夠相對于地電壓Vss而輕微地下降。
0043例如，相對于0V的地電壓Vss，n溝道金屬氧化物半導體晶體管的襯底端能夠用負的幅值約為300mV的電壓來偏置。p溝道金屬氧化物半導體晶體管的襯底可以用(例如)約1.6V的電壓來偏置，或者范圍為(例如)1.1V到2.1V的電壓來偏置。1.6V的襯底偏置電壓高于Vcc(在本例中為1.1mV)電壓500mV。一般也避免使用過高的襯底偏置電平，這是因為大量的襯底偏置會降低器件性能(如轉(zhuǎn)換速度)。
0044襯底偏置能夠通過使用任何的合適的襯底偏置源來提供。例如，襯底偏置可以通過使用外部源，如外部電壓調(diào)節(jié)器來提供。也可以使用能夠片上產(chǎn)生襯底偏置電壓的內(nèi)部偏置設計方案。
0045圖2示出了說明性外部偏置配置的示意圖。外部襯底偏置源22連接于集成電路10的管腳14。管腳14還用來接收電源電壓Vcc、Vss、和Vccpd。例如，外部源22可以是電壓調(diào)節(jié)器電路，電壓調(diào)節(jié)器包含于系統(tǒng)電路板或其它安裝結(jié)構上。集成電路10可以通過使用管腳-插槽連接件或其它的合適的連接件連接于外部源。集成電路10包括NMOS晶體管24和PMOS晶體管26。晶體管24和26的源極被標記為S，漏極被標記為D，柵極被標記為G，襯底端被標記為B。如圖2所示，襯底偏置電壓Vpwbias被施加到每一個NMOS晶體管24的襯底端B。襯底偏置電壓Vnwbias被施加到每一個PMOS晶體管26的襯底端B。Vpwbias和Vnwbias的說明性的值為-0.3V和1.6V。
0046在圖2的實例中，Vpwbias的單一值被用于襯底偏置晶體管24，Vnwbias的單一值被用于襯底偏置晶體管26。這只是說明性的。例如，Vpwbias可以有兩個或更多不同的值(例如，Vpwbias1，Vpwbias2，等等)，且Vnwbias可以有兩個或更多不同的值(例如，Vnwbias1，Vnwbias2，等等)。這些不同的襯底偏置值可以分配給不同的相應的晶體管組。如果需要，集成電路上的控制電路或和外部源22相關的控制電路可以被選擇性的使用來產(chǎn)生襯底偏置電壓，以使得器件10在功率損耗和性能之間展示出最佳的平衡。
0047圖3示出了使用內(nèi)部的襯底偏置電路的說明性集成電路10的示意圖。管腳14用來接收電源電壓Vcc、Vss、和Vccpd。在圖3的實例中，Vpwbias的兩個不同值(Vpwbias1和Vpwbias2)被產(chǎn)生作為用于NMOS晶體管24的兩個相關組的襯底偏置。Vnwbias的兩個不同值(Vnwbias1和Vnwbias2)被產(chǎn)生作為用于PMOS晶體管24的兩個相關組的襯底偏置。NMOS襯底偏置發(fā)生器28產(chǎn)生襯底偏置電壓Vpwbias1和Vpwbias2。PMOS襯底偏置發(fā)生器30產(chǎn)生Vnwbias1。PMOS襯底偏置發(fā)生器32產(chǎn)生Vnwbias2。
0048在圖3的實例中有4個不同的襯底偏置電壓產(chǎn)生。這只是說明性的。例如，可以有PMOS晶體管襯底偏置的單一值或PMOS晶體管襯底偏置的多于兩個的值。同樣，可以有NMOS晶體管襯底偏置的單一值或NMOS晶體管襯底偏置的多于兩個的值。集成電路10上的控制電路可以被使用來有選擇地控制產(chǎn)生哪一個襯底偏置電壓(如，用于優(yōu)化電路10的運行)或哪個襯底偏置電壓配置可以用來產(chǎn)生固定的襯底偏置電壓。
0049任何合適的電源配置都可以用來為片上發(fā)生器(on-chipgenerator)供電，例如發(fā)生器28、30和32。在圖3的實例中，PMOS襯底偏置發(fā)生器電路30和32和NMOS電源發(fā)生器28通過使用核心電源Vcc、上升電源電壓Vccpd、和地電壓Vss來供電。一般地，內(nèi)部襯底偏置發(fā)生設計方案試圖最小化對電源管腳的使用，并因此優(yōu)選使用另外在集成電路10上可用的電源電壓來運行。但是如果需要，可以使用一個或更多個額外的正或者負的電源電壓。圖3的配置只是說明性的。
0050任何合適的電路可以被用于NMOS襯底偏置發(fā)生器28。在圖3的實例中，NMOS襯底偏置發(fā)生器28帶有可調(diào)節(jié)電壓調(diào)節(jié)器38和40，在輸出42和44分別提供襯底偏置電壓Vpwbias1和Vpwbias2。襯底偏置電壓Vpwbias1和Vpwbias2的幅值可以通過調(diào)節(jié)調(diào)節(jié)器38和40來調(diào)節(jié)(例如，使用可編程元件20提供的內(nèi)部控制信號，使用動態(tài)產(chǎn)生的內(nèi)部控制信號，或使用外部控制信號)。電壓Vpwbias1和Vpwbias2是負的(小于Vss)。如果需要，調(diào)節(jié)器38和40可以是固定調(diào)節(jié)器而不是可調(diào)節(jié)的調(diào)節(jié)器。
0051基準發(fā)生器48可以被用來提供基準電流和電壓?；鶞市盘柨梢允鞘褂寐窂?6分配。
0052電荷泵34可以被使用來產(chǎn)生負的電源電壓Vneg。電壓Vneg通過路徑36分配到可調(diào)節(jié)電壓調(diào)節(jié)器38和40。在一合適的配置中，Vneg的值為約-1.0V左右，其在幅值上大于產(chǎn)生信號Vpwbias1和Vpwbias2所需要的最大的負的襯底偏置電壓。調(diào)節(jié)器38和40減小Vneg的幅值來產(chǎn)生Vpwbias1和Vpwbias2的期望值。
0053圖4圖示說明了PMOS襯底偏置產(chǎn)生電路50?；鶞拾l(fā)生器50在線路54上產(chǎn)生電壓基準信號Vref(例如，0.5V)。運算放大器56有兩個輸入72和70和一個輸出58。輸出58上的電壓控制晶體管60的柵極G。晶體管60具有連接于Vccpd端74的源極S。串聯(lián)電阻64和66組成分壓器(voltage divider)連接在晶體管60的漏極D和端76處地電位Vss的源之間。電路50的輸出端62產(chǎn)生襯底偏置電壓Vnwbias。PMOS襯底偏置產(chǎn)生電路50的設置點由Vref值和電阻64和66的值來建立。
0054電阻64和66的阻值的比值被選擇，以使得在穩(wěn)定的狀態(tài)中，當Vnwbias的期望值在輸出端62處被產(chǎn)生時，反饋路徑68上的電壓等于Vref值。在運行過程中，運算放大器56比較輸入70和72并在輸出58處產(chǎn)生相應的輸出信號。當Vnwbias值大于它的設定點值，運算放大器輸出降低，這增大了晶體管60的漏-源電阻，并減小端62處的Vnwbias值。當Vnwbias值小于它的設定點值時，運算放大器輸出升高，這將降低晶體管60的漏-源電阻，并增加端62處的Vnwbias值。通過使用這種反饋配置，在端62處產(chǎn)生穩(wěn)定的襯底偏置電壓Vnwbias。
0055圖4的電路50可以是固定的或可以是可調(diào)節(jié)的。通過使用用于電阻64和66的可調(diào)節(jié)分壓器電路，可以提供可調(diào)性。在這種類型的配置中，可編程元件20的輸出，來自可編程邏輯18的內(nèi)部產(chǎn)生控制信號，或外部提供的控制信號可以被用來控制相關的晶體管。晶體管可以用來建立分壓器電路的設定，并由此設定線路68上的反饋電壓值。通過調(diào)節(jié)反饋到反饋線路68上的比較器輸入70的輸出電壓的部分，同時保持基準電壓54為常量，端62上的輸出被控制。
0056如圖2、3、4的實例所展示的，襯底偏置信號的狀態(tài)依賴于管腳14上的電源電壓的狀態(tài)。集成電路10是熱插拔兼容的，所以使用了集成電路10的器件的用戶可以自由的把器件10與它的電源連接或斷開。例如，用戶可以從一個插槽上拉出包含集成電路10的器件，并把它插入到另一個插槽。當提供電源信號Vcc、Vss、和Vccpd的電源管腳14接觸時，信號Vcc、Vss和Vccpd建立并以一種特定的順序生效。
0057例如，如果用戶以一種方式插入器件，信號Vcc首先生效(即，當載有Vcc的插槽中的導線與集成電路10的Vcc管腳進行電連接時)。如果用戶以略微不同的方式插入相同的器件，則信號Vccpd首先生效(即，當載有Vccpd的插槽中的導線與集成電路10的Vccpd管腳進行電連接時)。在某些情況下，施加于集成電路10上的電源信號的順序有引起閂鎖狀態(tài)的可能。當這種特定的上電順序發(fā)生時，集成電路10有可能被損壞或者不能運行。
0058閂鎖現(xiàn)象是由于集成電路10上的CMOS晶體管結(jié)構中的寄生雙極性晶體管的存在所導致的。圖5示出了集成電路10上的典型的(三重阱)CMOS晶體管結(jié)構78的橫截面圖。CMOS結(jié)構78有NMOS晶體管80和PMOS晶體管82。
0059在晶體管80中，利用植入?yún)^(qū)域84形成源極S和漏極D。柵極結(jié)構86由薄層絕緣體，例如硅氧化物和柵導體如硅化多晶硅形成。襯底端B使用植入?yún)^(qū)域88形成帶有p類型襯底區(qū)域90的歐姆接觸。
0060在晶體管82中，利用植入?yún)^(qū)域92形成源極S和漏極D。柵極結(jié)構94由薄層絕緣體，例如硅氧化物和柵導體如硅化多晶硅形成。襯底端B使用植入?yún)^(qū)域96形成帶有n類型襯底區(qū)域98的歐姆接觸，深n型阱100環(huán)繞著阱90和阱98。
0061當晶體管80正常運行時，負的襯底偏置Vpwbias施加于晶體管80的襯底端B來增大它的有效閾值電壓并由此減小功率損耗。當晶體管82正常運行時，正襯底偏置Vnwbias施加于晶體管82的襯底端B來增加它的閾值電壓并由此減小功率損耗。施加于晶體管80和82的源極，漏極和柵極端的電壓依賴于它們正在運行的電路。在典型的電路配置中(如，某些變換器)，晶體管80的源極S處于Vss，晶體管82的源極處于Vcc。PMOS和NMOS晶體管的源極和漏極一般是可以相互轉(zhuǎn)換的，有時共同地稱為源-漏或源-漏極端。
0062.如圖5所示，CMOS結(jié)構78中的摻雜半導體區(qū)域形成寄生雙極性晶體管NPN1、NPN2和PNP。重摻雜p+區(qū)域92形成寄生雙極性晶體管PNP的發(fā)射極。重摻雜n+區(qū)域84形成了寄生雙極性晶體管NPN2的發(fā)射極。在某些上電順序下，寄生雙極性晶體管NPN1，NPN2和PNP間的反饋可以導致CMOS結(jié)構78進入到不期望的閂鎖狀態(tài)。
0063.一般地，如果地信號Vss不出現(xiàn)，集成電路10就不能運行。閂鎖和正常的運行都需要Vss出現(xiàn)。如果Vss出現(xiàn)，就有兩種可能的情況——在襯底偏置電壓Vpwbias和Vnwbias有效之前施加Vcc于集成電路的電路上，或者在襯底偏置電壓Vpwbias和Vnwbias有效之后施加Vcc于集成電路的電路上。如果在Vss和Vcc有效之后襯底偏置電壓Vpwbias和Vnwbias有效，適合閂鎖的條件出現(xiàn)，并且閂鎖就可能產(chǎn)生。
0064.考慮當Vcc和Vss有效之后襯底偏置電壓Vpwbias和Vnwbias有效時，圖5中CMOS晶體管結(jié)構78的運行。在襯底偏置信號有效之前，晶體管80和82的襯底端B浮動(floating)。晶體管82的源極上的1.1V信號Vcc趨于前向偏置寄生雙極性晶體管PNP的射-基結(jié)。由于晶體管PNP的射-基結(jié)前向偏置了，晶體管PNP的基極在電壓上比發(fā)射極低一個二極管導通電壓(0.6V)。本實施例中，由于Vcc為1.1V，所以寄生PNP晶體管的基極電壓為0.5V左右(即，1.1V-0.6V)。由于寄生晶體管PNP的射-基結(jié)前向偏置了，寄生PNP晶體管導通，這引起寄生PNP晶體管的集電極向Vcc方向上拉寄生雙極性晶體管NPN2的基極。當晶體管NPN2基極電壓上升時，寄生雙極性晶體管NPN2的基-射結(jié)被前向偏置，并導通寄生雙極性晶體管NPN1和NPN2。由于晶體管NPN1和NPN2的導通，PNP晶體管的基極被拉向Vss，這進一步導通了寄生PNP晶體管。通過這種反饋機理，寄生晶體管鎖入一種狀態(tài)，在這種狀態(tài)中，通過寄生雙極性PNP晶體管和寄生雙極性晶體管NPN1和NPN2，不期望的具有潛在破壞性的大電流從Vcc流到Vss。這種不期望的閂鎖狀態(tài)將會持續(xù)，即使Vnwbias和Vpwbias的有效值被施加于晶體管80和82的襯底端。
0065.根據(jù)本發(fā)明，在集成電路10上提供抑制閂鎖電路，其檢測潛在危險的電源狀態(tài)，并且采取行動來抑制閂鎖的發(fā)生。抑制閂鎖電路可以檢測電源電壓Vss和Vcc何時在襯底偏置Vpwbias和Vnwbias之前有效，當這種狀況被檢測到時，其能夠箝位襯底偏置分配路徑為安全電壓。例如，Vpwbias能夠被箝位為Vss，Vnwbias能夠被箝位為Vcc，直到Vpwbias和Vnwbias信號有效(或者是由于這些偏置信號被滿意地從外部源接收到，或者由于用于這些偏置信號的必要的前身(precursor)電源電壓被滿意地接收到，并且能夠在片上產(chǎn)生有效的偏置信號)。通過即刻箝位Vpwbias和Vnwbias直到集成電路被充分上電，閂鎖狀態(tài)被避免。抑制閂鎖電路確保集成電路具有熱插拔兼容性，并且不必在用戶上設置上電限制。
0066.圖6圖示說明了帶有PMOS抑制閂鎖電路的說明性可編程邏輯器件集成電路10。PMOS抑制閂鎖電路102通過路徑108和109從外部管腳14接收正電源Vcc和地電源Vss。線路104從外部源22(圖2)接收襯底偏置信號Vnwbias，或者從內(nèi)部源接收，例如圖3中的襯底偏置發(fā)生器30和32或圖4的襯底偏置產(chǎn)生電路50。在集成電路10正常地運行中，諸如Vnwbias線路104的線路被用來分配襯底偏置信號Vnwbias到PMOS晶體管26。任何合適數(shù)量的襯底偏置信號可以被使用在電路10上。作為例子，圖6中使用單個的襯底偏置信號。
0067.PMOS抑制閂鎖電路102監(jiān)視信號Vcc和Vss，并且監(jiān)視信號Vnwbias來判定是否存在潛在的閂鎖狀態(tài)狀態(tài)。當集成電路10被上電時(例如，當用戶把包括集成電路10的器件插入到插槽中時)，電源信號如Vcc、Vss和Vnwbias能夠以各種順序加到線路108，109和104上。如果PMOS抑制閂鎖電路102判定信號Vcc和Vss在信號Vnwbias有效之前有效，則PMOS抑制閂鎖電路102能夠保持線路104上的電壓為Vcc。一旦信號Vnwbias有效，PMOS抑制閂鎖電路102能夠釋放線路104。這允許Vnwbias信號被用于晶體管26的正常襯底偏置。因為Vnwbias在Vcc有效時不允許浮動，所以結(jié)合圖5所說明的閂鎖狀態(tài)被避免了。
0068.信號Vcc、Vss和Vnwbias能夠被PMOS抑制閂鎖電路102直接監(jiān)視或者抑制閂鎖電路102能夠監(jiān)視和信號Vcc，Vss，Vnwbias相關聯(lián)的電壓。例如，如果電源信號是從Vcc中導出的，或如果Vcc從另一個電源信號中導出，抑制閂鎖電路102能夠監(jiān)視這些信號而不用測量Vcc。同樣，如果Vnwbias是從另一個電源電壓中導出的，或用于產(chǎn)生另外一個電源電壓，這些電源中的一個能夠被監(jiān)視，而不用測量Vnwbias。所描述的信號監(jiān)視布置中，作為例子，Vcc和Vnwbias能夠被直接監(jiān)視。
0069.圖7示出了可以用于PMOS抑制閂鎖電路102的說明性電路110。如圖7中所示，電路110包括控制電路112和晶體管TXP。PMOS襯底偏置路徑104被用來分配襯底偏置信號Vnwbias到PMOS晶體管26的襯底端?？刂齐娐?12通過使用路徑106電連接于路徑104，并且通過路徑109來接收地信號Vss。
0070.在運行過程中，控制信號112監(jiān)視路徑104上的電壓，并且在它的輸出端產(chǎn)生相應的控制信號SELV?？刂菩盘朣ELV施加于路徑114上的晶體管TXP的柵極。晶體管TXP的漏-源極端之一連接于電源端116，并且用信號Vcc供電。晶體管TXP的另一漏-源極端和晶體管TXP的襯底端連接于路徑104。
0071如端118所示，控制電路112監(jiān)視信號Vcc的狀態(tài)。如果控制電路112檢測Vcc是有效的而Vnwbias為無效，則控制電路112在它的輸出產(chǎn)生一個低值的SELV。SELV的低值導通了晶體管TXP并使端116電連接于線路104。只要晶體管TXP為導通，線路104上的電壓能夠保持箝位在Vcc。當控制電路112檢測到線路104上的Vnwbias信號有效，控制電路112在它的輸出產(chǎn)生一個高值的SELV。高SELV信號關斷晶體管TXP并允許Vnwbias電壓施加到襯底偏置晶體管26上。
0072控制電路112可以通過使用任何合適的電路架構來實現(xiàn)。圖8示出了一個合適的電路配置。圖8的控制電路112在端120從線路104(圖6和7)接收信號Vnwbias。信號Vcc在端118處被接收。地信號Vss在端122處被接收?？刂齐娐?12有一個由電阻R1和R2組成的電阻網(wǎng)絡。電阻組成一對分壓器。R1和R2阻值比被選擇，以使得合適的電壓電平施加于比較器124正和負的輸入端。例如，可以使用R1和R2的值，結(jié)果當Vcc等于1.1V時，N1節(jié)點處產(chǎn)生的電壓為0.5V。當端118的電壓是浮動時(由于Vcc仍然處于無效)，N1節(jié)點處的電壓將是0V(Vss)。連接于端120的分壓器同樣運行于信號Vnwbias。
0073在運行中，比較器124比較輸入端的信號，并在它的輸出端產(chǎn)生一個相應的輸出信號COUTV。當Vnwbias、Vss和Vcc有效時，Vnwbias的值大于等于Vcc。在這種情況下，節(jié)點N2的電壓大于節(jié)點N1的電壓，信號COUTV將是高的。如果Vnwbias是無效(如，Vnwbias不大于等于Vcc)，信號COUTV為低。
0074信號COUTV的范圍從Vss低值到Vcc高值。當線路104上信號Vnwbias為有效時為了在正常運行過程中充分地關斷晶體管TXP(圖7)，線路128上的COUTV信號通過使用電平轉(zhuǎn)換器126進行電平轉(zhuǎn)移。結(jié)果得到的信號COUTV的電平轉(zhuǎn)移后的版本作為線路114上的控制信號SELV。當COUTV為Vss時，信號SELV為Vss。當COUTV為Vcc時，信號SELV為Vnwbias(如1.6V)，SELV值大于等于Vcc。
0075圖9示出了涉及使用諸如圖6，7，8中的PMOS抑制閂鎖電路的PMOS抑制閂鎖電路102的操作。首先，在用戶把集成電路10插入系統(tǒng)之前，集成電路10的管腳14處沒有施加電源電壓。結(jié)果是，信號Vcc，Vss和Vnwbias浮動(方框130)。PMOS抑制閂鎖電路102的運行方式依賴于信號Vcc，Vss和Vnwbias的上電順序。
0076如果Vss和Vcc有效，同時Vnwbias無效，會激活PMOS抑制閂鎖電路來阻止閂鎖。特別地，PMOS抑制閂鎖電路102會使用圖8的電路112來檢測這種狀態(tài)，并且使晶體管TXP導通(方框132)。導通晶體管TXP會在端116和線路104(圖7)之間產(chǎn)生一個低電阻路徑，所以集成電路中Vnwbias線路上的信號箝位為Vcc。保持Vnwbias在Vcc可以抑制Vnwbias浮動，由此抑制了閂鎖。如果需要，Vnwbias可以保持為其它的安全電壓(如，接近Vcc的電壓)。
0077當Vnwbias信號有效時，PMOS抑制閂鎖電路不被激活(方框134)。在這種狀態(tài)下，晶體管TXP關閉，所以線路104(圖7)上的電壓可以保持在Vnwbias的期望值。
0078由于集成電路10由有效的Vcc、Vss和Vnwbias信號供電，集成電路上的電路可以正常的運行(方框136)。PMOS抑制閂鎖電路102不被激活，晶體管TXP關閉。
0079如果，在方框130的初始狀態(tài)之后，信號Vnwbias在Vss和Vcc有效之前有效，則PMOS抑制閂鎖電路102保持不激活，如方框138所示。在這種情況中，由于Vnwbias的值從不小于等于Vcc，所以控制信號SELV永遠不會為低值，晶體管TXP保持關閉。在Vss和Vcc有效之后，集成電路10正常運行(方框136)。
0080如該實例所展示的，在一些狀態(tài)下，如圖9的右手分支所代表的那些狀態(tài)，PMOS抑制閂鎖電路從不被激活。因為電壓Vnwbias在Vcc和Vss之前有效，所以就不需要箝位Vnwbias在安全電壓。但是在其它的狀態(tài)下，如圖9的左手分支所代表的那些狀態(tài)，當潛在的閂鎖狀態(tài)被檢測出來，PMOS抑制閂鎖電路激活。在激活的過程中，產(chǎn)生控制信號，其導通晶體管TXP。晶體管TXP保持導通，線路Vnwbias保持在Vcc直到所有的信號有效并且閂鎖的風險過去。
0081圖10示出了帶有NMOS抑制閂鎖電路的說明性可編程邏輯器件集成電路10。如圖10的NMOS抑制閂鎖電路144的NMOS抑制閂鎖電路和如圖6的PMOS抑制閂鎖電路102的PMOS抑制閂鎖電路通常同時使用于同一集成電路10。為清楚起見，分別結(jié)合圖6和10描述PMOS抑制閂鎖電路102和NMOS抑制閂鎖電路144的運行。
0082如圖10所示，NMOS抑制閂鎖電路144經(jīng)由管腳14和路徑146和145從外部源接收地信號Vss和正電源信號Vcc。線路140從外部源22(圖2)或從如圖3的襯底偏置發(fā)生器28的內(nèi)部源接收襯底偏置信號Vpwbias。在集成電路10正常的運行中，如Vpwbias線路140的線路被使用來分配襯底偏置電壓信號Vpwbias到NMOS晶體管24。電路10上可以有任意個合適的不同的NMOS襯底偏置信號。作為例子，在圖10中示出使用單個的襯底偏置Vpwbias。
0083NMOS抑制閂鎖電路通過路徑142連接于Vpwbias線路140。當潛在的閂鎖狀態(tài)被檢測到時，NMOS抑制閂鎖電路箝位140線路上的電壓為諸如Vss的安全電壓。當上電操作完成后并且所有的電源信號都有效時，NMOS抑制閂鎖電路釋放線路140。
0084利用一個合適的方法，NMOS抑制閂鎖電路144監(jiān)視Vss和Vcc。NMOS抑制閂鎖電路144還可以監(jiān)視Vpwbias或與Vpwbias相關聯(lián)的信號。被監(jiān)視的信號被比較來判定是否存在潛在的閂鎖狀態(tài)。
0085如圖3的例子所示，一個合適的Vpwbias發(fā)生電路28通過上升正電源電壓Vccpd(例如，約2.5V的正電源電壓被用來為電路供電，該電路例如為在圖1的輸入-輸出電路12中的位于集成電路10的外圍周圍的前置驅(qū)動器)產(chǎn)生內(nèi)部的負電源電壓Vneg。除非圖3的線路36上出現(xiàn)電壓Vneg，襯底偏置電壓Vpwbias不能被NMOS襯底偏置發(fā)生器28正常的產(chǎn)生。因此，通過監(jiān)視圖10中線路148上的Vneg的狀態(tài)(在圖3中連接于線路36)，NMOS抑制閂鎖電路144能夠監(jiān)視信號Vpwbias的狀態(tài)。
0086在Vpwbias是由外部產(chǎn)生的情況下，線路148被省略，并且NMOS抑制閂鎖電路144直接監(jiān)視Vpwbias線路140上的電壓，而不是監(jiān)視信號Vneg的前身。作為實例，結(jié)合基于Vneg的測量的內(nèi)部襯底偏置發(fā)生設計方案和信號監(jiān)視配置，描述了NMOS抑制閂鎖電路144的運行。但是如果需要，圖2中所示類型的外部襯底偏置設計方案也可以使用。NMOS抑制閂鎖電路144的運行也是同樣的，不論內(nèi)部信號如Vneg的值是否被監(jiān)視或外部產(chǎn)生的襯底偏置信號Vpwbias是否被監(jiān)視。
0087圖3的NMOS襯底偏置發(fā)生器28通過使用電源信號Vcc、Vss和Vccpd來產(chǎn)生信號Vneg。當集成電路10上電時(如，當用戶把包含集成電路10的器件插入插槽時)，電源信號如Vcc、Vss和Vccpd以一種給定的順序施加到相應的電源線路上。電源信號Vcc，Vss和Vccpd生效的順序不能提前確定，因為沒有在集成電路10上設置上電限制。
0088如果NMOS抑制閂鎖電路144判定信號Vss和Vcc在信號Vpwbias之前有效，那么NMOS抑制閂鎖電路144可以在線路140上保持電壓為Vss或另一個合適的安全電壓。一旦信號Vneg有效——指示信號Vpwbias有效——NMOS抑制閂鎖電路144能夠釋放線路140。這就允許Vpwbias信號能夠被用在晶體管24的正常的襯底偏置。因為在Vcc和Vss有效時，Vpwbias不允許浮動，結(jié)合圖5說明的閂鎖狀態(tài)就能避免。
0089可以使用任何合適的方式監(jiān)視Vcc，Vss和Vpwbias的狀態(tài)。在一種方法中，通過比較Vneg與值上接近Vss的信號Vbias，Vpwbias的狀態(tài)與Vss和Vcc的狀態(tài)相比較，而不是直接比較Vpwbias和Vss或Vcc，或者直接比較Vneg和Vss或Vcc。
0090如果需要，可以使用其他方法。例如，因為Vneg是從NMOS襯底偏置發(fā)生器28中的電源Vccpd獲得的，Vccpd的狀態(tài)是Vneg狀態(tài)的指示。如果Vccpd被判定為浮動，信號Vneg就不能有效。一般地優(yōu)選直接測量Vneg而不是測量其前身Vccpd，這是因為Vneg的狀態(tài)幾乎直接的與Vpwbias的狀態(tài)相關。然而，如果需要，不太直接的測量如Vccpd上的測量或相關于Vpwbias的產(chǎn)生的其它前身電源電壓的測量也可以被使用。NMOS抑制閂鎖電路144能夠直接比較Vneg和Vss，來代替比較Vneg和Vbias。
0091盡管任何合適的信號監(jiān)視設計方案可以用來判定何時激活NMOS抑制閂鎖電路144，但作為實例，描述了信號監(jiān)視配置的使用，在該配置中，通過比較內(nèi)部信號Vneg和Vbias的電壓，進行Vpwbias的狀態(tài)和Vss和Vcc的狀態(tài)比較。
0092圖11示出了可以用于NMOS抑制閂鎖電路144的說明性電路150。如圖11所示，電路150包括控制電路152和晶體管TXN。NMOS襯底偏置路徑140可以被用來分配襯底偏置信號Vpwbias到NMOS晶體管24的襯底端?？刂齐娐?52在端151處接收電源信號Vcc并使用端156施加地電壓于電路150。來自圖2中路徑36的信號Vneg通過路徑148被提供給控制電路152。
0093在運行過程中，控制電路152監(jiān)視信號Vneg，Vcc和Vss，并在輸出端產(chǎn)生相應的控制信號SELN。控制信號SELN施加于路徑154上的晶體管TXN的柵極。晶體管TXN的漏-源極端之一連接于地端156，并且接收信號Vss。晶體管TXN的另一漏-源極端和晶體管TXN的襯底端連接于襯底偏置分配路徑140。
0094如果控制電路152檢測到在Vcc和Vss有效時Vneg無效，控制電路152在其輸出處產(chǎn)生高值SELN。高值SELN導通晶體管TXN并且在端156處使得線路140電連接于地信號Vss。只要晶體管TXN為導通，線路140的電壓Vss會保持箝位在Vss。當控制電路152檢測到線路140上的Vpwbias信號已經(jīng)有效(如，通過監(jiān)視有效的Vneg信號)，控制電路152在其輸出處產(chǎn)生低值SELN。低值SELN信號關閉晶體管TXN并且允許Vpwbias電壓作為襯底偏置施加到NMOS晶體管24。
0095圖12中示出了用于圖11的控制電路152的合適電路布置。在圖12的實例中，控制電路152通過端151來接收電源電壓信號Vcc。來自圖2的線路36的負電壓Vneg在線路148被接收。在端156接收地信號Vss。控制電路152有電阻R3和R4組成的電阻網(wǎng)絡。電阻R3和R4組成分壓器。當Vcc和Vss有效時，R3和R4的值被選擇以使得小的偏置電壓Vbias(如，100mV)產(chǎn)生在節(jié)點N3。電壓Vbias被施加到比較器160的負輸入端。比較器160的正輸入端在線路148上接收信號Vneg。比較器160優(yōu)選使用帶有負的閾值電壓的本征NMOS晶體管，所以比較器160理論上能夠比較Vneg和如在0V的Vss的信號。為確保在期望的輸入的條件下比較器160能夠起作用，100mV的非零電壓Vbias被提供作為比較器160的輸入，而不是電壓Vss。如果需要，其它的設計可以被使用(如，使用基于PMOS晶體管的比較器等等)。
0096在運行中，比較器160比較其輸入端上的信號并在其輸出端生成相應的輸出信號COUTN。當Vpwbias，Vcc和Vss有效時，Vpwbias的值是負的(即小于Vss)。在這種情況下，Vneg小于等于Vbias，并且信號COUTN為低。如果Vpwbias是無效的(即，Vpwbias是浮動的而不是小于Vss)，Vneg的值大于Vbias并且信號COUTN為高。
0097信號COUTN范圍從低值Vss到高值Vcc。線路162上的COUTN信號使用電平轉(zhuǎn)換器164來進行電平轉(zhuǎn)移。結(jié)果所得的信號COUTN的電平轉(zhuǎn)移后的版本作為線路166上的控制信號。通過使用來自端151的電壓Vcc、來自端148的電壓Vneg、以及端156上的地電壓Vss，電平轉(zhuǎn)換器164被供電。當COUTN為低值Vss時，信號SELN為低值Vneg，當COUTN為高值Vcc時，信號SELN為高值Vcc。
0098圖13示出了涉及使用如圖10，11，12中的NMOS抑制閂鎖電路的NMOS抑制閂鎖電路的操作。首先，在用戶把集成電路10插入系統(tǒng)之前，集成電路10的管腳14處沒有施加電源電壓。結(jié)果是，信號Vcc、Vss和Vnwbias浮動(方框130)。NMOS抑制閂鎖電路144的運行方式依賴于信號Vcc，Vss和Vnwbias的上電順序。
0099如果Vss和Vcc有效，同時Vpwbias無效，NMOS抑制閂鎖電路會檢測這種情況，并將激活以抑制閂鎖。特別地，NMOS抑制閂鎖電路144會使用圖12的電路152來檢測這種狀態(tài)，并且使晶體管TXN導通(方框170)。導通晶體管TXN會在地端156和線路140(圖11)之間產(chǎn)生低電阻路徑，所以集成電路中Vpwbias線路上的信號箝位為Vss。保持Vpwbias在Vss可以抑制Vpwbias浮動，并由此抑制了閂鎖。如果需要，Vpwbias可以保持為其它的安全電壓，而不是Vss(如，Vss附近的電壓)。
0100當Vpwbias信號有效時，NMOS抑制閂鎖電路不被激活(方框172)。在這些狀態(tài)下，晶體管TXN關閉，所以線路140(圖10和11)上的電壓可以保持在Vpwbias的期望值。
0101由于集成電路10由有效的Vcc，Vss和Vnwbias信號來上電，集成電路上的電路可以正常的運行(方框174)。NMOS抑制閂鎖電路144不被激活，晶體管TXN關閉。
0102如果，在方框168的初始狀態(tài)之后，信號Vpwbias在Vss和Vcc有效之前有效(如，因為前身電源電壓Vccpd有效使得NMOS襯底偏置發(fā)生器28產(chǎn)生有效的Vneg信號和有效的Vpwbias信號)，NMOS抑制閂鎖電路144保持未激活，如方框176所示。由于Vneg的值從不大于這種情況中的Vbias，所以控制信號SELV永遠不會為高值，晶體管TXN保持斷開。
0103在Vss和Vcc有效之后，集成電路10正常運行(方框174)。
0104如這個實例所展示的，在一些狀態(tài)下，如圖13的右手分支所代表的，NMOS抑制閂鎖電路從不被激活。因為電壓Vpwbias在Vcc和Vss之前有效，所以就沒有箝位Vpwbias在安全電壓的需要。但是在其它的狀態(tài)下，如圖13的左手分支所代表的，當潛在的閂鎖狀態(tài)被檢測出來，NMOS抑制閂鎖電路激活。在激活的過程中，產(chǎn)生導通晶體管TXN的控制信號。晶體管TXN保持導通，線路Vpwbias保持在Vss直到所有的信號有效并且閂鎖的風險過去。
0105結(jié)合圖6-9所描述的有源PMOS抑制閂鎖方案和結(jié)合圖10-13所描述的有源NMOS抑制閂鎖方案優(yōu)選二者都用在集成電路10上以抑制閂鎖。但是如果需要，這些有源抑制閂鎖技術中的一個或兩個可以通過使用無源抑制閂鎖方案來代替和補充。圖14圖示說明了用于PMOS晶體管26的無源抑制閂鎖電路。如圖14所示，由二極管連接的晶體管178組成的二極管連接于Vcc線路108和Vnwbias線路104之間。當電壓信號Vnwbias下拉到低于Vcc一個二極管導通電壓時，二極管178導通。這阻止了線路104上的電壓下降低于Vcc超過多于一個二極管導通電壓，并因此阻止了寄生PNP晶體管的射-基結(jié)被前向偏置。在設計中沒有更多的余量，這是因為在一些情況下，射-基結(jié)在它的導通電壓附近偏置。但是，無源抑制閂鎖電路在一些情況下可以是有優(yōu)勢的，這些情況包括希望最小化電路復雜性和節(jié)約集成電路上的面積(real eatate)。
0106圖15示出了用于NMOS晶體管26的說明性無源抑制閂鎖電路。無源NMOS晶體管閂鎖電路有由二極管連接的晶體管180組成的二極管，其連接在Vss端156和Vpwbias線路140之間。每當電壓信號Vpwbias上升到超過Vss一個二極管的導通電壓，二極管180導通。這抑制了線路140上的電壓上升超過Vss多于一個二極管導通電壓，并因此抑制了寄生雙極性晶體管NPN2的基-射結(jié)被前向偏置。由于利用了圖14無源PMOS抑制閂鎖方案，在圖15的電路設計中就沒有更多的設計余量。在一些情況下，NPN2的基-射結(jié)會在它的導通電壓附近被偏置。但是，無源抑制閂鎖電路在一些情況下是有優(yōu)勢的，這些情況包括希望最小化電路的復雜性和節(jié)約集成電路上的面積。
0107前述僅僅示例性的說明了本發(fā)明的原理，在不脫離本發(fā)明的范圍和精神的情況下，本領域的技術人員可以做出各種改進。
權利要求
1.一種集成電路包括每一個都帶有襯底端的金屬氧化物半導體晶體管；輸入-輸出管腳，電源通過所述輸入-輸出管腳被提供給所述集成電路；襯底偏置路徑，其分配襯底偏置信號到所述金屬氧化物半導體晶體管的所述襯底端；以及有源抑制閂鎖電路，其監(jiān)視所述電源信號來檢測所述金屬氧化物半導體晶體管的潛在閂鎖狀態(tài)，并且把所述襯底偏置路徑保持在安全電壓，以在出現(xiàn)所述潛在閂鎖狀態(tài)時抑制所述金屬氧化物半導體晶體管中的閂鎖。
2.根據(jù)權利要求1所述的集成電路，其中所述輸入-輸出管腳中包括接收正電源信號和地電源信號的輸入-輸出管腳，其中，所述有源抑制閂鎖電路包括監(jiān)視所述正電源信號和所述地電源信號以判定所述正電源信號和所述地電源信號是否有效的電路。
3.根據(jù)權利要求1所述的集成電路，其中所述輸入-輸出管腳包括從外部源接收所述襯底偏置信號的輸入-輸出管腳，其中，所述有源抑制閂鎖電路包括監(jiān)視所述襯底偏置路徑上的電壓以判定所述襯底偏置信號是否有效的電路。
4.根據(jù)權利要求1所述的集成電路進一步包括襯底偏置產(chǎn)生電路，其產(chǎn)生施加到所述襯底偏置路徑上的所述襯底偏置信號，其中所述有源抑制閂鎖電路包括監(jiān)視來自所述襯底偏置產(chǎn)生電路的至少一個信號以判定所述襯底偏置信號是否有效的電路。
5.根據(jù)權利要求1所述的集成電路進一步包括襯底偏置產(chǎn)生電路，其產(chǎn)生施加在所述襯底偏置路徑上的所述襯底偏置信號，其中所述有源抑制閂鎖電路包括監(jiān)視來自所述襯底偏置產(chǎn)生電路的至少一個信號以判定所述襯底偏置路徑上的所述襯底偏置信號是否有效的電路，其中所述輸入-輸出管腳包括接收正電源信號和地電源信號的輸入-輸出管腳，且其中所述有源抑制閂鎖電路包括監(jiān)視所述正電源信號和所述地電源信號來判定所述正電源信號和所述地電源信號是否有效的電路。
6.根據(jù)權利要求1所述的集成電路進一步包括襯底偏置產(chǎn)生電路，其產(chǎn)生施加在所述襯底偏置路徑上的所述襯底偏置信號，其中所述襯底偏置產(chǎn)生電路包括產(chǎn)生負電壓信號的電荷泵電路，其中所述有源抑制閂鎖電路包括監(jiān)視來自所述襯底偏置產(chǎn)生電路的所述負電壓信號以判定所述襯底偏置路徑上的所述襯底偏置信號是否有效的電路。
7.根據(jù)權利要求1所述集成電路，其中所述電源信號包括核心電路正電源信號，所述集成電路進一步包括襯底偏置產(chǎn)生電路，其產(chǎn)生施加在所述襯底偏置路徑上的所述襯底偏置信號，其中所述襯底偏置產(chǎn)生電路包括產(chǎn)生負電壓信號的電荷泵電路，其中所述有源抑制閂鎖電路包括監(jiān)視來自所述襯底偏置產(chǎn)生電路的所述負電壓信號以判定所述襯底偏置路徑上的所述襯底偏置信號是否有效的電路，且包括晶體管，所述晶體管被導通以把所述襯底偏置路徑箝位在給定電壓，以便當所述襯底偏置信號無效且至少所述核心電路正電源信號有效時，抑制所述金屬氧化物半導體晶體管中的閂鎖。
8.根據(jù)權利要求1所述的集成電路進一步包括核心電源路徑，通過為所述集成電路上的核心電路供電的所述輸入-輸出管腳之一，把核心正電源電壓施加到所述核心電源路徑上，其中所述金屬氧化物半導體晶體管包括帶有襯底偏置端的p溝道金屬氧化物半導體晶體管；所述襯底偏置路徑連接于所述p溝道金屬氧化物半導體晶體管的襯底端；以及所述有源抑制閂鎖電路包括晶體管，所述晶體管連接于所述核心正電源電壓路徑和所述襯底偏置路徑之間，其中所述有源抑制閂鎖電路檢測所述p溝道金屬氧化物半導體晶體管的潛在的閂鎖狀態(tài)，所述有源抑制閂鎖電路導通連接于所述核心正電源電壓路徑和所述襯底偏置路徑之間的所述晶體管，以把所述襯底偏置路徑箝位在所述核心正電源電壓。
9.根據(jù)權利要求1所述集成電路進一步包括核心電源路徑，通過為所述集成電路上的核心電路供電的所述輸入-輸出管腳之一，把核心正電源電壓施加到所述核心電源路徑上，其中所述金屬氧化物半導體晶體管包括帶有襯底偏置端的p溝道金屬氧化物半導體晶體管；所述襯底偏置路徑連接于所述p溝道金屬氧化物半導體晶體管的襯底端；以及所述有源抑制閂鎖電路包括晶體管，所述晶體管連接于所述核心正電源電壓路徑和所述襯底偏置路徑之間，其中所述有源抑制閂鎖電路包括控制電路，所述控制電路包括比較器，其中所述控制電路產(chǎn)生控制信號，所述控制信號控制連接在所述核心正電源電壓路徑和所述襯底偏置路徑之間的所述晶體管，且其中當所述有源抑制閂鎖電路檢測到所述p溝道金屬氧化物半導體晶體管的潛在的閂鎖狀態(tài)，所述控制電路產(chǎn)生的控制信號導通連接在所述核心正電源電壓路徑和所述襯底偏置路徑之間的所述晶體管，以把所述襯底偏置路徑箝位在所述核心正電源電壓。
10.根據(jù)權利要求1所述的集成電路進一步包括核心電源路徑，通過為所述集成電路上的核心電路供電的所述輸入-輸出管腳之一，把核心正電源電壓施加到所述核心電源路徑上，其中所述金屬氧化物半導體晶體管包括帶有襯底偏置端的p溝道金屬氧化物半導體晶體管；所述襯底偏置路徑連接于所述p溝道金屬氧化物半導體晶體管的襯底端；以及所述有源抑制閂鎖電路包括晶體管，所述晶體管連接于所述核心正電源電壓路徑和所述襯底偏置路徑之間，其中所述有源抑制閂鎖電路包括控制電路，所述控制電路包括比較器，其中所述比較器的一個輸入接收正比于所述核心正電源電壓的電壓，并且指示所述核心正電源電壓和所述地電壓是否有效，其中比較器的另一輸入接收正比于所述襯底偏置信號的電壓，其中所述比較器比較它的輸入并且在它的輸出產(chǎn)生相應的控制信號，所述控制信號控制連接在所述核心正電源電壓路徑和所述襯底偏置路徑之間的所述晶體管，其中根據(jù)比較所述比較器的輸入，當所述有源抑制閂鎖電路檢測出p溝道金屬氧化物半導體晶體管中的潛在的閂鎖狀態(tài)時，所述比較器產(chǎn)生的所述控制信號導通連接在所述核心正電源電壓路徑和所述襯底偏置路徑之間的所述晶體管，以箝位所述襯底偏置路徑為所述核心正電源電壓。
11.根據(jù)權利要求1所述的集成電路進一步包括地電源路徑，來自所述輸入-輸出管腳之一的地電壓被施加到所述地電源路徑，其中所述金屬氧化物半導體晶體管包括帶有襯底偏置端的n溝道金屬氧化物半導體晶體管；所述襯底偏置路徑連接于所述n溝道金屬氧化物半導體晶體管的襯底端；以及所述有源抑制閂鎖電路包括連接于所述地電源路徑和所述襯底偏置路徑之間的晶體管，其中當所述有源抑制閂鎖電路檢測到所述n溝道金屬氧化物半導體晶體管的潛在的閂鎖狀態(tài)時，所述有源抑制閂鎖電路導通連接在所述地電源電壓路徑和所述襯底偏置路徑之間的所述晶體管，以把所述襯底偏置路徑箝位在所述地電源電壓。
12.根據(jù)權利要求1所述的集成電路進一步包括地電源路徑，來自所述輸入-輸出管腳之一的地電壓被施加到所述地電源路徑，其中所述金屬氧化物半導體晶體管包括帶有襯底偏置端的n溝道金屬氧化物半導體晶體管；所述襯底偏置路徑連接于所述n溝道金屬氧化物半導體晶體管的襯底端；以及所述有源抑制閂鎖電路包括連接于所述地電源電壓路徑和所述襯底偏置路徑之間的晶體管，其中所述有源抑制閂鎖電路包括控制電路，所述控制電路包括比較器，其中所述控制電路產(chǎn)生控制連接在所述地電源電壓路徑和所述襯底偏置路徑之間的所述晶體管的控制信號，其中當所述有源抑制閂鎖電路檢測到所述n溝道金屬氧化物半導體晶體管的潛在閂鎖狀態(tài)時，所述控制電路產(chǎn)生的所述控制信號導通連接在所述地電源電壓路徑和所述襯底偏置路徑之間的所述晶體管，以把所述襯底偏置路徑箝位為所述地電源電壓。
13.根據(jù)權利要求1所述的集成電路進一步包括地電源路徑，地電源電壓從所述輸入-輸出管腳之一被施加到所述地電源路徑，其中所述金屬氧化物半導體晶體管包括帶有襯底偏置端的n溝道金屬氧化物半導體晶體管；所述襯底偏置路徑連接于所述n溝道金屬氧化物半導體晶體管的襯底端；以及所述有源抑制閂鎖電路包括連接于所述地電源電壓路徑和所述襯底偏置電壓路徑之間的晶體管，其中所述有源抑制閂鎖電路包括控制電路，所述控制電路包括比較器，其中所述比較器的一個輸入接收相關于所述地電源電壓的電壓，并且指示所述地電源電壓和正核心邏輯電源電壓是否有效，其中所述比較器的另一個輸入接收指示所述襯底偏置信號是否有效的電壓，其中所述比較器比較它的輸入并且在控制連接在所述地電源電壓路徑和所述襯底偏置路徑之間的所述晶體管的輸出產(chǎn)生相應的控制信號，其中當所述有源抑制閂鎖電路基于所述比較器的輸入的比較，檢測出所述n溝道金屬氧化物半導體晶體管中的潛在閂鎖狀態(tài)時，所述比較器產(chǎn)生的所述控制信號導通連接在所述核心正電源電壓路徑和所述襯底偏置路徑之間的所述晶體管，以把所述襯底偏置路徑箝位為所述地電源電壓。
14.根據(jù)權利要求1所述的集成電路進一步包括載有配置數(shù)據(jù)的可編程元件，且其中所述有源抑制閂鎖電路包括有源n溝道抑制閂鎖電路和有源p溝道抑制閂鎖電路。
15.根據(jù)權利要求1所述的集成電路進一步包括所述有源抑制閂鎖電路中的n溝道金屬氧化物半導體有源抑制閂鎖電路，當通過所述輸入-輸出管腳接收的核心邏輯電源電壓和地電源電壓有效同時所述襯底偏置路徑上的所述襯底偏置信號浮動時，所述n溝道金屬氧化物半導體有源抑制閂鎖電路抑制所述金屬氧化物半導體晶體管閂鎖，以及至少一個無源抑制閂鎖電路，所述無源抑制閂鎖電路包括二極管連接的晶體管。
16.根據(jù)權利要求1所述的集成電路，其中，所述金屬氧化物半導體晶體管包括n溝道金屬氧化物半導體晶體管，所述集成電路進一步包括核心邏輯正電源路徑，其從所述輸入-輸出管腳之一接收核心邏輯正電源信號；地電源路徑，其從所述輸入-輸出管腳之一接收地電源信號；上升電源路徑，其從所述輸入-輸出管腳之一接收上升電源信號，所述上升電源信號大于所述核心邏輯電源信號；n溝道金屬氧化物半導體晶體管襯底偏置發(fā)生器，其接收所述核心邏輯電源信號、所述地電源信號、和所述上升電源信號，并產(chǎn)生負電壓，其中所述n溝道金屬氧化物半導體晶體管襯底偏置發(fā)生器使用所述負電壓產(chǎn)生用于所述n溝道金屬氧化物半導體晶體管的所述襯底偏置信號，其中所述有源抑制閂鎖電路包括連接于所述襯底偏置路徑和所述地電源路徑之間的晶體管，并且當所述有源抑制閂鎖電路判定所述核心邏輯正電源信號和所述地信號有效、同時所述負電壓信號無效時，所述晶體管被所述有源抑制閂鎖電路導通，其中當所述晶體管導通時，所述地電源信號被施加到所述襯底偏置路徑上。
17.根據(jù)權利要求1所述的集成電路，其中，所述金屬氧化物半導體晶體管包括n溝道金屬氧化物半導體晶體管，所述集成電路進一步包括核心邏輯正電源路徑，其從所述輸入-輸出管腳之一接收核心邏輯正電源信號；地電源路徑，其從所述輸入-輸出管腳之一接收地電源信號；上升電源路徑，其從所述輸入-輸出管腳之一接收上升電源信號，所述上升電源信號大于所述核心邏輯電源信號；n溝道金屬氧化物半導體晶體管襯底偏置發(fā)生器，其接收所述核心邏輯電源信號、所述地電源信號、和所述上升電源信號，并產(chǎn)生負電壓，其中所述n溝道金屬氧化物半導體晶體管襯底偏置發(fā)生器使用所述負電壓產(chǎn)生用于所述n溝道金屬氧化物半導體晶體管的所述襯底偏置信號，其中所述有源抑制閂鎖電路包括比較器，其具有輸出，具有接收所述負電壓的第一輸入，且具有接收偏置電壓的第二輸入，當所述核心邏輯正電源信號和所述地電源信號有效時，所述偏置電壓有效，其中所述比較器比較所述第一輸入和所述第二輸入，并在輸出處產(chǎn)生相應的控制信號；電平轉(zhuǎn)換器，其接收來自所述比較器的所述控制信號，并產(chǎn)生所述控制信號的相應的電平轉(zhuǎn)移后信號；和晶體管，其具有接收所述控制信號的電平轉(zhuǎn)移后信號的柵極，并且連接于所述襯底偏置路徑和所述地電源路徑之間，其中當所述負電壓信號小于所述偏置電壓時，所述電平轉(zhuǎn)移后的控制信號具有第一狀態(tài)，所述第一狀態(tài)關閉連接于所述襯底偏置路徑和所述地電源路徑之間的所述晶體管，其中當所述負電壓信號大于所述偏置電壓時，所述電平轉(zhuǎn)移后的控制信號具有第二狀態(tài)，所述第二狀態(tài)導通了連接于所述襯底偏置路徑和所述地電源路徑之間的所述晶體管，以使得所述地電源信號加到所述襯底偏置路徑上，以抑制閂鎖。
18.根據(jù)權利要求1所述集成電路，其中，所述金屬氧化物半導體晶體管包括p溝道金屬氧化物半導體晶體管，所述集成電路進一步包括核心邏輯正電源路徑，其從所述輸入-輸出管腳之一接收核心邏輯正電源信號；地電源路徑，其從所述輸入-輸出管腳之一接收地電源信號，和p溝道金屬氧化物半導體晶體管襯底偏置發(fā)生器，其至少接收所述核心邏輯電源信號和所述地電源信號，其中所述p溝道金屬氧化物半導體晶體管襯底偏置發(fā)生器把所述襯底偏置信號加到所述襯底偏置路徑上，其中所述有源抑制閂鎖電路包括比較器，其具有輸出，具有接收指示所述襯底偏置信號的第一電壓的第一輸入，具有接收第二電壓的第二輸入，其中，所述比較器比較所述第一輸入和所述第二輸入，并在其輸出產(chǎn)生相應的控制信號，當所述核心邏輯正電源電壓和所述地電源信號有效、同時所述襯底偏置信號無效時，所述控制信號具有第一狀態(tài)，當所述核心邏輯正電源信號、所述地電源信號和所述襯底偏置信號有效時，所述控制信號具有第二狀態(tài)。
19.根據(jù)權利要求1所述的集成電路，其中所述金屬氧化物半導體晶體管包括p溝道金屬氧化物半導體晶體管，所述集成電路進一步包括核心邏輯正電源路徑，其從所述輸入-輸出管腳之一接收核心邏輯正電源信號；地電源路徑，其從所述輸入-輸出管腳之一接收地電源信號；和p溝道金屬氧化物半導體晶體管襯底偏置發(fā)生器，其至少接收所述核心邏輯電源信號和所述地電源信號，其中所述p溝道金屬氧化物半導體晶體管襯底偏置發(fā)生器把所述襯底偏置信號施加到所述襯底偏置路徑上，其中所述有源抑制閂鎖電路包括比較器，其具有輸出，具有接收指示所述襯底偏置信號的第一電壓的第一輸入，具有接收第二電壓的第二輸入，其中，所述比較器比較所述第一輸入和所述第二輸入，并在其輸出產(chǎn)生相應的控制信號，當所述核心邏輯正電源電壓和所述地電源信號有效、同時所述襯底偏置信號無效時，所述控制信號具有第一狀態(tài)，當所述核心邏輯正電源信號、所述地電源信號和所述襯底偏置信號有效時，所述控制信號具有第二狀態(tài)。和晶體管，其具有被施加所述控制信號的柵極，所述晶體管連接于所述襯底偏置路徑和所述核心邏輯正電源路徑之間，其中當所述控制信號具有所述第一狀態(tài)時，所述控制信號導通連接在所述襯底偏置路徑和所述核心邏輯正電源路徑之間的所述晶體管，以使得所述正電源信號加到所述襯底偏置路徑來抑制閂鎖，其中當所述控制信號具有所述第二狀態(tài)時，所述控制信號關斷連接在所述襯底偏置路徑和所述核心邏輯正電源路徑之間的所述晶體管，以使得通過所述p溝道金屬氧化物半導體晶體管襯底偏置發(fā)生器施加到所述襯底偏置路徑上的所述襯底偏置信號偏置所述p溝道金屬氧化物半導體晶體管的襯底端。
20.根據(jù)權利要求1所述的集成電路，進一步包括正電源路徑，其從所述輸入-輸出管腳之一接收正電源信號；地電源路徑，其從所述輸入-輸出管腳之一接收地電源信號；晶體管，其連接于所述襯底偏置電路以及所述襯底偏置路徑中的給定的一個；和所述有源抑制閂鎖電路中的比較器電路，其判定所述正電源信號、所述地電源信號以及所述襯底偏置信號是否有效，并且當所述正電源信號和所述地電源信號有效同時所述襯底偏置信號無效時，導通連接于所述襯底偏置路徑的所述晶體管，以電連接所述襯底偏置路徑至所述電源路徑中的所述給定的一個，并且當所述正電源信號、所述地電源信號以及所述襯底偏置信號都有效時，關閉連接于所述襯底偏置路徑的所述晶體管，以允許所述襯底偏置信號偏置所述金屬氧化物半導體晶體管的襯底。
21.一種用于抑制集成電路上的金屬氧化物半導體晶體管中的閂鎖的方法，所述集成電路上具有襯底偏置路徑，其分配襯底偏置信號到所述金屬氧化物半導體晶體管的襯底端，所述方法包括監(jiān)視所述集成電路上的電源信號來檢測所述金屬氧化物半導體晶體管的潛在的閂鎖狀態(tài)；和當出現(xiàn)潛在的閂鎖狀態(tài)時，保持所述襯底偏置路徑在安全的電壓，以抑制所述金屬氧化物半導體晶體管中的閂鎖。
22.根據(jù)權利要求21所述的方法，其中監(jiān)視所述電源信號包括監(jiān)視正電源信號和地電源信號，以判定所述正電源信號和所述地信號是否有效。
23.根據(jù)權利21所述的方法，其中監(jiān)視所述電源信號包括監(jiān)視所述襯底偏置路徑上的電壓來判定所述襯底偏置信號是否有效。
24.根據(jù)權利要求21所述的方法，其中所述集成電路包括襯底偏置產(chǎn)生電路，其產(chǎn)生施加到所述襯底偏置路徑上的所述襯底偏置信號，其中監(jiān)視所述電源信號包括監(jiān)視來自所述襯底偏置產(chǎn)生電路的至少一個信號，來判定所述襯底偏置信號是否有效。
25.根據(jù)權利要求21所述的方法，其中晶體管連接于所述襯底偏置路徑和接收地電源信號的端之間，所述方法進一步包括判定所述襯底偏置路徑上的所述襯底偏置信號是否有效；監(jiān)視正電源信號和所述地電源信號來判定所述正電源信號和所述地電源信號是否有效；和當所述正電源信號和地電源信號有效，同時所述襯底偏置信號無效時，導通所述晶體管以施加所述地電源信號到所述襯底偏置路徑。
26.根據(jù)權利要求21所述的方法，其中晶體管連接于所述襯底偏置路徑和接收正電源信號之間的端之間，所述方法進一步包括判定所述襯底偏置路徑上的所述襯底偏置信號是否有效；監(jiān)視所述正電源信號和地電源信號來判定所述正電源信號和所述地電源信號是否有效；和當所述正電源信號和所述地電源信號有效，同時所述襯底偏置信號無效時，導通所述晶體管以施加所述正電源信號到所述襯底偏置路徑。
27.可編程邏輯器件集成電路包括n溝道金屬氧化物半導體晶體管，其每一個都帶有襯底端；n溝道襯底偏置發(fā)生器，其產(chǎn)生n溝道金屬氧化物半導體襯底偏置信號；第一襯底偏置路徑，其分配所述n溝道金屬氧化物半導體襯底偏置信號到所述n溝道金屬氧化物半導體晶體管的襯底端；n溝道有源抑制閂鎖電路，其抑制所述n溝道金屬氧化物半導體晶體管發(fā)生閂鎖；p溝道金屬氧化物半導體晶體管，其每一個都帶有襯底端；p溝道襯底偏置發(fā)生器，其產(chǎn)生p溝道金屬氧化物半導體襯底偏置信號；第二襯底偏置路徑，其分配所述p溝道金屬氧化物半導體襯底偏置信號到所述p溝道金屬氧化物半導體晶體管的襯底端；p溝道有源抑制閂鎖電路，其抑制所述p溝道金屬氧化物半導體晶體管發(fā)生閂鎖；
28.根據(jù)權利要求27所述的可編程邏輯器件集成電路進一步包括n溝道金屬氧化物半導體襯底偏置發(fā)生器，其產(chǎn)生施加到所述第一襯底偏置路徑上的所述n溝道金屬氧化物半導體襯底偏置信號；和p溝道金屬氧化物半導體襯底偏置發(fā)生器，其產(chǎn)生施加到所述第一襯底偏置路徑上的所述p溝道金屬氧化物半導體襯底偏置信號；
29.根據(jù)權利要求27所述的可編程邏輯器件集成電路進一步包括輸入-輸出管腳，其接收正電源信號和地電源信號，其中所述n溝道有源抑制閂鎖電路包括比較器電路，其判定所述第一襯底偏置路徑上的所述n溝道襯底偏置信號是否有效、所述正電源信號是否有效、所述地電源信號是否有效；和所述n溝道有源抑制閂鎖電路中的晶體管，當所述比較器電路判定所述正電源信號和所述地電源信號有效同時所述n溝道襯底偏置信號無效時，所述n溝道有源抑制閂鎖電路導通，以箝位所述第一襯底偏置路徑為所述地電源信號。
30.根據(jù)權利要求27所述的可編程邏輯器件集成電路進一步包括輸入-輸出管腳，其接收正電源信號和地電源信號，其中所述p溝道有源抑制閂鎖電路包括比較器電路，其判定所述第二襯底偏置路徑上的所述p溝道襯底偏置信號是否有效、所述正電源信號是否有效、所述地電源信號是否有效；和p溝道有源抑制閂鎖電路中的晶體管，當所述比較器電路判定所述正電源信號和所述地電源信號有效同時所述p溝道襯底偏置信號無效時，所述p溝道有源抑制閂鎖電路導通，以箝位所述第二襯底偏置路徑為所述正電源信號。
全文摘要
本發(fā)明提供諸如可編程邏輯器件集成電路之類的集成電路，其包括襯底偏置或體偏置金屬氧化物半導體晶體管和抑制閂鎖電路。抑制閂鎖電路抑制在金屬氧化物半導體晶體管中發(fā)生閂鎖?？梢詮耐獠吭唇邮找r底偏置信號，或者從內(nèi)部產(chǎn)生襯底偏置信號。襯底偏置路徑用來分配襯底偏置信號到金屬氧化物半導體晶體管的襯底端。抑制閂鎖電路可以包括有源n溝道和p溝道金屬氧化物晶體管抑制閂鎖電路。所述抑制閂鎖電路監(jiān)視電源信號的狀態(tài)來判定是否有潛在的閂鎖狀態(tài)出現(xiàn)。如果所述抑制閂鎖電路判定核心邏輯電源信號和地電源有效，同時襯底偏置信號無效，則襯底偏置路徑能夠箝位在安全電壓，以抑制在金屬氧化物半導體晶體管中發(fā)生閂鎖。
文檔編號H01L29/786GK101034884SQ20071008473
公開日2007年9月12日 申請日期2007年2月28日 優(yōu)先權日2006年3月6日
發(fā)明者S·佩里塞地 申請人:阿爾特拉公司