專利名稱：具有降低了的位錯缺陷密度的晶格失配的半導體結(jié)構(gòu)和相關(guān)的器件制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及晶格失配的半導體異質(zhì)結(jié)構(gòu)，更為具體的，涉及與相 異的半導體材料的集成相關(guān)的選擇性溝道材料的再生長。
背景技術(shù)：
隨著微電子器件的動作速度和運算能力的提高，提出了提高用于 制造器件的半導體結(jié)構(gòu)的復雜性和功能型的要求。相異的半導體材 料、例如具有硅或者硅鍺襯底的砷化鎵、氮化鎵、砷化銦鋁和/或鍺等 III-V族材料的異質(zhì)集成是對于增加CMOS平臺的功能和性能有吸引 力的途徑。特別是，異質(zhì)外延生長可用于制造其中在商業(yè)上不易獲得 晶格匹配的襯底的多種現(xiàn)代半導體器件；或者潛在地獲得與硅微電子 的單片集成。但是，利用相異的半導體材料的組合制造的器件的性能 和最終應用取決于所獲得的結(jié)構(gòu)的質(zhì)量。特別地，在大量的半導體器
件和工藝中，低水平的位錯缺陷尤為重要，原因在于位錯缺陷不當?shù)?分割了單片晶體結(jié)構(gòu)并導致不必要的電氣和光學特性突變，從而導致
不良的材料質(zhì)量和有限的性能。此外，線位錯部分會惡化器件材料的 物理特性并導致器件的早期失效。
如上所述，當試圖在不同類型材料的襯底上外延生長一種晶體材 料時——一般稱為異質(zhì)結(jié)構(gòu)——位錯缺陷通常會由于兩種材料的不 同的晶格尺寸而增加。在產(chǎn)生半導體結(jié)構(gòu)中的位錯缺陷的材料淀積的過程中，起始襯底和后續(xù)層之間的晶格失配會產(chǎn)生應力。
在失配截面處形成錯配位錯以緩解錯配應力。許多錯配位錯具有
終結(jié)于表面的垂直分量，稱為"線部分(threading segment)"。這些 線部分繼續(xù)穿過隨后加到異質(zhì)結(jié)構(gòu)上的所有半導體層。此外，在外延 生長同類材料作為自身具有位錯的底層襯底時，會出現(xiàn)位錯缺陷。一 些位錯缺陷在外延生長材料中復制成為線位錯(threading dislocation)。其他類型的位錯缺陷包括層錯(stacking fault)、孿 晶界(twin boundary )以及反相疇界(anti-phase boundary )。 出現(xiàn) 在諸如二極管、激光器件和晶體管的有源區(qū)中的此類位錯會嚴重惡化
其性能。
為了使位錯和相關(guān)性能問題的形成最小化，本領(lǐng)域周知的許多半 導體異構(gòu)器件被局限于具有非常緊密的——例如0.1%以內(nèi)的——晶 格匹配的晶體結(jié)構(gòu)的半導體層。在這些器件中，在晶格輕微失配的襯 底之上外延生長薄層。只要外延層的厚度保持在形成缺陷的臨界值以 下，襯底就可作為用于外延層生長的模板，外延層靈活適應襯底基板。 盡管晶格匹配和近似匹配消除了多個結(jié)構(gòu)中的位錯，但具有大的能隙 偏移的晶格匹配系統(tǒng)相當少，限制了新器件的設(shè)計選項。
因此，對具有比已知方法所允許的更大的外延層厚度和更大晶格 錯配的異構(gòu)器件有相當?shù)呐d趣。例如，長期以來就認為，生長于硅襯 底上的砷化鎵會允許各種新型光電器件與具有來自砷化鎵的光學元 件技術(shù)的硅VLSI電路的電子加工技術(shù)結(jié)合。例如，見Choi等 "Monolithic Integration of Si MOSFET，s and GaAs MESFET，s"， IEEE Electron Device Letters, Vol. EDL-7， No. 4， April 1986。這種組 合的有益結(jié)果包括與復雜的硅VLSI電路結(jié)合的高速砷化鎵電路、以 及代替硅VLSI電路之間的布線互連的砷化鎵光電接口單元。砷化鎵 和硅器件的集成已取得進步。例如見，Choi等"Monolithic Integration of GaAs/AlGaAs Double畫Heterostructure LED，s and Si MOSFET，s "， IEEE Electron Device Letters, Vol. EDL誦7， No. 9， September 1986; Shichijo等"Co-Integration of GaAs MESFET and Si CMOS Circuits"'IEEE Electron Device Letters, Vol. 9， No. 9， September 1998。但是， 盡管這種組合結(jié)構(gòu)的潛在優(yōu)勢得到廣泛認可以及對其發(fā)展的大量努 力，其實用應用受到生長于硅襯底上的砷化鎵層的高缺陷密度的局 限。例如見Choi等，"Monolithic Integration of GaAs/AlGaAs LED and Si Driver Circuit", IEEE Electron Device Letters, Vol. 9， No. 10， October 1988 (P.513),這樣，盡管用于集成砷化鎵和硅器件的基本技 術(shù)已被周知，仍存在對生產(chǎn)具有低位錯缺陷密度的砷化鎵層的需求。 為了控制高度失配的淀積層內(nèi)的位錯密度，有三種已知技術(shù)相 異材料的晶片接合、襯底構(gòu)圖和成分遞變(composition grading)。 兩種不同半導體的接合可以產(chǎn)生令人滿意的材料質(zhì)量。但是由于大尺 寸Ge或者IH-V族晶片的可獲得性和高成本的局限，該方法并不實 用。
采用襯底構(gòu)圖的技術(shù)利用了線位錯受到幾何形狀約束的事實，即 位錯不會終結(jié)于晶體中。如果通過將襯底構(gòu)圖為較小的生長區(qū)域，使 自由邊緣靠近另一個自由邊緣，則可以減少線位錯密度。過去，襯底 構(gòu)圖和外延橫向過增長(ELO)技術(shù)已證明可以顯著減少氮化鎵器件 中的缺陷密度，從而制造出具有延長的壽命的激光二極管。該工藝基 本消除了 ELO區(qū)域內(nèi)的缺陷但是仍存在高缺陷種子窗口，需要重復 光刻和外延工序以消除所有缺陷。在類似方法中，懸空外延基本消除 了靠近襯底的外延區(qū)域的所有缺陷，但需要一個光刻和兩個外延生長 工序。另外，兩種技術(shù)都需要提高氮化鎵的橫向生長速率，這在所有 異質(zhì)外延系統(tǒng)中均未得到證實。這樣，利用不依賴于提高橫向生長速 率的最少的光刻/外延工序的通用的缺陷減低工藝，對于降低工藝復雜 性和對不同材料系統(tǒng)的制造適用性都大有益處。
另外一種已知技術(shù)稱為"外延頸(epitaxial necking)"，記栽于 與制造珪上鍺異質(zhì)結(jié)構(gòu)相關(guān)的Langdo等的"High Quality Ge on Si by Epitaxial Necking，'， Applied Physics Letters, Vol. 76， No. 25, April 2000中。該方法通過利用選擇性外延生長和缺陷結(jié)晶法將缺陷強迫到 構(gòu)圖了的掩模的開口的側(cè)壁而不依賴于提高橫向生長速率來提供工藝簡單性。具體參見圖1A和1B所示，在(111) <110>金剛石立方 體移位系統(tǒng)中，錯配位錯位于生長平面上的沿<110>方向，而線部分 在(111)平面的<110>方向高起。(111)平面上沿<110>方向的線部 分以與下層的Si (100)襯底表面成45。角傳播。這樣，如果構(gòu)圖掩模 中的孔的長寬比大于1，線部分將被掩模側(cè)壁阻擋，從而直接在硅上 形成低缺陷的上層Ge"節(jié)結(jié)(nodule)"。但是，外延頸的一個重要的 局限在于所要施加的區(qū)域的大小。通常，如以下詳細討論的，橫向尺 寸(圖1A中的1)在二個維度是均必須相當小以使位錯結(jié)束于側(cè)壁。 這樣就需要一種通用而有效的制造半導體異質(zhì)結(jié)構(gòu)的方法，可以 在各種晶格失配材料系統(tǒng)中約束位錯缺陷。還需要一種利用集成的晶
格失配材料的組合制造半導體器件的技術(shù)，該材料具有低水平的位錯 缺陷以提高功能性和性能。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種具有顯著地最小化了的界面缺 陷的半導體異質(zhì)結(jié)構(gòu)及其制造方法，該方法克服了現(xiàn)有技術(shù)的局限。 與現(xiàn)有的通過限制錯位外延層小于臨界厚度以靈活適應襯底從而最 小化位錯缺陷的技術(shù)方法相反，在各種實施方式中，本發(fā)明利用器件 半導體層的更大的厚度以及受限的橫向區(qū)域產(chǎn)生具有基本上耗盡了 線缺陷以及其他位錯缺陷——如層錯、孿晶界或者反相疇界——的上 部的有限面積區(qū)域。其結(jié)果，本發(fā)明提供了本領(lǐng)域長期以來尋求但是 迄今為止因為位錯缺陷而不實用的、基于單片晶格失配的異質(zhì)結(jié)構(gòu)制 造半導體器件的技術(shù)。
在具體應用中，本發(fā)明提供一種與Si襯底集成一起的Ge或者 III-V族器件的半導體結(jié)構(gòu)，例如包含置于硅晶片上方的砷化鎵層的 光電子器件，以及一種在硅襯底的選定區(qū)域上集成Ge或者III-V族 材料的制造半導體結(jié)構(gòu)的方法。
一般而言，一方面，本發(fā)明提供一種形成半導體異質(zhì)結(jié)構(gòu)的方法。 該方法包括提供包含或者主要包括第一半導體材料的襯底；以及然后在襯底上方提供位錯阻擋掩模。該掩模具有延伸到襯底表面并由至 少一個側(cè)壁限定的開口。側(cè)壁的至少一部分以與第一半導體材料的選 定結(jié)晶學方向成方向角的方式與襯底表面相交。該方法還進一步包括 在開口內(nèi)淀積包括第二半導體材料的再生長層的工序，使得方向角導 致再生長層中的線位錯密度隨離開襯底表面距離的增加而降低。位錯 阻擋掩?？砂娊橘|(zhì)材料，例如二氧化硅或者氮化硅。
本發(fā)明的該方面的實施方式包括一個或者更多以下特征?？稍谠?生長層上方以及位錯阻擋掩模的至少一部分的上方淀積包含第二半 導體材料的過生長層。過生長層的至少一部分可被結(jié)晶化。再生長層 例如可以被平坦化，使得在經(jīng)過平坦化工序后，再生長層的平坦化表 面與位錯阻擋掩模的上表面基本共面。平坦化工序可包括化學機械拋 光。
此外，在本發(fā)明的各種實施方式中，第一半導體材料為硅或者硅
鍺合金。第二半導體材料可包括或者主要包括II族、III族、IV族、 V族或者VI族元素、或者它們的組合，例如鍺、鍺硅、砷化鎵、銻
化鋁、銻化銦鋁、銻化銦、砷化銦、磷化錮或者氮化鎵。在一些實施
方式中，第二半導體材料的成分是遞變的。
在本發(fā)明的多種實施方式中，第一半導體材料的選定的結(jié)晶學方 向與再生長層中的線位錯的至少一個傳播方向一致。在這些實施方式
的特定版本中，方向角的范圍從約30到約60度，例如為約45度。
村底表面可具有(100) 、 (110)或者(111)結(jié)晶學方向。在 一些實施方式中，選定的結(jié)晶學方向基本與第一半導體材料的<110> 結(jié)晶學方向一致。在其他實施方式中，側(cè)壁的部分以與第一半導體材
料的<100>結(jié)晶學方向基本一致的方式與襯底表面相交。
在本發(fā)明的該方面及其他方面的特定實施方式中，第一半導體材 料無極性，第二半導體材料有極性，方向角使得再生長層中的反相疇 界密度隨離開襯底表面距離的增加而降低。在某些實施方式中，線位 錯在位于距離村底表面預定近距離H處或者其下方終結(jié)于位錯阻擋 掩模的開口的側(cè)壁。在這些實施方式的某些版本中，位錯阻擋掩模中的開口具有可變寬度。在其他版本中，位錯阻擋掩模中的開口的側(cè) 壁包括靠近襯底表面放置的第一部分和在第一部分之上的第二部分。
第一部分的距離襯底表面的高度可以至少等于預定距離H。側(cè)壁的第 一部分可以大致平行于笫二部分。還有，在某些版本中，側(cè)壁的第二 部分向外展開。此外，在本發(fā)明的該方面和其他方面的實施方式中， 方向角使得再生長層中的層錯和/或?qū)\晶界的密度隨離開襯底表面距 離的增加而降低。
另外，在本方面的該方面和其他方面的實施方式中，位錯阻擋掩 模中的開口的側(cè)壁的高度至少等于離開襯底表面的距離H。在這些實 施方式中，該開口基本為矩形并具有預定寬度W，W小于開口長度L。 例如，開口的寬度W可以小于約500nm，開口長度L可以超過W和 H的每一個。在這些實施方式的某些版本中，襯底主要包括硅并具有 (IOO)結(jié)晶學方向，方向角與再生長層中的缺陷傳播方向成約45度， 預定距離H至少約為WW2。在其他版本中，襯底主要包括硅并具有 (IIO)結(jié)晶學方向，方向角為約45度，預定距離H至少為Wa/6/3。 在另外的其他版本中，襯底主要包括硅并具有(111)結(jié)晶學方向， 方向角約為45度，預定距離H至少為2W。
在本發(fā)明的該方面的其他實施方式中，方法還包括在襯底上提供 位錯阻擋掩模之前在村底的至少一部分上方淀積晶格失配層。晶格失 配層優(yōu)選包括第三半導體材料并是至少部分地松弛的。晶格失配層可 以在設(shè)置位錯阻擋掩模之前平坦化。第二半導體材料和第三半導體材 料可以是或者包括相同的半導體材料。
一般來講，在另一方面，本發(fā)明提供一種半導體異質(zhì)結(jié)構(gòu)的形成 方法，該方法開始于提供包含第一半導體材料的襯底。本方法此外還 包括在襯底上方提供位錯阻擋掩模。該掩模具有延伸到襯底表面并由 至少一個側(cè)壁限定的開口。側(cè)壁的至少一部分以與第一半導體材料的 選定結(jié)晶學方向成方向角的方式與襯底表面相交。該方法還進一步包 括在開口內(nèi)淀積包括第二半導體材料的再生長層的工序，從而導致線 位錯結(jié)束于位于離開襯底表面預定距離或者在其下方的位錯阻擋掩模中的開口的側(cè)壁。
在本發(fā)明的這方面以及其他方面的各種實施方式中，再生長層中 的線位錯(和/或其他位錯缺陷，例如層錯，孿晶界，或者反相疇界)
密度隨離開襯底表面距離的增長而降低。第一半導體材料可以包括或 者主要博客硅或者硅鍺合金。第二半導體材料可以包括或者主要包括
II族、III族、IV族、V族和/或VI族元素、和/或它們的組合，例如，
選自由鍺、硅鍺、砷化鎵和氮化鎵構(gòu)成的群組。在某些實施方式中， 笫二半導體材料成分是遞變的。
在另外的其他方面中，本發(fā)明關(guān)注于包括襯底和淀積于襯底上方 的位錯阻擋掩模的半導體結(jié)構(gòu)。襯底包括或者主要由諸如硅或者硅鍺 合金的第一半導體材料構(gòu)成。位錯阻擋掩?？砂娊橘|(zhì)材料，如二 氧化硅或者氮化硅。掩模具有延伸至襯底表面并由至少 一個側(cè)壁限定 的開口，該側(cè)壁的至少一部分以與第一半導體材料的選定結(jié)晶學方向 成方向角的方式與襯底表面相交。包括第二半導體材料的再生長層形 成于開口中，使得方向角導致再生長層中的線位錯和/或諸如層錯、孿 晶界或反相疇界的其他位錯缺陷的密度隨離開襯底表面距離的增加 而降低。
在本發(fā)明的該方面的各種實施方式中，線位錯結(jié)束于位于離開襯
底表面預定距離H處或者在其下方的位錯阻擋掩模中的開口的側(cè)壁。 在本發(fā)明的該方面的某些實施方式中，第一半導體材料的選定結(jié)晶學 方向與再生長層中的線位錯的至少一個傳播方向一致。在這些實施方 式的特定版本中，方向角的范圍為約30度到約60度，例如約45度。 襯底表面可具有(100) 、 (110)或者(111)結(jié)晶學方向。在 一些實施方式中，選定的結(jié)晶學方向基本與第一半導體材料的<110> 結(jié)晶學方向一致。在其他實施方式中，側(cè)壁的部分以與第一半導體材
料的<100>結(jié)晶學方向基本一致的方式與襯底表面相交。
另外，本發(fā)明的該方面的特定實施方式包括在再生長層上方以及 位錯阻擋掩模的至少一部分上方淀積的過生長層，以及淀積于位于位 錯阻擋掩模下方的襯底的至少一部分上方的晶格失配層。過生長層和/或晶格失配層可包括第二半導體材料以及至少可部分地松弛。
此外，在又一方面，本發(fā)明提供一種形成于襯底上方的半導體器 件，包括源區(qū)、漏區(qū)及它們之間的溝道區(qū)域。襯底包括或者主要包括 例如硅的第一半導體材料。另外，位錯阻擋掩模置于襯底上方。該掩 模具有延伸到襯底表面并由至少一個側(cè)壁限定的開口。該器件還包括 形成于開口中的再生長區(qū)域。側(cè)壁的至少一部分以與第一半導體材料 的選定結(jié)晶學方向成方向角的方式與表面相交，例如，與再生長層內(nèi)
的線缺陷的傳播方向成約45度。再生長層具有靠近襯底表面放置 的第一部分，其中再生長區(qū)域中的線位錯和/或諸如層錯、孿晶界或者 反相疇界的其他位錯缺陷基本結(jié)束；以及置于第一部分上方并具有形 成于其中的溝道區(qū)域的第二部分。再生長區(qū)域的第一部分包括第二半 導體材料，第二部分包括第三半導體材料。第二和笫三半導體材料可
以是或者包括相同的材料。
在一個實施方式中，半導體襯底包括硅晶片、置于其上的絕緣層、 以及置于絕緣層上的應變半導體層。應變半導體層可包括硅或者鍺。 此處所用術(shù)語"應變，，包括單軸應變和雙軸應變、以及拉伸和壓縮應 變。在另一實施方式中，半導體襯底包括硅晶片、淀積于其上且成分 均勻的松弛的Si^Ge、層(其中0<x<l)、以及淀積于松弛的Sh-xGex 層上的應變硅層。成分遞變的SiuGe,層可以淀積于成分均勻的Si-hGex松弛層和硅晶片之間。另外，可以在成分均勻的松弛SiLxGe、 層和硅晶片之間設(shè)置絕緣層。在又一實施方式中，至少部分地松弛的
晶格失配層設(shè)置于襯底的至少一部分與位錯阻擋掩模之間。
第二半導體材料和/或第三半導體材料可以包括或者主要由ii
族、III族、IV族、V族和/或VI族元素、和/或它們的組合構(gòu)成，例 如鍺、鍺硅、砷化鎵、氮化鎵、砷化銦鋁、砷化銦鎵、磷化銦鎵、銻 化鋁、銻化銦鋁、銻化銦和/或者磷化銦。在一些實施方式中，再生長 區(qū)域的第一部分可以包括硅鍺，再生長區(qū)域的第二部分可以包括應變 鍺層或者應變硅鍺層。在其他實施方式中，再生長區(qū)域的第一部分可 包括磷化銦，再生長區(qū)域的第二部分可包括設(shè)置于砷化銦鋁層上方的砷化銦鎵層。在其他實施方式中，再生長區(qū)域的第一部分可包括銻化 銦鋁，再生長區(qū)域的第二部分可以包括銻化銦層。
在本發(fā)明的各種實施方式中，第一半導體材料的選定的結(jié)晶學方 向與再生長層中的線位錯的至少一個傳播方向一致。再生長區(qū)域內(nèi)的 線位錯結(jié)束于位于離開襯底表面預定距離處或者在其下方的位錯阻 擋掩模中的開口的側(cè)壁。位錯阻擋掩?？砂娊橘|(zhì)材料，例如二氧 化硅或者氮化硅。在具體實施方式
中，位錯阻擋掩模包括位于二氧化 硅層上方的氮化硅層。
在特定實施方式中，器件的源區(qū)和漏區(qū)外延淀積于位錯阻擋掩模
的上方；例如，可表示在靠近再生長區(qū)域的位錯阻擋掩模形成后外延 淀積于其上的結(jié)構(gòu)。在這些實施方式的某些版本中，該結(jié)構(gòu)包括在與 再生長區(qū)域的界面處形成肖特基結(jié)的第一材料。該結(jié)構(gòu)還可進一步包 括第二材料，該第二次來可以是應變、非應變或者無定形的?？梢栽?再生長區(qū)域上方設(shè)置柵絕緣層，并且在某些實施方式中，在柵絕緣體 和再生長區(qū)域之間放置厚度從約5A到約15A的硅層。
一般而言，又一方面，本發(fā)明通過一種包括襯底和淀積于其上的 位錯阻擋掩模的集成電路。該掩模具有延伸到襯底表面并由至少一個 側(cè)壁限定的開口。襯底包括或者主要包括例如硅的第一半導體材料。 側(cè)壁的至少一部分以與第一半導體材料的選定結(jié)晶學方向成方向角 的方式與襯底表面相交。集成電路還包括形成于開口內(nèi)的再生長區(qū) 域。再生長區(qū)域具有靠近襯底表面放置的第一部分，再生長區(qū)域中的 線位錯和/或諸如層錯、孿晶界或者反相疇界的其他位錯缺陷基本結(jié)束 于此。再生長層還有置于第一部分上方的第二部分。第一和第二部分 包括或者主要由不同或者相同的半導體材料構(gòu)成。此外，p-晶體管 形成于半導體襯底的第一區(qū)域上方，n-晶體管形成于半導體襯底的 第二區(qū)域上方，每個晶體管具有穿過再生長區(qū)域的第二部分的溝道。 晶體管互連成為CMOS電路。
在又一實施方式中，本發(fā)明涉及一種形成非平面FET的方法。 該方法始于提供一種包括或者主要由如硅的第一半導體材料構(gòu)成的襯底。該方法還包括在襯底上方提供位錯阻擋掩模以及在掩模中形成 延伸至襯底表面并由至少 一個側(cè)壁限定的開口的工序。該掩模具有置 于第二電介質(zhì)層上方的第一電介質(zhì)層。側(cè)壁的至少一部分以與第一半 導體材料的選定結(jié)晶學方向成方向角的方式與襯底表面相交。該方法 還包括在開口中選擇性地形成包含第二半導體材料的再生長區(qū)域。方
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反相疇界的其他位錯缺陷隨離襯底表面距離的增加而密度降低。該方 法還包括選擇性地去除第一電介質(zhì)層的至少一部分以露出再生長區(qū) 域的至少一部分，從而形成半導體鰭狀結(jié)構(gòu)。在鰭狀結(jié)構(gòu)的至少一部 分上方設(shè)置柵電介質(zhì)區(qū)。在柵絕緣區(qū)上方設(shè)置柵接觸。源區(qū)和漏區(qū)可 形成于鰭狀結(jié)構(gòu)之中。再生長區(qū)域可平坦化，例如通過在選擇性地去 除第一絕緣層的至少一部分之前進行化學機械拋光。
另外，在又一方面，本發(fā)明關(guān)注一種形成光電器件的方法。該方 法始于提供一種包括或者主要包括例如硅的第一半導體材料的襯底。 該方法還包括在襯底上方提供位錯阻擋掩模以及在掩模中形成延伸 至襯底表面的開口的工序。該開口由至少一個側(cè)壁限定。側(cè)壁的至少 一部分以與第一半導體材料的選定結(jié)晶學方向成方向角的方式與襯 底表面相交。該方法還包括在開口中選擇性地淀積包含或主要由第二
半導體材料構(gòu)成的再生長區(qū)域的第一部分，同時在原地摻雜第二半導 體材料直至第一部分的厚度接近或者超過預定距離。方向角導致第一 部分中的線位錯和/或諸如層錯、孿晶界或反相疇界的其他位錯缺陷在 離開襯底表面預定距離處或者其下方結(jié)束。該方法接著進行在達到選 定厚度以獲得預定的入射光吸收水平的開口中選擇性地淀積包含或
者主要包括第三半導體材料的再生長區(qū)域的第二部分；然后在第二部 分內(nèi)形成摻雜區(qū)的工序。在各種實施方式中，該方法還包括在提供 位錯阻擋掩模之前在襯底中形成p型或者n型區(qū)域的工序。


在附圖中，相同的附圖標記指各不同視圖中的相同部分。同樣，附圖不必按照比例給出，通常所強調(diào)的是發(fā)明原理的說明，在后述說
明中，結(jié)合以下附圖對本發(fā)明的各種實施方式進行說明，其中
圖1A為根據(jù)本領(lǐng)域已知的"外延頸"技術(shù)的具有形成于其上的鍺
層的硅襯底的截面?zhèn)纫暩乓獔D。
圖1B為用于說明圖1A的半導體異質(zhì)結(jié)構(gòu)的XTEM圖像。 圖2A-2C為表示珪的三種晶向的柵j要圖。
圖3A-3B、 4A-4E、和5A - 5B為根據(jù)本發(fā)明的各種實施方式 的、用于阻擋其中的位錯的不同的晶格失配半導體異質(zhì)結(jié)構(gòu)和結(jié)構(gòu)的 概要圖。
圖6A - 6H和7A - 7C為根據(jù)本發(fā)明的各種實施方式的具有增大 的有源區(qū)域的晶格失配半導體異質(zhì)結(jié)構(gòu)的截面?zhèn)纫暩乓獔D。
圖8-10為根據(jù)本發(fā)明的各種實施方式的用于半導體器件的位錯 阻擋技術(shù)的不同應用。
圖11-12為根據(jù)本發(fā)明的具體實施方式
集成于Si襯底內(nèi)的Ge或 者III-V族光電檢測器。
圖13A-13C為根據(jù)本發(fā)明的另一實施方式的釆用位錯阻擋技術(shù) 的半導體異質(zhì)結(jié)構(gòu)。
具體實施例方式
根據(jù)本發(fā)明的各種實施方式，本發(fā)明關(guān)注于具有基本上耗盡了的 線位錯以及其他位錯缺陷的上表面的有限面積區(qū)域的單片的晶格失 配的半導體異質(zhì)結(jié)構(gòu)的制造，以及基于這種晶格失配異質(zhì)結(jié)構(gòu)的半導 體器件的制造。
硅(Si)被認為是當前最普遍的電子工業(yè)用半導體。用于形成晶 片的硅的大部分是由單晶硅形成的。硅晶片被用作在其上形成CMOS 器件的襯底。硅晶片還指半導體襯底或者半導體晶片。但是盡管結(jié)合 硅晶片進行說明，在不偏離本發(fā)明主旨和范圍的前提下，也可考慮使 用包括或者主要由其他半導體材料構(gòu)成的襯底。
在晶體硅中，組成固體的原子按周期方式排列。如果該周期性排列遍及整個固體，該物質(zhì)被定義為由單晶體構(gòu)成。如果該固體由大量 的單晶體區(qū)域構(gòu)成，則固體被稱為多晶材料。本領(lǐng)域技術(shù)人員容易理 解，晶體中原子的周期性排列被稱為晶格。晶體晶格還包括代表整個 晶格并被稱作單位晶胞的空間體積，單位晶胞規(guī)則地重復地遍及晶 體。例如硅具有金剛石立方體晶格結(jié)構(gòu)，可表示為兩個貫穿的面心立 方體晶格。這樣，解析和形象化立方體晶格的簡單性可以擴展至硅晶 體的特征化。在此處的說明中，將提及硅晶體中的不同平面，特別是
涉及平面(100) 、 (110)、和(111)。這些平面定義了硅原子平 面相對于主晶軸的方向。數(shù)值{xyz}被稱為Miller指數(shù)，并由硅晶 面與主晶軸的相交點的倒易點所確定。這樣圖2A-2C給出了硅晶面的 三個方向。在圖2A中，硅的晶面與x軸相交于1并且與y或者z軸 永不相交。因此，這種晶體硅的方向為(100)。類似地，圖2B給出 了 ( 110 )晶體硅，圖2C給出了 ( 111)晶體硅。(111)和(100 ) 方向為兩種主要的商業(yè)用途的晶片方向。特別是，對于任何給定的立 方晶體中的平面都有五個其他等價平面。這樣，構(gòu)成基本晶胞單元的 立方體的六面都視作(100)平面。符號(xyz)指所有六個等價(xyz) 平面。在所有說明中，將會提及晶體方向，特別是<100>、<110>和<111> 方向。這些纟皮定義為相應平面的法線方向。<100〉方向為(100)平面 的法線方向。符號〈xyz〉指所有六個等價方向。
如上所述，在本領(lǐng)域中需要一種通用而有效的、可以限制各種結(jié) 構(gòu)失配材料系統(tǒng)中的村底界面缺陷的制造半導體異質(zhì)結(jié)構(gòu)的方法。上 述的一種傳統(tǒng)技術(shù)面向解決高失配淀積層中的線位錯密度的控制問 題，稱為"外延頸"，僅適用于具有較小的橫向尺寸的器件。尤其是， 在現(xiàn)有技術(shù)中，金屬氧化物半導體("MOS")晶體管通常制造在(100 ) 硅晶片上，其柵被取向使得電流平行于<110>方向流過。這樣，對于 構(gòu)造在(100)硅晶片之上、器件溝道方向與<110>方向一致的FET 器件，其溝道寬度和溝道長度都應該小于外延頸掩模的高度，以便晶 格失配的半導體層中的位錯在兩個方向上結(jié)束于掩模的側(cè)壁。但是， 在現(xiàn)代CMOS電路中，MOSFET器件寬度經(jīng)常大幅超過溝道長度，溝道長度作為CMOS按比例縮小的結(jié)果經(jīng)常很小。因此，在傳統(tǒng)的 外延頸方法下，許多位錯不能在溝道寬度方向結(jié)束于掩模的側(cè)壁。
與現(xiàn)有最小化位錯缺陷的方法相反，在本發(fā)明的各種實施方式 中，本發(fā)明致力于通過利用器件半導體層的更大的厚度和受限的橫向 面積來制造具有基本上耗盡了位錯缺陷的上部部分的有限面積區(qū)域 的方法解決已知技術(shù)的局限性。參照圖3A-3B，提供包括或者主要包 括例如硅的第一半導體材料的村底310。在襯底上放置位錯阻擋掩模 320。該掩模具有延伸至襯底表面并由至少一個側(cè)壁330限定的開口 325。在各種實施方式中，開口 325 —般為矩形。該位錯阻擋掩?？?包括電介質(zhì)材料，例如二氧化硅或者氮化硅。側(cè)壁的至少一部分以與 第一半導體材料的選定結(jié)晶學方向成方向角a的方式與襯底表面相
交。此外，側(cè)壁的至少一部分通常為垂直的，即以與襯底表面成80-120 度的方式放置，并且在特定實施方式中，大致垂直于襯底表面。
在開口中選擇性地淀積包括第二半導體材料的再生長層340。在
一個實施方式中，第一半導體材料的選定的結(jié)晶學方向與再生長層中 的線位錯的傳播方向一致。在某些實施方式中，方向角范圍為從約30 度到約60度，例如，與此結(jié)晶學方向成約45度。襯底表面可以具有 (100) 、 (110) 、 (111)結(jié)晶學方向。在某些實施方式中，選定 的結(jié)晶學方向與第 一半導體材料的<110>結(jié)晶學方向大致一致。
在不同的實施方式中，第一半導體材料可以包括或者主要由硅或 者硅鍺合金構(gòu)成。第二半導體材料可以包括或者主要包括II族、III 族、IV族、V族和/或VI族元素和/或它們的組合，例如選自包括鍺、 鍺硅、砷化鎵、銻化鋁、銻化銦鋁、銻化銦、砷化銦、磷化銦和氮化 鎵的組。
再生長層可以通過在包括但不限于大氣壓CVD(APCVD)、低壓 (或者減壓)CVD(LPCVD)、超高真空CVD(UHVCVD)的任何適合 的外延淀積系統(tǒng)中的選擇性外延生長、通過分子束外延(MBE )或者 原子層淀積(ALD)的方法而形成于開口中。在CVD工藝中，選擇 性外延生長通常包括將源氣體引入到室中。源氣體可以包括至少一個先驅(qū)氣體和栽體氣體，例如氫氣。通過例如RF加熱的方法加熱反應 室。根據(jù)再生長層的成分，反應室內(nèi)的生長溫度為約300°C到約 900°C。生長系統(tǒng)還可利用低能等離子體來提高層生長動力學。
外延生長系統(tǒng)可以是單晶片或者多晶片批量反應器。經(jīng)常用于制 造應用中的大量外延的合適的CVD系統(tǒng)包括例如可從Santa Clara, CA的Applied Materials獲得的EPI CENTURA單晶片多室系統(tǒng)，或 者可從荷蘭Bilthoven的ASM International得到的EPSILON單晶片 外延反應器。
在某些實施方式中，再生長層，例如，包括Si和Ge,遞變率在 大于5%Ge/nm到100%Ge/nm的范圍內(nèi)，優(yōu)選在5%Ge/nm和 50y。Ge/nm之間，成分遞變到最終Ge含量在約10%到100%之間。 盡管遞變層的整體遞變率一般被定義為Ge含量的整體變化對整體層 厚的比率，遞變層的一部分內(nèi)的"局部遞變率，，可以不同于整體遞變 率。例如包括遞變從0%Ge到10%Ge的l^im區(qū)域(局部遞變率為 10%Ge/nm )的遞變層與包括遞變從10%Ge到30%Ge的ljim區(qū)域 (局部遞變率為20%Ge/nm)的遞變層具有15%Ge/pm的整體遞變 率。這樣，再生長層可無需具有線性概圖，但可以包含具有不同局部 遞變率的較小區(qū)域。在各種實施方式中，遞變的再生長層生在例如 600-1200°C下生長。更高的生長溫度，例如超過900。C，對于提高生 長速度同時最小化線位錯的晶核形成是優(yōu)選的。見美國專利第 5,221,413號，此處通過參考完全包含于此。
在特定實施方式中，第一半導體材料為硅，第二半導體材料為鍺。 在該實施方式中，再生長層中的線位錯350沿<110>方向傳播，并與 第一半導體材料表面成45度角。具有基本上為矩形的開口的位錯掩 模置于襯底之上，使得開口側(cè)壁以與<100>方向成45度的方式放置并 與<110>結(jié)晶學方向大致一致。如此開口方向的結(jié)果是，位錯將到達 并終結(jié)于位于離開襯底表面預定距離H處或者在其下方的位錯阻擋 掩模中的開口的側(cè)壁，使得再生長層中的線位錯密度隨離開襯底表面 距離的增加而降低。因此，再生長層的上部的線位錯基本上被耗盡，從而可以形成具有寬度增加了的溝道的半導體器件。
在本發(fā)明的該實施方式和其他實施方式的某些版本中，位錯阻擋
掩模中的開口的側(cè)壁具有至少等于離開襯底表面的預定距離H的高 度。在這些實施方式中，開口大致為矩形并具有預定寬度W， W小 于開口長度L。例如，開口寬度W可以小于500nm，開口長度L可 以超過W和H的每一個。在這些實施方式的某些版本中，襯底主要 包括硅并具有(100)結(jié)晶學方向，方向角為與再生長層中的位錯的 傳播方向成約45度，預定距離H至少為W々2.在其他版本中，襯底主 要由硅構(gòu)成并具有(110)結(jié)晶學方向，方向角為約45度，預定距離 H至少為Wa/6/3。在另外的其他版本中，襯底主要包含硅并具有(111) 結(jié)晶學方向，方向角為約45度，預定距離H為至少2W。
在本發(fā)明的各種實施方式中，位錯阻擋通過上迷掩模的幾何尺寸 和方向、并且因?qū)⑽诲e吸引至垂直表面的"鏡像力"而得到提高，這將 在以下詳細解釋。在許多實施方式中，單是鏡像力就足以使得再生長 層的上部部分的線位錯和其他位錯缺陷基本上耗盡。
本領(lǐng)域技術(shù)人員容易認識到，靠近表面的位錯會受到通常在晶體 中不會遇到的力的作用，并且尤其是，該位錯會被吸引向自由表面， 因為那里的材料更適合而且位錯能較低。見Hull & Bacon, Introduction to Dislocations, 4th edition, Steel Times ( 2001 )。鏡像
離決定。這樣，即便當位錯的方向?qū)?cè)壁處的捕獲無幫助時，以上討 論的方法仍然在某些尺寸下有效，原因在于晶界力將位錯拉向自由表 面以減小晶體的彈性能量。在數(shù)學上，這些力增長是因為應變力的表 達式中的晶界條件要求垂直表面的應變分量在該表面上為零。這樣， 邊緣位錯上的每單位的位錯長度對垂直側(cè)壁的力，可以表示為公式
<formula>formula see original document page 23</formula>
其中Fl-鏡像力G -剪切模量
d-距離自由表面的距離
b-伯格斯矢量
v=泊木〉比
參考圖4A-4B，此處用術(shù)語"60。位錯，，指伯格斯矢量和位錯線的 夾角為60。的位錯。這些位錯一般形成于金剛石-立方體或者閃鋅礦 晶格失配系統(tǒng)，其中應變力較低(例如<2%)。當在線上缺少力(可 來自其他附近位錯或者來自附近自由表面)時，位錯從襯底表面以沿 <110>方向成45°角出現(xiàn)。但是從上方看(垂直于表面)時，它們表現(xiàn) 為位于<100>方向。
實驗上，對于硅上鍺的情況(4%失配)，約300nm的SK)2側(cè) 壁內(nèi)的位錯被捕獲。這可以理解為因鏡像力的影響。這些位錯和側(cè)壁 的角度范圍為約45至55°。
Ge的相關(guān)的材料常數(shù)為
G=4.1ell dyne/cm2
v=0.26
b=3.99l
基于以上公式和實驗觀察，硅上鍺中的d^300nm位錯被彎向 Si02側(cè)壁，向自由表面彎曲立方體半導體晶體中的位錯所需要的力約 為2.3dyne/cm。這樣，其他材料的距離自由表面的距離d可以基于其 已知的G、 v和b進行具有一定精度的估算。例如，通過這些計算
對于GaAs， d=258nm
對于InP， d=205nm
對于AlSb, d=210nm
對于InSb， d- 164nm
參考圖4C，對于完全捕獲，孔或者溝槽的橫向尺寸W最好小于 或者等于約2*^而優(yōu)選垂直尺寸h為至少約d，其中d通過上面被 計算。這些標準有望基本上不依賴于側(cè)壁和襯底表面的晶界方向。這 樣，在本發(fā)明的各種實施方式中，通過采用具有延長的開口的位錯阻擋掩模捕獲再生長層的下部中的位錯，上述延長的開口，比如溝槽，
具有按照以上討論計算的寬度且方向與再生長層中的位錯傳播方向無關(guān)。
此外，如圖4D中所示并用于此處的術(shù)語"90。位錯，，指伯格斯矢 量和位錯線的夾角為90。的位錯。這些位錯主要形成于應變力較高(例 如>2%)的失配系統(tǒng)內(nèi)。當在線上缺少力(可來自其他附近位錯或者 來自附近自由表面)時，位錯從襯底表面以沿<100>方向成90。角出現(xiàn)。 這樣，可以通過使用具有斜向而非垂直側(cè)壁的位錯阻擋掩模最優(yōu)地捕 獲這些位錯，如圖4E所示。
以下總結(jié)了用于捕獲各種金剛石-立方體或者閃鋅礦半導體異 質(zhì)結(jié)構(gòu)中的位錯的機制
1、 低失配，低鏡像力 -60。位錯為主
-叢集線位于<110>方向，以45。從表面出現(xiàn) -捕獲位錯的優(yōu)選方法依賴于側(cè)壁的適當方向和開口的適當尺 寸，如以上結(jié)合圖3A-3B所述；
2、 低失配，高鏡像力 -60。位錯為主
-位錯線向自由的、大致垂直的表面彎曲 -捕獲位錯的一下方法已結(jié)合圖4A-4C在上面說明；
3、 高失配，高鏡像力 -90。位錯為主
-位錯線向自由的、大致垂直的表面彎曲 -捕獲位錯的優(yōu)選方法已結(jié)合圖4A-4C在上面說明；
4、 高失配，低鏡像力 -90。位錯為主
-位錯線位于<100>方向，以90。從表面出現(xiàn) -捕獲位錯的優(yōu)選方法已結(jié)合圖4D-4E在說明說明 六邊形半導體，例如III族-氮化物(III-N)材料，非常適合大功率高速度電子以及發(fā)光應用。對于諸如硅上III族-氮化物的六邊形
半導體的外延，(111)平面通常優(yōu)選位于(100)上方。這是因為Si
的(111)表面為六邊形(即使硅為立方體晶體)。這產(chǎn)生了比立方
體(100)面更好的用于六邊形晶體生長的模板。但是，如上所述，
上述的外延頸方法在這些應用中的效果較差，原因是由于這些材料中 的線位錯與更常使用的諸如硅、鍺、砷化鎵的立方體半導體相比具有
相對于村底的不同的方向，所以置于晶格失配的si(iii)襯底上方 的六邊形半導體中的線位錯不能由垂直側(cè)壁有效限定。例如，如上述
結(jié)合圖4E所述，對于襯底的某些表面方向和晶格失配再生長區(qū)域的
晶體結(jié)構(gòu)，位錯缺陷趨向于垂直于襯底傳播，這會不利于通過位錯阻
擋掩模的垂直側(cè)壁進行捕獲。這是當?shù)壣L于硅表面(100)上
時的情形。在此情形下，在某些實施方式中，開口的側(cè)壁的角度可相
對襯底傾斜，如圖4E所示，使得垂直傳播的缺陷與成角度的側(cè)壁相 交。
在其他實施方式中，暴露于開口中的下層襯底的表面自身以可限 定位錯缺陷的方式設(shè)置。參照圖5A,在位錯阻擋掩模置于硅(100) 襯底上方且貫穿地限定了開口之后，對從種子窗口底部暴露的襯底部 分進行刻蝕以露出(111)表面，例如，對硅的結(jié)晶學平面(lll)有 選擇性地施加KOH溶液。然后在襯底上方的開口中淀積晶格失配的 半導體材料，并繼續(xù)進行外延淀積，使得異質(zhì)結(jié)構(gòu)區(qū)域生長于開口中 放置的材料上方，并在掩模上方橫向延伸。由于下層表面的結(jié)構(gòu)，異 質(zhì)外延區(qū)域中的線位錯方向與襯底表面成約45。，便于由掩模的垂直 側(cè)壁捕捉位錯，如圖5B所示。然后，如果期望小面積的半導體材料 用于器件有源區(qū)域，從各開口延伸的異質(zhì)外延生長區(qū)域可被平坦化 (例如通過CMP)，以與相鄰的絕緣體區(qū)域共面?；蛘?，如果期望 大面積，可進行生長直至鄰近區(qū)域連成一體，隨后可選地進行所產(chǎn)生 結(jié)構(gòu)的平坦化。在后一種情形下，由于六邊形半導體的橫向生長速度 比起釆用各種已知方法的垂直于表面的生長速度顯著提高，這些半導 體材料提供了生長于(100)表面的立方體半導體所不可獲得的工藝靈活性。特別是，這些材料的不同生長速度允許寬間距的種子溝槽，
例如，如果不能基本上去除外延生長鋒面(front)接合時已知要形成 的缺陷，間距可以為溝槽的五倍或者更大，比近距離的種子溝槽有實 質(zhì)上的優(yōu)點。
圖6A-6F為根據(jù)本發(fā)明的各種實施方式的具有增大的表面面積 的晶格失配的半導體異質(zhì)結(jié)構(gòu)的截面?zhèn)纫暩乓獔D。特別是，與上述參 照圖3A-3B所述的實施方式相比，基本上耗盡了線位錯的晶格失配的 異質(zhì)結(jié)構(gòu)的上部部分的面積得到增加，以下將詳細討論。例如，在某 些實施方式中，位錯阻擋掩模中的開口具有可變的寬度，以下將詳細 說明。在其他版本中，位錯阻擋掩模中的開口的側(cè)壁包括靠近襯底表 面放置的第一部分、以及置于第一部分之上的第二部分。第一部分的 高度可以至少等于離開襯底表面的預定距離H，其中線位錯終結(jié)于位 于距離H處或者在其下方的位錯阻擋掩模中的開口的側(cè)壁。在這些實 施方式的某些版本中，側(cè)壁的第一部分可以大致平行于第二部分。同 樣，在某些版本中，側(cè)壁的第二部分向外伸展。
在下述的許多實施方式中，襯底510包括或者主要包括硅。再生 長層包括或者主要包括II族、III族、IV族、V族和/或VI族元素、 和/或它們的組合中的一種的半導體材料，例如選自包括鍺、鍺硅、砷 化鎵、銻化鋁、銻化銦鋁、銻化銦、砷化銦、磷化銦和氮化鎵的組。 其中具有開口的位錯阻擋掩模520置于襯底之上。位錯阻擋掩?？梢?包括電介質(zhì)材料，例如二氧化硅或者氮化硅。側(cè)壁的至少一部分以與 第一半導體材料的選定結(jié)晶學方向成方向角a的方式與襯底表面相
交。在開口中淀積包括第二半導體材料的再生長層540。在各種實施 方式中，第一半導體材料的選定的晶體學方向與再生長層中的線位錯 的傳播方向一致。在各種實施方式中，方向角的范圍從約30度到約 60度，例如約45度。如上所述，在本發(fā)明的許多實施方式中，通過 上述掩模的幾何形狀和方向和/或鏡像力提高了對位錯的阻擋。
參照圖6A，在一個實施方式中，通過在襯底上方淀積具有厚度 hl的第一低溫氧化層521來形成位錯阻擋掩模。厚度hl被選定為至少等于離開襯底表面的距離，在此處線位錯(和/或諸如層錯、孿晶界 或者反相疇界的位錯缺陷)終結(jié)于位錯阻擋掩模中的開口的側(cè)壁，此
前已討論。利用傳統(tǒng)掩模/刻蝕技術(shù)在層521中形成具有直徑的dl的 第一開口或者具有寬度wl的第一溝槽，寬度wl和直徑dl小于厚度 hl。在剝離掩模后，在層521上方淀積具有厚度h2的第二低溫氧化 層522。然后，用傳統(tǒng)掩模/刻蝕技術(shù)在層522中形成具有直徑d2的 第二開口或者具有寬度w2的第二溝槽，wl<w2 (或者dl<d2 )。在 掩模剝離后，根據(jù)通過參考包含于此的Langdo等的美國專利公開第 2004/0045499A號公開的任何技術(shù)，通過選擇性外延在第一或者笫二 開口中或者第一和第二溝槽中淀積第二半導體材料的再生長層。如上 所討論的，在淀積后，線位錯和/或其他位錯缺陷終結(jié)于第一開口中(或 者第一溝槽中)位于厚度hl處或者其下方。結(jié)果，得到基本上耗盡 了線位錯的具有厚度h2的再生長層部分，其上表面大于如上參照圖 3A-3B所述的實施方式。
參照圖6B，在另一實施方式中，包括第二半導體材料的過生長 層555淀積于再生長層540和鄰接再生長層的位錯阻擋掩模的一部分 之上。過生長層的至少一部分可以作為非晶體(即無定形)材料淀積 并隨后通過例如以高于淀積溫度的溫度退火工序而結(jié)晶化。這樣，在 該實施方式中，過生長層的結(jié)晶化用于在再生長層上方的過生長區(qū)域 中產(chǎn)生晶體材料。圖6B的箭頭指示從位錯阻擋掩模內(nèi)的開口向外延 伸的結(jié)晶區(qū)域，至少可形成再生長層555的一部分的無定形材料被結(jié) 晶化。
參照圖6C，在又一實施方式中，在位錯阻擋掩模的開口中淀積 再生長層之后，進行增大有用表面面積的橫向外延淀積工序。還可以 利用與(110)或者(111)表面相比更高對(100)表面的典型生長 速率來增加這些實施方式中的橫向過生長。例如，過生長區(qū)域可用作 通常比溝道材料具有較不苛刻的材料質(zhì)量要求的源/漏區(qū)。
參照圖6D，在又一實施方式中，通過逐漸增大再生長區(qū)域尺寸 來增加再生長層540的有用的上部區(qū)域。類似于上述參照圖6A所述的實施方式，位錯阻擋掩模包括兩個層——具有厚度hi的第一層和
具有厚度h2的第二層。厚度hl被選擇為至少等于離開襯底表面的距 離，在此線位錯和/或諸如層錯、孿晶界或者反相疇界的其他位錯缺陷 終結(jié)于位錯阻擋掩模中的開口的側(cè)壁，如此前所討論的。即，通過傳 統(tǒng)掩模/刻蝕技術(shù)在層521內(nèi)形成具有直徑dl的第一開口或者具有寬 度wl的第一溝槽，寬度wl和直徑dl均小于厚度hl。在剝離掩模后， 在層521上方淀積具有厚度h2的第二低溫氧化層522。然后，通過傳 統(tǒng)掩模/刻蝕技術(shù)在層522內(nèi)形成具有直徑d2的第二開口或者具有寬 度w2的第二溝槽，其中wl<w2 (或者dl<d2 )。但是，與圖6A中 所示實施方式相反，第二溝槽的寬度w2逐漸增大，使得溝槽的側(cè)壁、 即層522中的開口逐漸向外展開。該效果可以通過如傳統(tǒng)掩模/刻蝕技 術(shù)獲得，其中以掩模材料在刻蝕工藝過程中橫向腐蝕為目的來選擇刻 蝕劑和掩模材料，從而逐漸露出下方更多的位錯阻擋掩模，在位錯阻 擋掩模中產(chǎn)生向外展開的開口。例如，掩模材料可以為傳統(tǒng)的光刻膠， 刻蝕劑可以為CF4和Hz氣體的混合物，用于傳統(tǒng)的RIE系統(tǒng)。在掩 模被剝離后，通過選擇性外延在層521、 522限定的開口內(nèi)淀積第二 半導體材料的再生長層。如前所討論的，在淀積后，線位錯(和/或諸 如層錯、孿晶界或者反相疇界的其他位錯缺陷)終結(jié)于位于厚度hl 處或者其下方的第一開口 (或第一溝槽)中。這樣，在本實施方式中， 位錯終結(jié)于位于厚度hl處或者其下方的再生長區(qū)域的第一部分，此 后再生長層逐漸變大，以允許用于大器件制造的具有大表面面積的高 質(zhì)量外延生長。
參照圖6E，在如上所述的結(jié)合圖6D的實施方式的替代版本中， 可以僅利用一個光刻工序形成具有側(cè)壁向外傾斜的開口的位錯阻擋 掩模，即底部比上部窄的結(jié)構(gòu)，然后進行間隔物的淀積和刻蝕。該技 術(shù)通常較為經(jīng)濟并可以克服光刻-刻蝕方法固有的光刻對準問題或 者光刻最小特征尺寸限制。間隔物可由與絕緣體層相同或者不同的材 料形成。無論那種情形，都在產(chǎn)生開口或者溝槽之后進行選擇性外延 生長。圖6F-6H給出了進一步增大表面面積的技術(shù)。參照圖6F (同樣 也參照圖6B),在一個實施方式中，利用氮化硅代替二氧化硅作為 用于限定兩個開口 535的位錯阻擋掩模520的電介質(zhì)材料。在開口中 外延生長再生長區(qū)域540后，在其上淀積過生長區(qū)域560。利用氮化 硅有利于將具有很少缺陷的位錯阻擋掩模層520的表面上的兩個過生 長區(qū)域合并，產(chǎn)生更大的表面面積。參照圖6G，在圖6F的實施方式 的一個具體版本中，在襯底510上形成位錯阻擋掩模520之前，在襯 底510之上淀積第二半導體材料層570 ，從而在位錯阻擋掩模上部將 再生長區(qū)域540與預先限定的晶格間隔合并。再生長區(qū)域內(nèi)的該晶格 間隔跟隨著層570的晶格間隔，這樣在兩個外延結(jié)構(gòu)合并時具有較小 的晶格不一致。參照圖6H，在圖6F的實施方式的又一版本中，位錯 阻擋掩模限定兩個或者更多近距離間隔的向外擴展的開口 ，使得掩模 的水平上表面最小化，或者在特定實現(xiàn)中被取消。在該版本中，經(jīng)常 更容易出現(xiàn)缺陷的橫向過生長區(qū)域可以忽略或者總體上不出現(xiàn)，從而 提高所產(chǎn)生的合并的過生長區(qū)域的質(zhì)量。
另外，參照圖7A-7C，在一些實施方式中，本發(fā)明集中于采用自 裝配的位錯阻擋掩模，通過外延頸和ELO技術(shù)的組合在異質(zhì)結(jié)構(gòu)區(qū) 域內(nèi)產(chǎn)生大的有源區(qū)域。特別是，可以通過自組裝技術(shù)形成限定了貫 穿其中的孔陣列的電介質(zhì)層，從而避免了傳統(tǒng)的耗時的光刻和刻蝕方 法。作為如何在硅襯底上產(chǎn)生自組裝的絕緣層中的垂直的孔陣列的例 子，參見Wenchong Hu等的文章"Growth of well-aligned carbon nanotube arrays on silicon substrate using porous alumina film as a 應otemplate，，， Applied Physics Letters, Vol. 79， No. 19 (2001)，并通 過參考包含于此，其中描述了鋁的陽極氧化物如何可以用于產(chǎn)生類似 圖7A-7B所示的自裝配的垂直開口陣列，其中絕緣體為氧化鋁 (A1203 )。但是，Hu等說明的工藝在每個開口的底部留下了小的氧 化鋁殘留層。為了去除該殘留層，可以進行各向異性干法刻蝕(垂直 于晶片表面的刻蝕比平行于晶片表面的刻蝕速率更快)，將作為隨后 的外延頸"種子"的硅露出。然后，在開口內(nèi)外選擇性生長異質(zhì)外延區(qū)域，至少到產(chǎn)生的過生長區(qū)域愈合為止。根據(jù)開口的橫向尺寸、失配 程度以及側(cè)壁氧化物的硬度，異質(zhì)外延"柱，，的塑性或者彈性松弛起主
導作用。然后通過如CMP將產(chǎn)生的異質(zhì)外延層平坦化(圖7C)，基 本上耗盡了線位錯和/或其他位錯缺陷的有源區(qū)域被用于器件制造。
圖8-10給出了根據(jù)本發(fā)明的各種實施方式的用于CMOS器件制 造的位錯阻擋技術(shù)的各種應用。圖8給出了根據(jù)本發(fā)明制造的配置于 再生長或者過生長區(qū)域的上方的各種器件結(jié)構(gòu)，例如包括Ge、 InGaAs、應變Ge/SiGe和其他材料的MOSFET器件、或者如包含 InGaAs的HEMT器件。起始襯底可以為Si襯底或者SOI/SSOI襯底。 在一例中，n-FET和p-FET數(shù)字器件制造于SSOI襯底上，而在生長 于硅襯底上方的Ge區(qū)域上利用上述方法制造RF/模擬器件。通過將 高級材料集成在Si襯底內(nèi)，電子和空穴遷移率可以顯著提高。為了避 免這種FET器件上的位錯缺陷的有害效應，溝道、源、漏區(qū)應該限 定于基本上沒有缺陷的再生長或者過生長材料的上部區(qū)域。如前所詳 細討論的，通過掩模的幾何尺寸和方向和/或鏡像力提高了對線位錯和 其他缺陷的阻擋。在許多實施方式中，單是鏡像力就足以使得再生長
此外，還是參照圖8，能抑制結(jié)漏電的寬能隙材料(例如AlSb) 可以用于初始生長，接下來將具有高電子遷移率的材料用于FET溝 道(例如InAs)。在本實施方式中，優(yōu)選地，兩種半導體材料具有近 似的晶格常數(shù)，以減少在其間的界面處形成位錯的可能性。還是在該 實施方式中，可以在寬能隙材料的生長之后進行平坦化工序，使得其 表面與位錯阻擋掩模的上部基本上平坦；隨后可以生長高遷移率材料 的薄層以容納MOS溝道。優(yōu)選地，F(xiàn)ET結(jié)的底部置于寬能隙區(qū)域中 以抑制結(jié)漏電。
圖9給出了根據(jù)本發(fā)明的各種實施方式的位錯阻擋技術(shù)在 CMOS中的另一應用。本方法允許Ge/III-V頸凈支術(shù)應用于較大的 CMOS器件中。當將位錯阻擋技術(shù)應用于圖8的實施方式中CMOS
器件時，器件有源區(qū)的長度Lae"ve應該足夠小以滿足前面討論過的長寬比例要求。但是也包括源/漏長度的L^ve遠大于器件溝道長度Lg。
圖9中所示的實施方式僅處理在窄溝道區(qū)域生長Ge或者GaAs的情 形；然后分別淀積源/漏材料。該方法允許將Ge或者GaAs生長技術(shù) 應用于更大的器件，例如，90nm節(jié)點CMOS器件而非22nm節(jié)點器 件。這種僅對溝道的Ge/III-V位錯阻擋方法還可以與其他期望的源/ 漏工程技術(shù)組合，例如抬高的源/漏技術(shù)，肖特基源/漏方法、或者在 源/漏區(qū)使用不同于溝道區(qū)中的材料以優(yōu)化源/漏的雜質(zhì)/電導率。類"絕 緣體上"源/漏結(jié)構(gòu)還減小了結(jié)電容。適當?shù)矸e源/漏材料還可以產(chǎn)生溝 道區(qū)域內(nèi)的局部化應變以達到提高遷移率的目的。如上所討論的方法 僅可用于預定義的小溝道區(qū)域。源/漏區(qū)中的外延淀積可以有缺陷，但 是只要位錯結(jié)束于窄溝道區(qū)域的側(cè)壁上，源/漏中的缺陷密度是可接受 的。
除傳統(tǒng)的平面MOSFET外，本發(fā)明的位錯阻擋技術(shù)也可用于制 造非平面FET。如上所述，對線位錯和其他缺陷的阻擋通過掩模的幾 何形狀和方向和/或鏡像力得到提高。在許多實施方式中，單鏡像力就
陷基本上耗盡。圖10A和10B給出了很好利用了晶格失配材料的垂直 形狀的體連接的鰭狀FET或者三柵晶體管結(jié)構(gòu)。 一個示例方法包括 淀積或者生長氧化層，然后淀積氮化物層，掩模及刻蝕寬度w<0.5h 的溝槽；(溝槽方向可以為<110>方向，使得所有沿<110>方向的線位 錯(與第一半導體材料的表面成45度角)將在高度h以內(nèi)與側(cè)壁相 交)；在溝槽內(nèi)選擇性生長Ge或者III-V;化學機械拋光以去除溝槽 外的選擇性生長部分；選擇性地去除氮化物，產(chǎn)生鰭狀結(jié)構(gòu)；然后在 鰭狀結(jié)構(gòu)周圍生長和/或淀積絕緣體材料；然后淀積、掩模以及刻蝕柵 電極并離子注入產(chǎn)生源/漏區(qū)。第二示例方法包括淀積或者生長氧化 層；掩模和刻蝕寬度w〈0.5h的溝槽；在溝槽內(nèi)選擇性地生長Ge或者 III-V;化學機械拋光以去除溝槽外的選擇性生長部分；選擇性地去除 氧化物的一部分，產(chǎn)生鰭狀結(jié)構(gòu)；然后在鰭狀結(jié)構(gòu)周圍生長和/或淀積 絕緣體材料；然后淀積、掩模以及刻蝕柵電極并離子注入產(chǎn)生源/漏區(qū)域。
除了 FET器件之外，本發(fā)明的位錯阻擋技術(shù)還可用于制造其他 類型的器件，例如光學器件。參照圖11-12,在一些實施方式中，利 用這些技術(shù)將Ge或者III-V光電檢測器集成在硅襯底中。在如圖11 所示的示例實施方式中，在Si襯底上注入下部接觸以形成p+型區(qū)域； 淀積低溫氧化物；穿過低溫氧化物層地刻蝕開口或者溝槽以到達Si 襯底；在開口或者溝槽內(nèi)利用原地摻雜選擇性地生長Ge或者III-V 材料直至超過缺陷區(qū)域(p型)。此外，繼續(xù)外延生長直至厚度足以 達到對入射光的期望水平的吸收，然后注入頂層以形成n型區(qū)域。在 另一結(jié)構(gòu)中，光來自側(cè)面(例如來自面內(nèi)波導)而不是上方，如圖12 所示。這允許光檢測出現(xiàn)在與晶片表面同面的平面內(nèi)，且還允許生長 厚度不依賴于吸收深度。
在上述的各種實施方式中，位錯阻擋沿垂直方向進行。圖13A 給出了位錯阻擋可沿橫向，例如從源區(qū)或者漏區(qū)，進行的另一實施方 式。因此，器件可以為SOI結(jié)構(gòu)。在一個實施方式中，可以在柵的下 方生長位錯阻擋之前，首先利用溝道置換型工藝形成柵氧化物和柵疊 層。該方法關(guān)注于自對準問題和任何表面粗糙度問題。
圖13B給出了允許結(jié)束大尺寸外延區(qū)域的位錯的另一方法。該 方法包括兩個外延生長工序，釆用了不同的生長方向，其結(jié)果是一個 方向上的位錯在第一外延生長過程中結(jié)束于側(cè)壁，而具有大器件尺寸 的另一方向上的位錯會在外延生長改變方向時結(jié)束于側(cè)壁之上。
傳統(tǒng)的Ge/III-V頸^支術(shù)在垂直方向上形成晶體材料。因此，當 在該晶體上構(gòu)建平面MOS或者鰭狀FET型器件時，該器件通常為體 類型或者體連接，而不是"絕緣體上"結(jié)構(gòu)。Ge或者GaAs FET的體 類型會呈現(xiàn)大的結(jié)漏電流以及較差的短溝道效應控制。解決方法之一 為垂直構(gòu)建器件代替平行于水平平面的方式。圖13C給出了這種結(jié)構(gòu) 的一個實施方式垂直溝道FET，包含垂直FET所具有的優(yōu)點，例 如SCE控制、良好的可縮放性等。另一方法為在選擇性淀積第二半 導體材料的過程中外延生長與第二半導體材料層晶格匹配的氧化物層。其結(jié)果，在位于再生長區(qū)域中隨后用于器件制造的一部分下方具
有氧化物層，這在Currie提出的共同未決的美國專利申請第 11/000,566號中詳細討論，通過參考包含于此。
包含此處公開的內(nèi)容的其他實施方式可以在不偏離本發(fā)明必要 特征之主旨或者其范圍的前提下使用。因此前述實施方式在所有方面 僅視為此處所述發(fā)明的說明性內(nèi)容的而非限制性內(nèi)容。因此，本發(fā)明 的范圍僅受到所附權(quán)利要求的限定。
權(quán)利要求
1、一種形成半導體異質(zhì)結(jié)構(gòu)的方法，該方法包括以下步驟(a)提供具有表面并包括第一半導體材料的襯底；(b)在襯底上方提供位錯阻擋掩模，該掩模包括電介質(zhì)材料和具有延伸至襯底表面并由至少一個側(cè)壁限定的開口，側(cè)壁的至少一部分以與第一半導體材料的選定結(jié)晶學方向成方向角的方式與襯底表面相交；(c)在開口內(nèi)淀積包括第二半導體材料的再生長層，方向角使再生長層中的線位錯密度隨離襯底表面距離的增加而降低。
2、 根據(jù)權(quán)利要求1所述的方法，還包括在再生長層上方和位錯阻擋掩模層的至少一部分上方淀 積包含第二半導體材料的過生長層的步驟。
3、 根據(jù)權(quán)利要求2所述方法，還包括將過生長層的至少 一部分結(jié)晶化的步驟。
4、 根據(jù)權(quán)利要求1所述的方法，其中， 第一半導體材料包含硅或者硅鍺合金。
5、 根據(jù)權(quán)利要求l所述的方法，其中， 第一半導體材料主要包括硅或者硅鍺合金。
6、 根據(jù)權(quán)利要求l所述的方法，其中，第二半導體材料選自包括II族、III族、IV族、V族、VI族元 素、和它們的組合的組。
7、 根據(jù)權(quán)利要求6所述的方法，其中，笫二半導體材料選自包括鍺、鍺硅、砷化鎵、銻化鋁、銻化銦鋁、 銻化銦、砷化銦、磷化銦和氮化鎵的組。
8、 根據(jù)權(quán)利要求l所述的方法，其中， 第二半導體材料是成分遞變的。
9、 根據(jù)權(quán)利要求l所述的方法，其中，選定的第一半導體材料的結(jié)晶學方向與再生長層中的線位錯的至少一個傳播方向一致。
10、 根據(jù)權(quán)利要求9所述的方法，其中， 方向角的范圍為約30到約60度。
11、 才艮據(jù)權(quán)利要求IO所述的方法，其中， 方向角為約45度。
12、 根據(jù)權(quán)利要求l所述的方法，其中，襯底表面具有選自包括(100) 、 (110) 、 (111)的組的結(jié)晶 學方向。
13、 根據(jù)權(quán)利要求12所述的方法，其中，選定的結(jié)晶學方向與第一半導體材料的<110>結(jié)晶學方向基本一致。
14、 根據(jù)權(quán)利要求12所述的方法，其中，側(cè)壁的一部分以與第一半導體材料的<100>結(jié)晶學方向基本一 致的方式與襯底表面相交。
15、 根據(jù)權(quán)利要求1所述的方法，其特征為 第一半導體材料無極性，第二半導體材料有極性，方向角使得再生長層中的反相疇界密度隨離開襯底表面距離的增加而降低。
16、 根據(jù)權(quán)利要求1所述的方法，其中，方向角使得再生長層中的層錯密度隨離開襯底表面距離的增加 而降低。
17、 根據(jù)權(quán)利要求l所述的方法，其中，方向角使得再生長層中的孿晶界密度隨離開襯底表面距離的增 加而降低。
18、 根據(jù)權(quán)利要求1所述的方法，其中， 電介質(zhì)材料包括二氧化硅或者氮化硅。
19、 根據(jù)權(quán)利要求1所述的方法，還包括使再生長層平坦化的步驟，使得經(jīng)過平坦化步驟后，再生 長層的平坦化表面與位錯阻擋掩模的上表面基本上共面。
20、 根據(jù)權(quán)利要求19所述的方法，其中，平坦化步驟包括化學機械拋光。
21、 根據(jù)權(quán)利要求l所述的方法，其中，線位錯結(jié)束于位于離開襯底表面預定距離H處或者其下方的位 錯阻擋掩模中的開口的側(cè)壁。
22、 根據(jù)權(quán)利要求21所述的方法，其中， 位錯阻擋掩模中的開口具有可變寬度。
23、 根據(jù)權(quán)利要求21所述的方法，其中， 位錯阻擋掩模中的開口的側(cè)壁包括(a) 靠近襯底表面放置且離開襯底表面的高度至少等于預定距 離H的第一部分；和(b) 設(shè)置于第一部分上方的第二部分。
24、 根據(jù)權(quán)利要求23所述的方法，其中， 側(cè)壁的第一部分大致平行于第二部分。
25、 根據(jù)權(quán)利要求23所述的方法，其中， 側(cè)壁的第二部分向外展開。
26、 根據(jù)權(quán)利要求1所述的方法，其中，位錯阻擋掩模中的開口的側(cè)壁的離開襯底表面的高度至少等于 預定距離H,開口基本為矩形并具有預定寬度W,開口寬度W小于 該開口長度L。
27、 根據(jù)權(quán)利要求26所述的方法，其中， 開口寬度W小于約500nm。
28、 根據(jù)權(quán)利要求27所述的方法，其中， 開口長度L超過W和H的每一個。
29、 根據(jù)權(quán)利要求1所述的方法，還包括在襯底上提供位錯阻擋掩模之前，在襯底的至少一部分上 方淀積晶格失配層的步驟，晶格失配層包括第三半導體材料并至少部 分地松l
30、 根據(jù)權(quán)利要求29所述的方法，其中，還包括在提供位錯阻擋掩模之前平坦化晶格失配層的步驟。
31、 一種半導體結(jié)構(gòu)，包括(a) 具有表面并包括第一半導體材料的襯底；(b) 設(shè)置于襯底上方的位錯阻擋掩模，該掩模具有延伸至襯底 表面并由至少一個側(cè)壁限定的開口，側(cè)壁的至少一部分以與第一半導 體材料的選定結(jié)晶學方向成方向角的方式與襯底表面相交；(c) 包含形成于開口中的第二半導體材料的再生長層，方向角 導致再生長層中的線位錯的密度隨離開襯底表面距離的增加而降低
32、 根據(jù)權(quán)利要求31所述的結(jié)構(gòu)，其中， 線位錯結(jié)束于位于離開襯底表面預定距離H處或者其下方的位錯阻擋掩模中的開口的側(cè)壁。
33、 根據(jù)權(quán)利要求31所述的結(jié)構(gòu)，其中，第一半導體材料無極性，第二半導體材料有極性，方向角使得再 生長層中的反相疇界密度隨離開襯底表面距離的增加而降低。
34、 根據(jù)權(quán)利要求31所述的結(jié)構(gòu)，其中， 位錯阻擋掩模中的開口具有可變的寬度。
35、 根據(jù)權(quán)利要求31所述的結(jié)構(gòu)，其中，位錯阻擋掩模中的開口的側(cè)壁的離開襯底表面的高度至少等于 預定距離H,開口基本為矩形并具有預定寬度W，W小于開口長度L。
36、 根據(jù)權(quán)利要求35所述的結(jié)構(gòu)，其中， 開口寬度W小于約500nm。
37、 根據(jù)權(quán)利要求35所述的結(jié)構(gòu)，其中， 開口長度L超過W和H的每一個。
38、 根據(jù)權(quán)利要求31所述的結(jié)構(gòu)，其中， 第一半導體材料包含硅或者硅鍺合金。
39、 根據(jù)權(quán)利要求31所述的結(jié)構(gòu)，其中，第二半導體材料選自包括II族、III族、IV族、V族、VI族元 素、和它們的組合的組。
40、 根據(jù)權(quán)利要求39所述的結(jié)構(gòu)，其中， 第二半導體材料選自包括鍺、鍺硅、砷化鎵、氮化鎵的組。
41、 根據(jù)權(quán)利要求31所述的結(jié)構(gòu)，其中， 結(jié)晶學方向與線位錯的至少一個傳播方向一致。
42、 根據(jù)權(quán)利要求41所述的結(jié)構(gòu)，其中， 所述角度為約45度。
43、 根據(jù)權(quán)利要求31所述的結(jié)構(gòu)，其中，襯底表面具有選自包括(100) 、 (110) 、 (111)的組的結(jié)晶 學方向。
44、 根據(jù)權(quán)利要求43所述的結(jié)構(gòu)，其中，側(cè)壁部分與襯底表面之間的相交部分與第一半導體材料的 <110>結(jié)晶學平面基本一致。
45、 根據(jù)權(quán)利要求31所述的方法，其中， 位錯阻擋掩模包括電介質(zhì)材料。
46、 根據(jù)權(quán)利要求45所述的方法，其中， 電介質(zhì)材料包括二氧化硅和氮化硅。
47、 根據(jù)權(quán)利要求31所述的方法，還包括包含在再生長層上方以及位錯阻擋掩模的至少一部分上方放置 的第二半導體材料的過生長層。
48、 根據(jù)權(quán)利要求47所述的方法，還包括 在位錯阻擋掩模下方的襯底的至少一部分上方放置的晶格失配層，晶格失配層包括第二半導體材料并至少部分地松弛。
49、 一種形成于具有表面并包括第一半導體材料的襯底上方的半 導體器件，該器件包括源區(qū)、漏區(qū)及它們之間的溝道區(qū)，該器件包括:(a) 設(shè)置于襯底上方的位錯阻擋掩模，該掩模具有延伸至襯底 表面并由至少一個側(cè)壁限定的開口 ，側(cè)壁的至少一部分以與第一半導 體材料的選定結(jié)晶學方向成方向角的方式與襯底表面相交；和(b) 形成于開口內(nèi)的再生長區(qū)域，該再生長區(qū)域包括i. 包含第二半導體材料并靠近襯底表面放置的第一部分，再生長 區(qū)域中的線位錯結(jié)束于該第一部分；以及ii. 設(shè)置于第一部分上方并具有形成在其中的溝道區(qū)域的第二部分，第二部分包括第三半導體材料。
50、 根據(jù)權(quán)利要求49所述的器件，其中， 第一半導體材料層包括硅。
51、 根據(jù)權(quán)利要求49所述的器件，其中，半導體襯底包括(a) 硅晶片；(b) 設(shè)置于其上的絕緣層；(c) 設(shè)置在絕緣層上的應變半導體層。
52、 根據(jù)權(quán)利要求51所述的器件，其中， 應變半導體層包括硅或鍺。
53、 根據(jù)權(quán)利要求49所述的器件，其中， 第二半導體材料和第三半導體材料為相同的半導體材料。
54、 根據(jù)權(quán)利要求49所述的器件，其中， 半導體襯底包括(a) 硅晶片；(b) 設(shè)置在其上的、成分均勻的、松弛的Si^Gex層；(c) 設(shè)置在松弛的Si^Gex層上的應變硅層。
55、 根據(jù)權(quán)利要求54所述的器件，其中，設(shè)置于成分均勻的Si^Gex松弛層和硅晶片之間的成分遞變的
56、 根據(jù)權(quán)利要求54所述的器件，其中， 設(shè)置于成分均勻的SihGex松弛層和硅晶片之間的絕緣層。
57、 根據(jù)權(quán)利要求49所述的器件，還包括設(shè)置于襯底的至少一部分和位錯阻擋掩模之間的晶格失配層，晶 格失配層包括第二半導體材料并至少部分地松弛。
58、 根據(jù)權(quán)利要求57所述的器件，其中， 晶格失配層是平坦化的。
59、 根據(jù)權(quán)利要求49所述的器件，其中，第二半導體材料和第三半導體材料層的至少一個選自包括II族、 III族、IV族、V族、VI族元素、和它們的組合的組。
60、 根據(jù)權(quán)利要求49所述的器件，其中，第二半導體材料和第三半導體材料層的至少一個選自包括鍺、鍺 硅、砷化鎵、氮化鎵、砷化銦鋁、砷化銦鎵、磷化銦鎵和磷化銦的組。
61、 根據(jù)權(quán)利要求49所述的器件，其中，再生長區(qū)域的第一部分包括硅鍺，再生長區(qū)域的第二部分包括應 變鍺層。
62、 根據(jù)權(quán)利要求49所述的器件，其中，再生長區(qū)域的第一部分包括磷化銦，再生長區(qū)域的第二部分包括 設(shè)置于砷化銦鋁層上方的砷化銦鎵層。
全文摘要
本發(fā)明提供一種利用具有基本上耗盡了的線位錯的上部的有限面積區(qū)域制造單片晶格失配的半導體異質(zhì)結(jié)構(gòu)的方法，以及基于這種晶格失配異質(zhì)結(jié)構(gòu)制造半導體器件的方法。
文檔編號H01L21/20GK101300663SQ200680023212
公開日2008年11月5日 申請日期2006年5月17日 優(yōu)先權(quán)日2005年5月17日
發(fā)明者安東尼·J·洛赫特費爾德, 托馬斯·A·郎杜, 格林·布雷恩維特, 程志淵, 詹姆斯·菲奧里扎, 馬修·T·柯里 申請人:琥珀波系統(tǒng)公司