專利名稱：低溫下制造的包括半導(dǎo)體二極管的高密度非易失性存儲器陣列的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種包括鍺或鍺合金二極管的極高密度的非易失性存儲器陣列。
背景技術(shù)：
在常規(guī)的半導(dǎo)體裝置中，存儲器單元是制造在單晶硅圓晶片襯底中，其中導(dǎo)電線 路可提供通到所述存儲器單元的電連接。 一般來說，這些導(dǎo)體可在形成陣列之后形成， 且因此無需受到形成所述存儲器單元自身所要求的溫度。具體來說，頂部金屬導(dǎo)體無 需受到(例如)在多晶體硅(在本說明中將多晶體硅稱為多晶硅)的沉積及結(jié)晶期間 所經(jīng)歷的溫度，所述溫度通常超過約550攝氏度(多晶硅通常用于存儲器元件，例如 控制柵極和浮動?xùn)艠O)。因此，不能承受高處理溫度的金屬(例如，鋁和銅)可成功地 用于常規(guī)二維半導(dǎo)體裝置中的導(dǎo)體中。鋁和銅都是低電阻率材料，可理想地用于半導(dǎo)體中。
在整體式三維存儲器陣列中(例如Johnson等人的第6,034,882號美國專利 "Vertically stacked field programmable nonvolatile memory and method of fabrication"中所
闡述的整體式三維存儲器陣列，所述專利受讓給本發(fā)明受讓人且以引用方式并入本文 中)，單晶硅晶圓片襯底上方可上下堆置地形成多個存儲器階層。
在整體式三維存儲器陣列中，形成為第一存儲器階層的一部分的導(dǎo)體必須能夠承 受形成下一階層中以及所有隨后形成的存儲器階層中存儲器單元的每一元件所要求的 處理溫度。如果所述存儲器單元包含必需結(jié)晶的已沉積硅，則在使用常規(guī)的沉積和結(jié) 晶技術(shù)的情況下導(dǎo)體必須能夠承受超過(例如)550攝氏度的溫度。
鋁線路往往會在高于約475攝氏度的溫度下變軟而被擠出，而銅的耐熱性則更低。 因此，在那些像Johnson等人的陣列中， 一直將能經(jīng)受住較高處理溫度的材料優(yōu)選用 作導(dǎo)體。
當(dāng)將像Johnson等人的那些存儲陣列按比例縮放到較小的尺寸時，導(dǎo)體的橫截面 積會縮小，從而增大了其電阻。因此，需要一種用以在低溫下制作包括已沉積半導(dǎo)體 材料的高密度存儲裝置從而允許使用低電阻導(dǎo)體的強(qiáng)健、低成本的方法。

發(fā)明內(nèi)容
本發(fā)明由下文的權(quán)利要求書所界定，且此章節(jié)的任何內(nèi)容都不應(yīng)視為對這些權(quán)利 要求的限制。 一般來說，本發(fā)明涉及一種可制造于高密度陣列中的非易失性存儲器單元，其具有鍺或鍺合金二極管及由低電阻率材料形成的導(dǎo)體。
本發(fā)明的第一方面提供一種形成整體式三維存儲器陣列的方法，所述方法包括 在襯底上方形成第一存儲器階層，所述第一存儲器階層包括多個第一存儲器單元，每 一第一存儲器單元均包含半導(dǎo)體材料；及在所述第一存儲器階層上方整體地形成第二 存儲器階層，其中在形成所述整體式三維存儲器陣列期間，形成所述陣列期間的處理 溫度不超過約500攝氏度。
本發(fā)明的另一方面提供一種整體式三維存儲器陣列，其包括a)第一存儲器階 層，其包括i )多個第一底部導(dǎo)體，所述第一底部導(dǎo)體包括第一鋁層或第一銅層； ii)多個第一柱狀二極管，其位于第一底部導(dǎo)體上方，所述第一二極管包含鍺或鍺合 金；及iii)多個第一頂部導(dǎo)體，其位于所述第一二極管上方，所述第一頂部導(dǎo)體包括 第二鋁層或第二銅層；及b)第二存儲器階層，其整體地形成于所述第一存儲器階層 上方。
本發(fā)明的另一方面提供一種用于形成第一存儲器階層的方法，所述方法包括形 成多個大致平行、大致共面且沿第一方向延伸的第一軌狀底部導(dǎo)體，所述第一底部導(dǎo) 體包含銅或鋁；在所述第一底部導(dǎo)體上方形成多個第一二極管，所述第一二極管包含 鍺或鍺合金；在第一二極管上方形成多個大致平行、大致共面的第一軌狀頂部導(dǎo)體一 第一頂部導(dǎo)體，所述第一頂部導(dǎo)體沿與所述第一方向不同的第二方向延伸，所述第一 頂部導(dǎo)體包含銅或鋁，其中在形成第一存儲器階層期間，處理溫度不超過500攝氏度。
本發(fā)明的另一方面提供一種非易失性可一次性編程的存儲器單元，其包括底部 導(dǎo)體；多晶體二極管，其位于所述底部導(dǎo)體上方；及頂部導(dǎo)體，其位于所述二極管上 方，其中在編程所述單元之后，當(dāng)在所述頂部導(dǎo)體與所述底部導(dǎo)體之間施加約1伏的
電壓時，流經(jīng)二極管的電流至少約為ioo微安。
本發(fā)明的另一方面提供一種非易失性存儲器單元，其包括底部導(dǎo)體，其包含鋁 或銅；包含半導(dǎo)體材料的柱，其中所述半導(dǎo)體材料為至少20原子百分比的鍺；及頂部 導(dǎo)體，其包含鋁或銅，其中所述柱設(shè)置在所述頂部導(dǎo)體與所述底部導(dǎo)體之間，且其中 半導(dǎo)體材料以高電阻狀態(tài)形成，且在施加編程電壓時會轉(zhuǎn)變?yōu)樘幱诘碗娮锠顟B(tài)的二極管。
本發(fā)明的優(yōu)選實(shí)施例提供一種整體式三維存儲器陣列，其包括a)第一存儲器 階層，其形成于襯底上方，所述第一存儲器階層包括多個存儲器單元，每一存儲器單 元均包括i )包含鋁合金的底部導(dǎo)體；ii)包含半導(dǎo)體材料的柱，其中所述半導(dǎo)體
材料為至少20原子百分比的鍺；及iii)頂部導(dǎo)體，其包含鋁合金，其中所述柱設(shè)置在
所述頂部導(dǎo)體與所述時轉(zhuǎn)變?yōu)樘幱诘碗娮锠顟B(tài)的二極管；及b)第二存儲器階層，其 整體地形成于第一存儲器階層上方。
本發(fā)明的另一優(yōu)選實(shí)施例提供整體式三維存儲器陣列，其包括a)形成于襯底
上方的第一存儲器層，所述第一存儲器層包括i )包括銅的底部導(dǎo)體，所述底部導(dǎo)
體通過波形花紋裝飾法形成；ii)包含半導(dǎo)體材料的柱，其中所述半導(dǎo)體材料為至少20原子百分比鍺；及iii)包含銅的頂部導(dǎo)體，所述頂部導(dǎo)體通過波形花紋裝飾法形成，
其中所述柱設(shè)置于所述頂部導(dǎo)體與所述底部導(dǎo)體之間，且其中半導(dǎo)體材料以高電阻狀
態(tài)形成，且在施加編程電壓后轉(zhuǎn)變?yōu)榈碗娮锠顟B(tài)的二極管；及b)整體地形成于第一 存儲器階層上方的第二存儲器階層。
本發(fā)明的優(yōu)選方面提供一種形成整體式三維存儲器陣列的方法，所述方法包括 a)通過包括以下步驟的方法在襯底上方形成第一存儲器階層i )形成多個大致平行、 大致共面的第一底部導(dǎo)體，所述第一底部導(dǎo)體包含銅或鋁合金；ii)在第一底部導(dǎo)體 上方形成多個第一二極管，所述第一二極管包含鍺或鍺合金；及iii)在所述第一二極 管上方形成多個大致平行、大致共面的第一頂部導(dǎo)體，所述第一頂部導(dǎo)體包含銅或鋁 合金；及b)在所述第一存儲器階層上方整體地形成第二存儲器階層。
本文所闡述的本發(fā)明每一方面及實(shí)施例可單獨(dú)地使用或者可彼此結(jié)合起來使用。 現(xiàn)在，將參照附圖闡述這些優(yōu)選的方面及實(shí)施例。


圖1是根據(jù)'470申請案形成的存儲器單元的透視圖。 圖2是包括如圖1單元的單元的存儲器階層的透視圖。
圖3是根據(jù)本發(fā)明實(shí)施例形成的可一次性編程的非易失性存儲器單元的透視圖。 圖4a-4c是圖解說明形成根據(jù)本發(fā)明優(yōu)選實(shí)施例形成的整體式三維存儲器陣列中 各階段的剖面圖。
圖5a-5d是圖解說明形成根據(jù)本發(fā)明另一優(yōu)選實(shí)施例形成的整體式三維存儲器陣 列中各個階段的剖面圖。
具體實(shí)施例方式
圖1顯示Herner等人的第10/326,470號美國專利申請案(下文稱作'470申請案) 中所教示的存儲器單元，已放棄申請且以引用方式并入本文中。'470申請案闡述了整 體式三維存儲器陣列的制造和使用，所述整體式三維存儲器陣列包括這種形成于襯底 (優(yōu)選由單晶體硅制成)上的單元。相關(guān)的存儲器陣列及其使用和制造方法教示于如 下申請案中Hemer等人于2004年9月29日提出申請的第10/955,549號美國專利申 請案"Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States"(且下文稱作'549申請案)、Herner等人于2004年12月17日提 出申請的第11/015,824號美國專利申請案"Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode"(且下文稱作'824申請案)以及Herner等人于2004年9 月29日提出申請的第10/954,577號美國專利申請案"Junction Diode Comprising Varying Semiconductor Compositions"(且下文稱作'577申請案)，所有申請案均為本申請案受 讓人所有且以引用方式并入本文中。參見圖1，在'470申請案的優(yōu)選實(shí)施例中，多晶硅二極管30設(shè)置在底部導(dǎo)體20 與頂部導(dǎo)體40之間，且通過介電斷裂反熔絲18 (通常為薄氧化物層)與頂部導(dǎo)體40 分開。所述單元以初始的高電阻狀態(tài)形成，且當(dāng)在底部導(dǎo)體20與頂部導(dǎo)體40之間施 加讀取電壓時，這兩者之間有極少或沒有電流。然而，在施加編程電壓時，所述單元 永久地轉(zhuǎn)變?yōu)榈碗娮锠顟B(tài)。在這種低電阻狀態(tài)中，當(dāng)在底部導(dǎo)體20與頂部導(dǎo)體40之 間施加讀取電壓時，會流過能可靠檢測到的電流。所述初始高電阻狀態(tài)可對應(yīng)于(例 如)數(shù)據(jù)"0"，而已編程低電阻狀態(tài)對應(yīng)于數(shù)據(jù)"1"。
從高電阻狀態(tài)到低電阻狀態(tài)的變化由至少兩種變化所導(dǎo)致。介電斷裂反熔絲18 遭到介電擊穿及不可逆轉(zhuǎn)的斷裂，且通過由反熔絲18形成的斷裂路徑而變?yōu)榫哂袑?dǎo)電 性。另外，如'549申請案中更全面地闡述，二極管自身的半導(dǎo)體材料從高電阻狀態(tài)轉(zhuǎn) 變?yōu)榈碗娮锠顟B(tài)。二極管30在編程之前為多晶的。在施加編程電壓后，多晶硅二極管 30比施加所述編程電壓之前更具導(dǎo)電性。
在'470、 '549、 '824與'577申請案的優(yōu)選實(shí)施例中，底部導(dǎo)體20與頂部導(dǎo)體40包 含氮化鈦粘合層2和22及鎢層4和24。氮化鈦障壁層9使二極管30的多晶硅與鎢層 4分開?？蓪⒍鄠€這種具有中間二極管和反熔絲的頂部和底部導(dǎo)體制造成交叉點(diǎn)陣列， 從而形成第一存儲器階層，所述第一存儲器階層的示例性部分顯示于圖2中。
圖1的存儲器單元對于各種各樣的尺寸都是非常有效的。然而，當(dāng)將所述設(shè)計(jì)按 比例縮放到更小的尺寸時，底部導(dǎo)體20與頂部導(dǎo)體40的剖面面積減小，而所述導(dǎo)體 的電阻增大。由于高縱橫比特征很難可靠地圖案化及蝕刻且高縱橫比間隙很難用電介 質(zhì)來填充，所以通過迅速增大厚度來補(bǔ)償逐漸減小的寬度是不切實(shí)際的。以極小的形 體尺寸，鎢導(dǎo)體可能電阻太高而不能實(shí)現(xiàn)成功的裝置性能。
期望使用低電阻率材料來形成頂部和底部導(dǎo)體。然而，如早先所述，多晶硅二極 管30的結(jié)晶常規(guī)地是在與使用鋁或銅不相容的溫度下實(shí)施。
幾十年前，硅(而不是鍺)成為用于半導(dǎo)體集成電路中的標(biāo)準(zhǔn)半導(dǎo)體材料。這在
很大程度上是因?yàn)檫@個事實(shí)硅在氧化時形成二氧化硅，而二氧化硅是無論何時需要 電介質(zhì)時均廣泛使用的高質(zhì)量介電材料，除其它用途之外，二氧化硅尤其可用作階層 間電介質(zhì)、場氧化物、間隙填充材料及柵極電介質(zhì)。單晶體鍺裝置的商業(yè)化一直相對 較少，且使用單晶體鍺的裝置的商業(yè)化則更少。
在本發(fā)明中，多晶體二極管由鍺或富含鍺的合金形成。在Edelman等人的"Initial Crystallization Stage of Amorphous Germanium Films," J. Appl. Phys.， 5153 (1992)中闡述 了在低達(dá)約350攝氏度的溫度下的鍺結(jié)晶。在約475攝氏度以下結(jié)晶允許使用鋁導(dǎo)體， 而更低的溫度允許使用銅導(dǎo)體。這些低電阻率金屬形成低電阻導(dǎo)體，所述低電阻導(dǎo)體 可形成減小的橫截面。減小的寬度和縱橫比允許存儲器陣列中具有較高的密度。
圖3顯示根據(jù)本發(fā)明形成的存儲器單元。在此實(shí)施例中，底部導(dǎo)體20及頂部導(dǎo) 體40分別包含鋁層15與25;在替代實(shí)施例中所述導(dǎo)體包含銅。二極管32是由鍺或 鍺合金形成的p-i-n二極管。所述鍺合金優(yōu)選為至少20原子百分比的鍺，優(yōu)選為至少50原子百分比的鍺，且在優(yōu)選實(shí)施例中為至少80或至少90原子百分比的原子鍺。介 電斷裂反熔絲18在導(dǎo)體之間與二極管32串聯(lián)布置。介電斷裂反熔絲18可由任何適當(dāng) 的介電材料形成，例如氧化物、氮化物或氧氮化物。
在對大規(guī)模生產(chǎn)仍然實(shí)用的退火時間，使用鍺或富含鍺的合金而不是硅可允許二 極管的結(jié)晶溫度降到低達(dá)約350攝氏度。
將提供兩個詳細(xì)實(shí)例，其中每一不同的整體式三維存儲器陣列都是根據(jù)本發(fā)明形 成的。第一實(shí)施例將闡述鋁導(dǎo)體的使用，而第二實(shí)施例將闡述銅導(dǎo)體的使用。為清晰 起見，其中包含許多包含步驟、材料及工藝條件在內(nèi)的細(xì)節(jié)。應(yīng)了解，這個實(shí)例為非 限定性，且可以修改、省略或加強(qiáng)這些細(xì)節(jié)而其結(jié)果仍在本發(fā)明范圍之內(nèi)。具體來說， '470、 '549、 '824、 '577及其它并入的申請案和專利中的教示可與根據(jù)本發(fā)明的存儲器 的形成相關(guān)。為簡單起見，將不包含并入的申請案和專利的所有細(xì)節(jié)，但應(yīng)理解，并 不打算排除這些申請案或?qū)＠械娜魏谓淌尽?br> 實(shí)例鋁導(dǎo)體
參看圖4a，所述存儲器的形成開始于襯底100。襯底100可以是此項(xiàng)技術(shù)中已知 的任何半導(dǎo)襯底，例如，單晶體硅、IV-IV化合物(例如，硅-鍺、或硅-鍺-碳)、III-V 化合物、II-VII化合物、這些襯底上的外延層、或任何其它半導(dǎo)體材料。所述襯底可 包括制造在其中的集成電路。
在襯底100上方形成絕緣層102。絕緣層102可以是氧化硅、氮化硅、高介電膜、 Si-C-O-H膜，或任一其它合適的絕緣材料。
將第一導(dǎo)體200形成于襯底100及絕緣體102上方?？蓪⒄澈蠈?04包含在絕緣 層102與導(dǎo)電層106之間來幫助導(dǎo)電層106粘合。雖然可使用其它材料，但粘合層104 的優(yōu)選材料是氮化鈦，或者可省略所述層?？梢杂扇魏纬Ｒ?guī)方法來沉積粘合層104， 例如通過濺鍍。
粘合層104的厚度可介于從約20埃到約500埃范圍內(nèi)，且優(yōu)選地介于約100埃 與約400埃之間，最優(yōu)地約為200埃。請注意，在此論述中，"厚度"將表示沿垂直于 襯底100的方向所測量的垂直厚度。
將沉積的下一個層是導(dǎo)電層106。在本實(shí)施例中，導(dǎo)電層106是鋁或鋁合金，雖 然在非優(yōu)選實(shí)施例中可使用任何此項(xiàng)技術(shù)中己知的導(dǎo)電材料，例如經(jīng)摻雜的半導(dǎo)體、 金屬(例如鎢或金屬硅化物)。導(dǎo)電層106的厚度可部分地取決于所期望的薄層電阻， 且因此可以是任何可提供所期望薄層電阻的厚度。在一個實(shí)施例中，導(dǎo)電層106的厚 度可介于從約500埃到約3000埃的范圍內(nèi)，優(yōu)選地可為約1000埃到約2000埃，最優(yōu) 地約為1200埃。
在導(dǎo)電層106上沉積另一優(yōu)選地由氮化鈦制成的層110。這個層可為與粘合層104 大約相同的厚度?？墒褂每狗瓷渫繉?。氮化鈦層110將用作鋁層106與尚未形成的二 極管的鍺或富鍺合金之間的障壁層。
一旦所有將形成導(dǎo)體軌道的層經(jīng)沉積，則使用任何適合的掩蔽及蝕刻工藝來圖案化及蝕刻所述層，以形成如圖4b中剖面圖所示的大致平行、大致共面的導(dǎo)體200。在
一個實(shí)施例中，通過光刻來沉積、圖案化光阻劑并蝕刻所述層，且然后使用標(biāo)準(zhǔn)處理 技術(shù)(例如，在含有氧氣的等離子體中"灰化")來去除所述光阻劑，且剝除在常規(guī)液
體溶劑(例如，那些由EKC配制的溶劑)中蝕刻期間形成的剩余聚合物。
在重復(fù)模式中，間距是特征和相同特征的下一次重現(xiàn)之間的距離。例如，在如導(dǎo) 體200的多個大致平行的線中，導(dǎo)體200的間距為從一條線的中點(diǎn)到下一條線的中點(diǎn) 的距離?？梢匀魏纹谕拈g距來形成導(dǎo)體200，但是導(dǎo)體200的間距優(yōu)選地為不超過 180nm，較優(yōu)地不超過約150nm，更優(yōu)地不超過約120nm，且最優(yōu)地不超過約90 nm。 導(dǎo)體200的間距可少于90 nm。
接下來，在導(dǎo)體軌道200上方及之間沉積介電材料108。介電材料108可以是任 何己知的電絕緣材料，例如氧化硅、氮化硅或氧氮化硅。在優(yōu)選實(shí)施例中，將二氧化 硅用作介電材料108?？墒褂萌魏我阎墓に噥沓练e氧化硅，例如化學(xué)氣相沉積 (CVD)、或例如高密度等離子體CVD (HDPCVD)。
最后，去除導(dǎo)體軌道200頂部上的介電材料108，暴露由介電材料108分開的導(dǎo) 體軌道200的頂部，并留下大致平坦的表面109。由此產(chǎn)生的結(jié)構(gòu)顯示于圖4a中?？?通過此項(xiàng)技術(shù)中已知的任何工藝(例如，回蝕或化學(xué)機(jī)械平面化(CMP))來實(shí)施去 除所述過度填充的電介質(zhì)以形成平坦表面109。例如，有利地，可使用Raghuram等人 于2004年6月30日提出申請且以引用方式并入本文中的第10/883417號美國申請案 "Nonselective U叩atterned Etchback to Expose Buried Patterned Features"中所闡述的回蝕 技術(shù)。
如果通過CMP來實(shí)施這個平面化步驟，則會丟失氮化鈦層110的某些厚度(例 如，約600埃)。在這種情況下，應(yīng)該提供額外的氮化鈦犧牲厚度，以便優(yōu)選地在CMP 之后剩余至少約200埃的氮化鈦。
概括地說，底部導(dǎo)體由包括以下步驟的方法形成沉積鋁層或包括鋁層的導(dǎo)電堆 疊；圖案化并蝕刻所述鋁層或?qū)щ姸询B來形成第一底部導(dǎo)體；在所述第一底部導(dǎo)體上 方及之間沉積第一介電材料；及平面化以形成大致平坦的表面從而共同暴露第一底部 導(dǎo)體和第一介電材料。
接下來，參看圖4b，將在所完成的導(dǎo)體軌道200上方形成垂直的柱。(為節(jié)省空 間，在圖4b及隨后的圖式中略去襯底100，可在這個圖式以及隨后的圖式中假設(shè)其存 在)。沉積將被圖案化成柱的半導(dǎo)體材料。所述半導(dǎo)體材料可以是硅、硅-鍺、硅-鍺 -碳、鍺或其它合適的IV-IV化合物、砷化鎵、磷化銦或其它合適的III-V化合物、硒 化鋅或其它II-VII化合物、或其組合。在優(yōu)選實(shí)施例中，可使用任何比例的鍺的鍺合 金，例如其中包含至少20、至少50、至少80或至少90原子百分比的鍺或純鍺。本實(shí) 例將闡述純鍺的使用。術(shù)語"純鍺"不排除存在導(dǎo)電性增強(qiáng)慘雜劑或典型生產(chǎn)環(huán)境中 正常發(fā)現(xiàn)的污染物。
在優(yōu)選實(shí)施例中，所述半導(dǎo)體柱包括結(jié)型二極管。本文所用術(shù)語結(jié)型二極管是指具有非電阻性導(dǎo)電特性的半導(dǎo)體裝置，所述半導(dǎo)體裝置具有兩個終端電極，且由一個 電極處是p型且另一電極處是n型的半導(dǎo)材料制成。實(shí)例包含p-n 二極管和n-p 二極 管，所述二極管具有相接觸的p型半導(dǎo)體材料和n型半導(dǎo)體材料，例如齊納二極管及 p-i-n二極管，其中本征(未摻雜的)半導(dǎo)體材料內(nèi)插在p型半導(dǎo)體材料和n型半導(dǎo)體 材料之間。
在多數(shù)優(yōu)選實(shí)施例中，所述結(jié)型二極管包括第一導(dǎo)電類型的底部重?fù)诫s區(qū)域及與 所述第一導(dǎo)電類型相反的第二導(dǎo)電類型的頂部重?fù)诫s區(qū)域。位于頂部與底部區(qū)域之間 的中間區(qū)域?yàn)榈谝换蛘叩诙?dǎo)電類型的本征或輕摻雜區(qū)域。可將這種二極管描述為 p-i-n二極管。
在這個實(shí)例中，底部重?fù)诫s區(qū)域112是經(jīng)重?fù)诫s的n型鍺。在最優(yōu)實(shí)施例中，通 過任一常規(guī)方法，優(yōu)選地通過原位摻雜，沉積并以n型摻雜劑(例如磷)摻雜重?fù)诫s 區(qū)域112，但作為替代摻雜也可通過離子植入來進(jìn)行。這個層的厚度優(yōu)選地介于約200 埃與約800埃之間。
接下來，沉積將形成所述二極管剩余部分的鍺。在某些實(shí)施例中，隨后的平面化 步驟將去除某些鍺，所以要沉積額外的厚度。如果使用常規(guī)的CMP方法來實(shí)施所述 平面化步驟，則可丟失約800埃的厚度(這是平均數(shù)，這個量在圓晶片上不同處不相 同)。視CMP期間所使用的漿液和方法而定，鍺的丟失可更多或更少。如果通過回蝕 方法來實(shí)施平面化步驟，則可去除只大約400?；蚋俚逆N。視將要使用的平面化方 法和期望的最終厚度，可通過任一常規(guī)方法沉積介于約800埃與約4000埃之間的未摻 雜鍺114,優(yōu)選地介于約1500埃與約2500埃之間，最優(yōu)地介于約1800埃與約2200 埃之間。如果需要，可輕摻雜鍺層114。在稍后的植入步驟中將形成頂部重?fù)诫s區(qū)域 116，但其此時還不存在，且因此在圖12b未顯示。
將圖案化并蝕刻剛剛沉積的鍺來形成柱300。柱300應(yīng)該具有與下面的導(dǎo)體200 大約相同的間距及大約相同的寬度，以使每一柱300形成于導(dǎo)體200的頂部上?？梢?容許某些不對準(zhǔn)。
可使用任一合適的掩蔽及蝕刻工藝來形成柱300。例如，可以使用標(biāo)準(zhǔn)光刻技術(shù) 來沉積、圖案化并蝕刻光阻劑，然后去除所述光阻劑。作為另一選擇，可將某種其它 材料(例如，二氧化硅)的硬掩膜形成于半導(dǎo)體層堆疊的頂部，其中底部抗反射涂層 (BARC)位于頂部，然后圖案化并蝕刻所述硬掩膜。類似地，介電抗反射涂層(DARC) 可用作硬掩膜。
有利地，可使用如下申請案中所闡述的光刻技術(shù)來實(shí)施任何根據(jù)本發(fā)明的用于形 成存儲器陣列的光刻步驟Chen于2003年12月5日提出申請的第10/728436號美國 申請案"Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting"、或Chen于2004年4月1日提出申請的第10/815312號美國申請案"Photomask Features With Chromeless Nonprinting Phase Shifting Window "，所述兩個申請案均由本 發(fā)明受讓人所有且以引用方式并入本文中。概括地說，通過包括以下步驟的方法來形成柱300:在大致平坦的表面上方沉積 鍺或鍺合金層堆疊；及圖案化并蝕刻所述層堆疊來形成第一柱。
在柱300上方及之間沉積介電材料108,從而填充其間的間隙。介電材料108可
以是任何已知的電絕緣材料，例如氧化硅、氮化硅或氧氮化硅。在優(yōu)選實(shí)施例中，將
二氧化硅用作絕緣材料?？墒褂萌魏我阎墓に?例如，CVD或HDPCVD)來沉積
二氧化硅。
接下來，去除柱300頂部上的介電材料，暴露由介電材料108分開的柱300的頂 部，并留下大致平坦的表面。所述過度填充的電介質(zhì)的去除和平面化可通過此項(xiàng)技術(shù) 中任何已知的工藝(例如，CMP或回蝕)來實(shí)施。例如，可使用Raghuram等人所闡 述的回蝕技術(shù)。由此產(chǎn)生的結(jié)構(gòu)顯示在圖4b中。
參看圖4c，在優(yōu)選實(shí)施例中，此時，通過使用p型摻雜劑(例如，硼或BF2)的 離子植入來形成重?fù)诫s頂部區(qū)域116。本文所述的二極管具有底部n型區(qū)域及頂部p 型區(qū)域。如果愿意，可倒換所述導(dǎo)電類型。如果需要，可在一個存儲器階層中使用底 部上具有n區(qū)域的p-i-n 二極管，而可在另一存儲器階層中使用底部上具有p型區(qū)域的 p-i-n 二極管。
駐留在柱300中的二極管是通過包括以下步驟的方法來形成的在第一導(dǎo)體及介 電填充物上方沉積半導(dǎo)體層堆疊；及圖案化并蝕刻所述半導(dǎo)體層堆疊來形成第一二極管。
如果要包含介電斷裂反熔絲118，則其可通過適當(dāng)介電材料的任一適當(dāng)?shù)蜏爻练e 來形成。例如，可在約150攝氏度下沉積^203層。作為另一選擇，所述反熔絲可以 是液相沉積的二氧化硅，也是低溫工藝。合適的方法由Nishiguchi等人闡述于"High quality Si02 film formation by highly concentrated ozone gas at below 600C," Applied Physics Letters 81， pp. 2190-2192 (2002)中；且由Hsu等人闡述于"Growth and electrical characteristics of liquid-phase deposited Si02 on Ge," Electrochemical and Solid State Letters 6, pp. F9-F11 (2003)中。其它替代方案包蛞通過低溫方法形成的氮化物或氧氮化 物。介電斷裂反熔絲118的優(yōu)選厚度介于約20埃與約80埃之間，優(yōu)選地為約50埃厚。 在某些實(shí)施例中，可以省略介電斷裂反熔絲118。
接下來，沉積導(dǎo)電材料或堆疊來形成頂部導(dǎo)體400。在優(yōu)選實(shí)施例中，接下來， 沉積氮化鈦障壁層120，繼而沉積鋁層122及頂部氮化鈦障壁層124。可如早先所述來 圖案化及蝕刻頂部導(dǎo)體400。優(yōu)選地，上伏第二導(dǎo)體400將沿與第一導(dǎo)體200不同的 方向延伸，優(yōu)選地與其大致垂直。圖4c中所示由此產(chǎn)生的結(jié)構(gòu)是存儲器單元的底部或 第一層。理想的是，所形成的每一頂部導(dǎo)體400都與一排柱300直接對準(zhǔn)?？扇菰S某 些不對準(zhǔn)。每一存儲器階層均包括底部導(dǎo)體200、柱300及頂部導(dǎo)體400。底部導(dǎo)體 200大致平行且沿第一方向延伸，且頂部導(dǎo)體400大致平行且沿與所述第一方向不同 的第二方向延伸。
請注意，在這個存儲器階層中，對于每一存儲器單元，底部導(dǎo)體、柱及頂部導(dǎo)體都是在單獨(dú)的圖案化步驟中各自圖案化的。
可在所述第一存儲器階層上方形成附加的存儲器階層。在某些實(shí)施例中，導(dǎo)體可 在各存儲器階層中共用，也就是說，頂部導(dǎo)體400可用作下一存儲器階層的底部導(dǎo)體。 在其它實(shí)施例中，在圖4c的第一存儲器階層上方形成層間電介質(zhì)(未圖示)，其表面
經(jīng)平面化，且第二存儲器階層的構(gòu)造從這個經(jīng)平面化的層間電介質(zhì)開始，且沒有共用 的導(dǎo)體。
如文中所述，所沉積的鍺在未摻雜或以n型摻雜劑摻雜且以相對較低溫度沉積的 情況下通常是非晶的。在所有存儲器階層經(jīng)構(gòu)造之后，可實(shí)施最終的相對低溫退火(例 如在介于約350攝氏度與約450攝氏度之間實(shí)施)以使鍺二極管結(jié)晶，在這個實(shí)施例 中，由此而得出的氧化物將由多晶鍺形成?？梢淮瓮嘶鹗勾笈鷪A晶片(例如，25個圓 晶片或更多)，從而維持充足的生產(chǎn)量。
各存儲器階層之間及襯底中各電路之間的垂直互連可優(yōu)選地形成為鎢插塞，其可 通過任何常規(guī)的方法來形成。
在光刻期間使用光罩以圖案化每一層。某些層在每一存儲器階層中是重復(fù)的，且 用以形成這些層的光罩可重復(fù)使用。例如，界定圖4c的柱300的光罩可針對每一存儲 器階層重復(fù)使用。每一光罩均包含用以使其正確對準(zhǔn)的參考標(biāo)記。當(dāng)重復(fù)使用光罩時， 第二次或隨后使用中所形成的參考標(biāo)記可能會干擾在先一次使用同一光罩期間所形成 的相同參考標(biāo)記。Chen等人在2005年3月31日提出申請且以引用的方式并入本文中 的第11/097,496號美國專利申請案"Masking of Repeated Overlay and Alignment Marks to Allow Reuse of Photomasks in a Vertical Structure"闡述了一種在形成如本發(fā)明的整體 式三維存儲器陣列期間避免這種干擾的方法。
實(shí)例銅導(dǎo)體
參看圖5a，在這個實(shí)施例中，與先前一樣，制造在襯底100與絕緣層102上方開 始，這可如先前實(shí)施例中所闡述的那樣來進(jìn)行。
在優(yōu)選實(shí)施例中，在絕緣層102上沉積由(例如)氮化硅制成的厚層201。在將 要進(jìn)行的波形花紋裝飾蝕刻期間，這個層將用作蝕刻停止層。
接下來，沉積由電介質(zhì)(例如，TEOS)制成的厚層202。其厚度可介于約1000 埃與約6000埃之間，優(yōu)選地為約4000埃。實(shí)施常規(guī)的波形花紋蝕刻以蝕刻大致平行 的溝道204。所述蝕刻停止在氮化硅層201上。以保形方式沉積由(例如)氮化鉭、 鉭、鎢、氮化鎢、氮化鈦或任何其它適當(dāng)材料制成的障壁層206，從而覆蓋介電層202 并為溝道204加襯。.
如圖5b中所示，接下來，將銅層208沉積在障壁層206上以填充溝道204。銅層 208優(yōu)選地為純銅，但如果需要時可使用銅合金。平面化步驟(例如，通過CMP)去 除過度填充的銅208,將銅208和電介質(zhì)202以及障壁材料206共同暴露在大致平坦 的表面處。底部導(dǎo)體200已經(jīng)形成。底部導(dǎo)體200的間距可如先前實(shí)施例中所闡述的 那樣。概括地說，底部導(dǎo)體200是通過如下步驟形成的沉積第一介電材料；在所述介 電材料中蝕刻多個大致平行的溝道；在第一介電材料上方沉積銅并填充所述溝道；平 面化以去除過度填充的銅并形成共同暴露第一底部導(dǎo)體及第一介電材料的大致平坦表 面。
參看圖5c，在所述平坦表面上沉積導(dǎo)電障壁層210。所述障壁層優(yōu)選為氮化鉭或 鉭，但作為替代也可使用一些其它合適的材料。
接下來，如先前實(shí)施例中那樣，沉積將要被蝕刻以形成二極管的鍺或鍺合金層堆 疊，其包含重?fù)诫sn型鍺層112及未摻雜鍺層114?？墒褂面N或任一先前提到的鍺合 金。如在先前實(shí)施例中，將通過稍后的植入步驟來摻雜重?fù)诫sp型鍺層116，且因此 其此時還沒有形成且未顯示在圖5c中。
將圖案化并蝕刻剛剛沉積的鍺來形成柱300。同樣也將蝕刻氮化鉭障壁層208， 而只留下暴露在各個柱之間的銅層208。柱300應(yīng)該具有與下面的導(dǎo)體200大約相同 的間距和大約相同的寬度，以使每一柱300都形成在導(dǎo)體200的頂部上?？梢匀菰S一 些不對準(zhǔn)。
一般來說，必須對銅進(jìn)行封裝以避免其擴(kuò)散到其它材料中。接下來，應(yīng)沉積由適 當(dāng)介電障壁材料(例如碳化硅、氮化硅、Si-C-O-H膜或某種其它高K電介質(zhì))制成的 薄層212，從而覆蓋介電層202并將銅208封裝在導(dǎo)體200中。碳化硅障壁電介質(zhì)212 還將覆蓋柱300的頂部，且視所述材料的階梯覆蓋而定還可覆蓋柱300的側(cè)壁。通過 (例如)HDPCVD來沉積氧化物108或其它適當(dāng)?shù)拈g隙填充材料，從而填充各個柱 300之間的間隙。介電層108的填充超過了柱300的頂部。
接下來，去除柱300頂部上的介電材料，暴露位于柱300頂部上的由介電材料108 分開的碳化硅障壁電介質(zhì)212，而留下大致平坦的表面。可通過此項(xiàng)技術(shù)中任一已知 的工藝(例如，CMP或回蝕)來實(shí)施去除所述過度填充的電介質(zhì)。例如，可使用Raghuram 等人所闡述的回蝕技術(shù)。接下來，在所述平坦表面上沉積氮化硅蝕刻停止層213。由 此產(chǎn)生的結(jié)構(gòu)顯示于圖5c中。
圖5d的視圖沿線A-A'垂直于圖5c的視圖。參照圖5d，在氮化硅蝕刻停止層213 上沉積介電材料214,其厚度優(yōu)選地可與底部導(dǎo)體200形成于其中的電介質(zhì)202的厚 度相當(dāng)。接下來，在電介質(zhì)214中蝕刻溝道。所述蝕刻將停止在氮化硅蝕刻停止層214 處。低速率蝕刻首先去除氮化硅層214，然后去除碳化硅層212，從而暴露出柱300 的頂部。此時，可優(yōu)選地實(shí)施p型摻雜劑(例如，硼或BF2)的離子植入，從而形成 重?fù)诫sp型區(qū)域116。
接下來，優(yōu)選地通過Al203的原子層沉積來形成介電斷裂反瑢絲218，從而保形 地填充溝道。作為替代，可使用如先前實(shí)施例中所闡述的形成介電斷裂反熔絲218的 替代方法。介電斷裂層218的厚度可優(yōu)選地介于約15埃與約80埃，優(yōu)選地為約50 埃厚。在某些實(shí)施例中，可省略介電斷裂反熔絲218。
以與底部導(dǎo)體200相同的方式來形成頂部導(dǎo)體400。優(yōu)選地由氮化鉭制成的障壁層220為溝道加襯，且銅層222填充所述溝道。平面化步驟(例如，通過CMP)去除 過度填充的銅，從而形成頂部導(dǎo)體400并形成大致平坦的表面。如果要在這個存儲器 階層與下一存儲器階層之間形成層間電介質(zhì)，則可在所述大致平坦的表面上沉積由(例 如)碳化硅制成的介電障壁層224來封裝銅層222。
如果相反下一存儲器階層將共用頂部導(dǎo)體400，也就是說，如果頂部導(dǎo)體400將 用作下一存儲器階層的底部導(dǎo)體，則作為替代可在所述大致平坦的表面上沉積諸如氮 化鉭的導(dǎo)電氮化物障壁層(未圖示)。接下來，將沉積用以形成下一組柱的鍺堆疊，且 如關(guān)于柱300所述的那樣，制造繼續(xù)進(jìn)行到蝕刻有柱的導(dǎo)電障壁層、保形的高K障壁 電介質(zhì)在柱及銅的上方的沉積等等。
在常規(guī)的雙波形花紋裝飾工藝中，存儲器階層之間及襯底中的電路之間的垂直互 連優(yōu)選地由銅形成。
所闡述的兩個實(shí)施例的每一者及本文的其它教示已經(jīng)教示形成整體式三維存儲 器陣列的方法，所述方法包括在襯底上方形成第一存儲器階層，所述第一存儲器階 層包括多個第一存儲器單元，每一第一存儲器單元均包含半導(dǎo)體材料；及在所述第一 存儲器階層上方整體地形成第二存儲器階層，其中在形成所述整體式三維存儲器陣列 期間，所述陣列形成期間的處理溫度不超過約500攝氏度。視所選擇的結(jié)晶溫度與退 火時間而定，這種陣列形成期間的處理溫度將不超過約475、 450、 425、 400、 375或 約350攝氏度。
更具體來說，上文闡述的是一種用于形成第一存儲器階層的方法，所述方法包括 形成多個大致平行、大致共面的且沿第一方向延伸的第一軌狀底部導(dǎo)體，所述第一底 部導(dǎo)體包含銅或鋁；在所述第一底部導(dǎo)體上方形成多個第一二極管，所述第一二極管 包含鍺或鍺合金；在所述第一二極管上方形成多個大致平行、大致共面的第一軌狀頂
部導(dǎo)體一第一頂部導(dǎo)體，所述第一頂部導(dǎo)體沿與所述第一方向不同的第二方向延伸， 所述第一頂部導(dǎo)體包含銅或鋁，其中在形成所述第一存儲器階層期間，處理溫度不超
過500攝氏度或任何其它所提到的較低溫度。
預(yù)計(jì)，、當(dāng)與硅二極管或任何其它多晶體二極管比較時，經(jīng)闡述可用于本發(fā)明的由
多晶體鍺形成的或富含鍺的垂直定向p-i-n 二極管在某一施加的讀取電壓下將實(shí)現(xiàn)相 對較高的電流。例如，當(dāng)在根據(jù)本發(fā)明形成的存儲器單元的頂部與底部導(dǎo)體之間施加 約為l伏的讀取電壓時，在經(jīng)編程的單元(其中反熔絲已經(jīng)斷裂且己形成穿過二極管 的低電阻導(dǎo)電路徑)中，預(yù)計(jì)將流過大于約IOO微安的電流。例如，當(dāng)施加約為l伏 的讀取電壓時，電流可介于約100微安與1毫安之間。
整體式三維存儲器陣列是一種其中多個存儲器階層形成于單個襯底(例如，圓晶 片)上方而沒有中間襯底的陣列。形成一個存儲器階層的層直接沉積或生長在一個或 多個現(xiàn)有階層中的多個層上方。相反，如在Leedy的第5，915，167號美國專利"Three dimensional structure memory"中，堆疊存儲器是通過在單獨(dú)的襯底上形成存儲器階層 并使所述存儲器階層彼此堆置地粘著在一起而構(gòu)造成的。可在接合之前使所述襯底薄化或從存儲器階層中去除所述襯底，但在開始將所述存儲器階層形成于單獨(dú)的襯底上 方時，這些存儲器就不是真正的整體式三維存儲器陣列了。
形成于襯底上方的整體式三維存儲器陣列至少包括第一存儲器階層，其形成于 所述襯底上方的第一高度處；及第二存儲器階層，其形成于與所述第一高度不同的第 二高度處?？梢源祟惗嚯A層陣列的形式將三個、四個、八個或?qū)嶋H上任何數(shù)量的存儲 器階層形成在所述襯底上方。
上文已在整體式三維存儲器陣列的背景下闡述了本發(fā)明的非易失性可一次性編 程存儲器單元，但是其在任何其它要求低制造溫度的背景下都會是有利的，例如，使
用某些低溫襯底時。
本文己闡述了詳細(xì)的制造方法，但是可使用任何其它形成相同結(jié)構(gòu)的方法，且由 此形成的結(jié)果仍屬于本發(fā)明范圍內(nèi)。
上述詳細(xì)說明僅闡述了本發(fā)明可呈現(xiàn)的許多形式的其中幾種形式。因此，本詳細(xì) 說明旨在作為闡釋性而非限定性說明。本發(fā)明的范圍將僅由所附權(quán)利要求書(包括所 有等效物)來界定。
權(quán)利要求
1、一種形成整體式三維存儲器陣列的方法，所述方法包括在襯底上方形成第一存儲器階層，所述第一存儲器階層包括多個第一存儲器單元，每一第一存儲器單元均包含半導(dǎo)體材料；及在所述第一存儲器階層上方整體地形成第二存儲器階層，其中在形成所述整體式三維存儲器陣列期間，所述陣列形成期間的處理溫度不超過約500攝氏度。
2、 如權(quán)利要求l所述的方法，其中所述處理溫度不超過約450攝氏度。
3、 如權(quán)利要求l所述的方法，其中所述處理溫度不超過約400攝氏度。
4、 如權(quán)利要求l所述的方法，其中所述處理溫度不超過約375攝氏度。
5、 如權(quán)利要求l所述的方法，其中所述處理溫度不超過約350攝氏度。
6、 如權(quán)利要求1所述的方法，其中所述襯底包括單晶體硅。
7、 如權(quán)利要求1所述的方法，其中每一存儲器單元均包括二極管，所述二極管 包含所述半導(dǎo)體材料。
8、 如權(quán)利要求7所述的方法，其中所述半導(dǎo)體材料是多晶體的。
9、 如權(quán)利要求8所述的方法，其中所述多晶體半導(dǎo)體材料為鍺或鍺合金。
10、 如權(quán)利要求l所述的方法，其中每一存儲器單元均進(jìn)一步包括反熔絲。
11、 如權(quán)利要求10所述的方法，其中所述反熔絲包含氧化物、氮化物或氧氮化 物層。
12、 如權(quán)利要求1所述的方法，其中所述第一存儲器階層進(jìn)一步包括多個第一底 部導(dǎo)體及多個第一頂部導(dǎo)體，所述第一底部或所述第一頂部導(dǎo)體包含鋁或銅。
13、 如權(quán)利要求l所述的方法，其中所述半導(dǎo)體包含具有第一導(dǎo)電類型的第一摻 雜半導(dǎo)體材料及具有第二導(dǎo)電類型的第二摻雜半導(dǎo)體材料。
14、 一種整體式三維存儲器陣列，其包括a) 第一存儲器階層，其包括i) 多個第一底部導(dǎo)體，所述第一底部導(dǎo)體包括第一鋁層或第一銅層；ii) 多個第一柱狀二極管，其位于所述第一底部導(dǎo)體的上方，所述第一二極 管包含鍺或鍺合金；及iii) 多個第一頂部導(dǎo)體，其位于所述第一二極管的上方，所述第一頂部導(dǎo)體 包括第二鋁層或第二銅層；及b) 第二存儲器階層，其整體地形成于所述第一存儲器階層的上方。
15、 如權(quán)利要求14所述的整體式三維存儲器陣列， 其中所述第一底部導(dǎo)體大致平行且沿第一方向延伸，且 其中所述第一頂部導(dǎo)體大致平行且沿與所述第一方向不同的第二方向延伸。
16、 如權(quán)利要求15所述的整體式三維存儲器陣列，其中所述第一底部或頂部導(dǎo) 體包含鋁且通過以下步驟形成沉積所述第一鋁層；及圖案化并蝕刻所述第一鋁層以形成所述第一底部或頂部導(dǎo)體。
17、 如權(quán)利要求15所述的整體式三維存儲器陣列，其中所述第一底部或頂部導(dǎo) 體包含銅且是由波形花紋裝飾法形成的。
18、 一種用于形成第一存儲器階層的方法，所述方法包括形成多個大致平行、大致共面且沿第一方向延伸的第一軌狀底部導(dǎo)體，所述第一 底部導(dǎo)體包含銅或鋁；在所述第一底部導(dǎo)體上方形成多個第一二極管，所述第一二極管包括鍺或鍺合金；在所述第一二極管上方形成多個大致平行、大致共面的第一軌狀頂部導(dǎo)體一所述 第一頂部導(dǎo)體，所述第一頂部導(dǎo)體沿與所述第一方向不同的第二方向延伸，所述第一 頂部導(dǎo)體包含銅或鋁，其中，在所述第一存儲器階層形成期間，處理溫度不超過500攝氏度。
19、 如權(quán)利要求18所述的方法，其中在所述第一存儲器階層形成期間，處理溫 度不超過400攝氏度。
20、 如權(quán)利要求18所述的方法，其中在所述第一存儲器階層形成期間，處理溫 度不超過350攝氏度。
21、 如權(quán)利要求18所述的方法，其中所述形成所述第一底部導(dǎo)體的步驟包括 沉積鋁層；圖案化并蝕刻所述鋁層來形成所述第一底部導(dǎo)體； 在所述第一底部導(dǎo)體上方及之間沉積第一介電材料；及平面化以形成共同暴露所述第一底部導(dǎo)體與所述第一介電材料的大致平坦的表面。
22、 如權(quán)利要求21所述的方法，其中所述形成所述第一二極管的步驟包括 在所述大致平坦的表面上方沉積鍺或鍺合金層堆疊；及 圖案化并蝕刻所述層堆疊來形成第一柱。
23、 如權(quán)利要求18所述的方法，其中所述形成所述第一底部導(dǎo)體的步驟包括 沉積第一介電材料；在所述介電材料中蝕刻多個大致平行的溝道； 在所述第一介電材料上方沉積銅并填充所述溝道；平面化以去除過度填充的銅并形成共同暴露所述第一底部導(dǎo)體與所述第一介電 材料的大致平坦表面。
24、 如權(quán)利要求23所述的方法，其中所述形成所述第一二極管的步驟包括 在所述大致平坦的表面上方沉積鍺或鍺合金層堆疊；及圖案化并蝕刻所述層堆疊以形成第一柱。
25、 如權(quán)利要求18所述的方法，所述方法進(jìn)一步包括形成第一介電斷裂反熔絲， 每一者均設(shè)置在所述第一二極管中的一者與所述第一頂部導(dǎo)體中的一者之間或在所述 第一二極管中的一者與所述第一底部導(dǎo)體中的一者之間。
26、 一種非易失性可一次性編程的存儲器單元，其包括 底部導(dǎo)體；位于所述底部導(dǎo)體上方的多晶體二極管；及 位于所述二極管上方的頂部導(dǎo)體，其中，在所述單元經(jīng)編程之后，當(dāng)在所述頂部導(dǎo)體與所述底部導(dǎo)體之間施加約為 l伏時，流經(jīng)所述二極管的電流至少約為100微安。
27、 如權(quán)利要求26所述的非易失性可一次性編程的存儲器單元，其中所述二極管包含半導(dǎo)體材料，其中所述半導(dǎo)體材料是鍺或鍺合金。
28、 如權(quán)利要求27所述的非易失性可一次性編程的存儲器單元，其中所述鍺合 金是至少20原子百分比的鍺。
29、 如權(quán)利要求27所述的非易失性可一次性編程的存儲器單元，其中所述鍺合 金為至少50原子百分比的鍺。
30、 如權(quán)利要求27所述的非易失性可一次性編程的存儲器單元，其中所述鍺合 金為至少80原子百分比的鍺。
31、 如權(quán)利要求26所述的非易失性可一次性編程的存儲器單元，其中所述底部 導(dǎo)體或所述頂部導(dǎo)體包含鋁合金。
32、 如權(quán)利要求26所述的非易失性可一次性編程的存儲器單元，其中所述底部 導(dǎo)體或所述頂部導(dǎo)體包括本質(zhì)上由銅或銅合金組成的層。
33、 如權(quán)利要求26所述的非易失性可一次性編程的存儲器單元，其中所述單元 進(jìn)一步包括介電斷裂反熔絲。
34、 如權(quán)利要求33所述的非易失性可一次性編程的存儲器單元，其中所述介電 斷裂反熔絲與所述二極管串聯(lián)布置。
35、 如權(quán)利要求26所述的非易失性可一次性編程的存儲器單元，其中所述單元 形成于襯底上方。
36、 如權(quán)利要求35所述的非易失性可一次性編程的存儲器單元，其中所述襯底 包含單晶體硅。
37、 如權(quán)利要求26所述的非易失性可一次性編程的存儲器單元，其中所述電流介于約IOO微安與約1毫安之間。
38、 一種非易失性存儲器單元，其包括底部導(dǎo)體，其包含鋁或銅；包含半導(dǎo)體材料的柱，其中所述半導(dǎo)體材料為至少20原子百分比的鍺；及 頂部導(dǎo)體，其包含鋁或銅，其中所述柱設(shè)置在所述頂部導(dǎo)體與所述底部導(dǎo)體之間，且其中所述半導(dǎo)體材料以高電阻狀態(tài)形成，且在施加編程電壓時轉(zhuǎn)變?yōu)樘幱诘碗娮?狀態(tài)的二極管。
39、 如權(quán)利要求38所述的非易失性存儲器單元，其中所述半導(dǎo)體材料為至少50 原子百分比的鍺。
40、 如權(quán)利要求38所述的非易失性存儲器單元，其中所述半導(dǎo)體材料為至少80 原子百分比的鍺。
41、 如權(quán)利要求38所述的非易失性存儲器單元，其中所述半導(dǎo)體材料為至少90 原子百分比的鍺。
42、 如權(quán)利要求38所述的非易失性存儲器單元，其中所述半導(dǎo)體材料為多晶體的。
43、 如權(quán)利要求38所述的非易失性存儲器單元，其中所述二極管為結(jié)型二極管。
44、 如權(quán)利要求43所述的非易失性存儲器單元，其中所述二極管是p-i-n 二極管。
45、 一種整體式三維存儲器陣列，其包括a) 第一存儲器階層，其形成于襯底上方，所述第一存儲器階層包括多個存儲器單 元，每一存儲器單元包括i) 底部導(dǎo)體，其包含鋁合金；ii) 柱，其包含半導(dǎo)體材料，其中所述半導(dǎo)體材料為至少20原子百分比的鍺；及iii) 頂部導(dǎo)體，其包含鋁合金，其中所述柱設(shè)置在所述頂部導(dǎo)體與所述底部導(dǎo)體之間，且 其中所述半導(dǎo)體材料以高電阻狀態(tài)形成，且在施加編程電壓時轉(zhuǎn)變?yōu)樘幱诘?電阻狀態(tài)的二極管；及b) 第二存儲器階層，其整體地形成于所述第一存儲器階層上方。
46、 如權(quán)利要求45所述的整體式三維存儲器陣列，其中所述襯底是單晶體硅。
47、 如權(quán)利要求45所述的整體式三維存儲器陣列，其中對于每一存儲器單元， 所述底部導(dǎo)體、所述柱及所述頂部導(dǎo)體在單獨(dú)的圖案化步驟中各自進(jìn)行圖案化。
48、 如權(quán)利要求45所述的整體式三維存儲器陣列，其中所述半導(dǎo)體材料為至少 50原子百分比的鍺。
49、 如權(quán)利要求45所述的整體式三維存儲器陣列，其中所述半導(dǎo)體材料為至少 80原子百分比的鍺。
50、 如權(quán)利要求45所述的整體式三維存儲器陣列，其中所述半導(dǎo)體材料為至少 90原子百分比的鍺。
51、 如權(quán)利要求45所述的整體三維式存儲器陣列，其中所述半導(dǎo)體材料為多晶 體的。
52、 一種整體式三維存儲器陣列，其包括a) 第一存儲器階層，其形成于襯底上方，所述第一存儲器階層包括i) 底部導(dǎo)體，其包含銅，所述底部導(dǎo)體由波形花紋裝飾法形成；ii) 包含半導(dǎo)體材料的柱，其中所述半導(dǎo)體材料為至少20原子百分比的鍺;及iii) 包含銅的頂部導(dǎo)體，所述頂部導(dǎo)體由波形花紋裝飾法形成， 其中所述柱設(shè)置在所述頂部導(dǎo)體與所述底部導(dǎo)體之間，且 其中所述半導(dǎo)體材料以高電阻狀態(tài)形成，且在施加編程電壓時轉(zhuǎn)變?yōu)樘幱诘碗娮锠顟B(tài)的二極管；及b) 第二存儲器階層，其整體地形成于所述第一存儲器階層上方。
53、 如權(quán)利要求52所述的整體式三維存儲器陣列，其中所述襯底為單晶體硅。
54、 如權(quán)利要求52所述的整體式三維存儲器陣列，其中所述半導(dǎo)體材料為至少 50原子百分比的鍺。
55、 如權(quán)利要求52所述的整體式三維存儲器陣列，其中所述半導(dǎo)體材料為至少 80原子百分比的鍺。
56、 如權(quán)利要求52所述的整體式三維存儲器陣列，其中所述半導(dǎo)體材料為至少 90原子百分比的鍺。
57、 如權(quán)利要求52所述的整體式三維存儲器陣列，其中所述半導(dǎo)體材料為多晶 體的。
58、 一種用于形成整體式三維存儲器陣列的方法，所述方法包括.a) 通過包括以下步驟的方法在襯底上方形成第一存儲器階層i) 形成多個大致平行、大致共面的第一底部導(dǎo)體，所述第一底部導(dǎo)體包含 銅或鋁合金，-ii) 在所述第一底部導(dǎo)體上方形成多個第一二極管，所述第一二極管包含鍺 或鍺合金；及iii) 在所述第一二極管上方形成多個大致平行、大致共面的第一頂部導(dǎo)體， 所述第一頂部導(dǎo)體包含銅或鋁合金；及b) 在所述第一存儲器階層上方整體地形成第二存儲器階層。
59、 如權(quán)利要求58所述的方法，其中所述形成所述第一底部導(dǎo)體的步驟包括 沉積包括鋁合金層的導(dǎo)電層或堆疊；圖案化并蝕刻所述導(dǎo)電層或堆疊以形成所述第一底部導(dǎo)體； 在所述第一底部導(dǎo)體上方及之間沉積第一介電材料；平面化以形成共同暴露所述第一底部導(dǎo)體及所述第一介電材料頂部的大致平坦 表面。
60、 如權(quán)利要求59所述的方法，其中所述形成所述第一二極管的步驟包括 在所述大致平坦的表面上方沉積鍺或鍺合金的層堆疊；及 圖案化并蝕刻所述層堆疊以形成第一柱。
61、 如權(quán)利要求58所述的方法，其中所述形成所述第一底部導(dǎo)體的步驟包括-沉積第一介電材料層；在所述第一介電材料中蝕刻多個溝道；在所述第一介電材料上沉積銅，從而填充所述溝道；平面化以形成共同暴露所述銅及所述第一介電材料的大致平坦表面。
62、 如權(quán)利要求61所述的方法，其中所述形成所述第一二極管的步驟包括 在所述大致平坦的表面上方沉積鍺或鍺合金層堆疊；及圖案化并蝕刻所述層堆疊來形成第一柱。
63、 如權(quán)利要求58所述的方法，其中在所述存儲器陣列形成期間所述溫度不超 過約500攝氏度。
64、 如權(quán)利要求58所述的方法，其中在所述存儲器陣列形成期間所述溫度不超 過約450攝氏度。
65、 如權(quán)利要求58所述的方法，其中在所述存儲陣列形成期間所述溫度不超過 約400攝氏度。
66、 如權(quán)利要求58所述的方法，其中在所述存儲器陣列形成期間所述溫度不超 過約350攝氏度。
67、 如權(quán)利要求58所述的方法，其中所述第一底部導(dǎo)體具有間距，所述間距不 超過約180nm。
68、 如權(quán)利要求67所述的方法，其中所述間距不超過約150nm。
69、 如權(quán)利要求67所述的方法，其中所述間距不超過約120nm。
70、 如權(quán)利要求67所述的方法，其中所述間距不超過約90nm。
全文摘要
本發(fā)明闡述一種適合用于高密度整體式三維存儲器陣列的存儲器單元。在所述存儲器單元的優(yōu)選實(shí)施例中，在各導(dǎo)體之間形成由鍺或鍺合金形成且可在相對較低溫度下結(jié)晶的半導(dǎo)體結(jié)型二極管。使用低溫材料允許所述導(dǎo)體由銅或鋁形成，這兩種低電阻率材料都在非常小的形體尺寸下提供充足的電流，從而實(shí)現(xiàn)高密度的堆疊陣列。
文檔編號H01L27/102GK101297402SQ200680022945
公開日2008年10月29日 申請日期2006年5月5日 優(yōu)先權(quán)日2005年5月9日
發(fā)明者S·布拉德·赫納, 塞繆爾·V·鄧頓 申請人:桑迪士克3D公司