專利名稱：增益單元及其制作和使用方法
技術領域：
本發(fā)明一般地涉及存儲器，并且更具體地，涉及增益單元及其制作和使用方法。
背景技術：
一種傳統(tǒng)的存儲器元件(例如增益單元)可包括連接至平面n-溝道金屬氧化物半導體場效應晶體管(NFET)的平面p-溝道金屬氧化物半導體場效應晶體管(PFET)。然而，這種晶體管的定向(orientation)不能有效地使用晶片空間。另一種傳統(tǒng)的增益單元可包括連接至結型場效應晶體管(JFET)的垂直NFET。然而，這種增益單元需要復雜的制造工藝。因此，需要改進的增益單元及其制作和使用方法。

發(fā)明內(nèi)容
本發(fā)明的第一方面，提供一種第一裝置。第一裝置是襯底的存儲器單元，包括(1)具有和襯底的表面近似處于同一平面的定向的PFET；和(2)連接到近似平面的PFET的NFET。襯底中NFET的定向和PFET的定向近似垂直。
本發(fā)明的第二方面，提供一種第一系統(tǒng)。第一系統(tǒng)是一個存儲器陣列，包括(1)襯底的第一存儲器單元；和(2)連接到第一存儲器單元的、襯底的第二存儲器單元。第一和第二存儲器單元都具有(a)具有和襯底的表面近似處于同一平面的定向的PFET；和(b)連接到近似平面的PFET的NFET。NFET的定向和PFET的定向近似垂直。
本發(fā)明的第三方面，提供第一種存儲器單元的制造方法。第一種存儲器單元的制造方法包括以下步驟(1)提供襯底；(2)形成具有和襯底的表面近似處于同一平面的定向的PFET；(3)形成連接到近似平面的PFET的NFET。襯底中NFET的定向和PFET的定向近似垂直。
本發(fā)明的第四方面，提供第一種存儲器的數(shù)據(jù)存取方法。第一種存儲器的數(shù)據(jù)存取方法包括以下步驟(1)提供一種存儲器單元，具有(a)具有和襯底的表面近似處于同一平面的定向的PFET、(b)連接到近似平面的PFET的NFET、和(c)連接在PFET和NFET之間的電容器，其中襯底中NFET的定向和PFET的定向近似垂直；(2)至少通過確定流經(jīng)PFET的電流從存儲器單元讀取數(shù)據(jù)或通過影響電容器存儲的電壓向存儲器單元寫入數(shù)據(jù)。根據(jù)本發(fā)明的這些和其它方面提供了多種其它方面。
本發(fā)明的其它特征和方面從下面的具體描述、附加的權利要求和附圖將變得更加清晰。


圖1是根據(jù)本發(fā)明的一個實施例的存儲器單元的示意圖；圖2是示出如何從圖1的根據(jù)本發(fā)明的一個實施例的存儲器單元讀取和寫入數(shù)據(jù)的典型時序圖；圖3示出根據(jù)本發(fā)明的一個實施例的存儲器單元的截面?zhèn)纫晥D；圖4示出根據(jù)本發(fā)明的一個實施例的在襯底上形成存儲器單元的示例性方法步驟之后襯底的截面?zhèn)纫晥D，其中形成有襯底-平板溝槽型電容器；圖5示出根據(jù)本發(fā)明的一個實施例的形成存儲器單元的示例性方法步驟之后襯底的截面?zhèn)纫晥D，其中形成有后續(xù)形成的NFET的垂直柵極導體區(qū)；圖6示出根據(jù)本發(fā)明的一個實施例的形成存儲器單元的示例性方法步驟之后襯底的截面?zhèn)纫晥D，其中襯底中形成有氧化物填充溝槽；
圖7示出根據(jù)本發(fā)明的一個實施例的形成存儲器單元的示例性方法步驟之后襯底的截面?zhèn)纫晥D，其中在襯底中注入離子；圖8示出根據(jù)本發(fā)明的一個實施例的形成存儲器單元的示例性方法步驟之后襯底的截面?zhèn)纫晥D，其中在襯底中注入其它離子；圖9示出根據(jù)本發(fā)明的一個實施例的形成在襯底上的存儲器單元的頂視圖；圖10示出根據(jù)本發(fā)明的一個實施例的包括形成在襯底上的多個存儲器單元的陣列的頂視圖。
具體實施例方式
本發(fā)明提供了一種改進的存儲器元件或單元(例如增益單元)及其制造和使用方法。改進的增益單元可以有效地利用襯底空間。例如，根據(jù)本發(fā)明的一個實施例的增益單元包括垂直NFET，該垂直NFET經(jīng)由電容器例如襯底-平板溝槽型電容器連接到平面PFET。更具體地，垂直NFET的源/漏擴散區(qū)和平面PFET的n-阱可以連接到電容器的存儲節(jié)點。因此，通過存儲電容器的電壓可以確定PFET的閾值電壓。因此，通過檢測經(jīng)過PFET的電流可以確定增益單元所存儲的值。本發(fā)明還包括改進的增益單元的制造方法。
圖1是根據(jù)本發(fā)明的一個實施例的存儲器單元100的示意圖。參見圖1，存儲器單元100(例如增益單元)可包括多個形成在襯底102中的晶體管。例如，存儲器單元100可以包括連接到n-溝道金屬氧化物半導體場效應晶體管(NFET)106的p-溝道金屬氧化物半導體場效應晶體管(PFET)104。參見下面圖3所示，襯底102中的PFET104的定向和襯底102的表面近似處于同一平面。此外，NFET106的定向和PFET104的定向近似垂直。而且，存儲器單元100可以包括連接在PFET104和NFET106之間的電容器108。存儲器單元100所存儲的值可基于電容器108所存儲的電壓。
更具體地，PFET104的源或漏端子110可連接至第一位線(例如讀位線(RBL))112，該第一位線連接到存儲器單元100，并且PFET104的漏或源端子114可連接到低邏輯狀態(tài)電壓(例如，如接地)。而且，PFET104的柵極端子116連接到第一字線(例如，讀字線(RWL))117，該第一字線連接到存儲器單元100。
PFET104可(例如經(jīng)由體端子118)連接到電容器108(例如經(jīng)由其第一電極120)。電容器108的第二電極122可連接到低邏輯狀態(tài)(例如，如接地)。
類似于電容器108的第一電極120，NFET106的源或漏端子124可連接到PFET104的體端子118。而且，NFET106的漏或源端子126可連接到第二位線(例如寫位線(WBL))128，并且NFET106的柵極端子130連接到第二字線(例如寫字線(WWL))132。
這樣，根據(jù)一個實施例的存儲器單元100包括與襯底102的表面近似處于同一平面定向的PFET104、與PFET104的定向(例如垂直定向)近似垂直定向的位于襯底102中的NFET106、和連接在PFET104和NFET106之間的電容器108。存儲器單元100可包括分離的讀和寫存取線。例如讀字線(RWL)117和寫字線(WWL)132。
現(xiàn)在參照圖1和圖2描述存儲器單元100的操作，其中圖2是示出如何從圖1的根據(jù)本發(fā)明的一個實施例的存儲器單元100讀取和寫入數(shù)據(jù)的典型時序圖200。參見圖2，時序圖200的第一部分202可示例當存儲器單元100中寫入高邏輯狀態(tài)的值(例如，邏輯“1”)時，第一字線RWL117、第一位線RBL112、第二字線WWL132和第二位線WBL128的信號(例如電壓)狀態(tài)。類似地，時序圖200的第二部分204示例當存儲器單元100中寫入低邏輯狀態(tài)的值(例如，邏輯“0”)時，第一字線RWL117、第一位線RBL112、第二字線WWL132和第二位線WBL128的信號(例如電壓)狀態(tài)。此外，時序圖200的第三部分206可示例當從存儲器單元100中讀取高邏輯狀態(tài)的值(例如，邏輯“1”)時，第一字線RWL117、第一位線RBL112、第二字線WWL132和第二位線WBL128的信號(例如電壓)狀態(tài)。而且，時序圖200的第三部分206示出當從存儲器單元100中讀取高邏輯狀態(tài)的值時，流經(jīng)PFET104的電流IRBL。類似地，時序圖200的第四部分208可示出當從存儲器單元100中讀取低邏輯狀態(tài)的值(例如，邏輯“0”)時，第一字線RWL117、第一位線RBL112、第二字線WWL132和第二位線WBL128的信號狀態(tài)。而且，時序圖200的第四部分208可示出當從存儲器單元100中讀取低邏輯狀態(tài)的值時，流經(jīng)PFET104的電流IRBL。應當注意，當從存儲器單元100中讀取高邏輯狀態(tài)的值時流經(jīng)PFET104的電流小于當從存儲器單元100中讀取低邏輯狀態(tài)的值時流經(jīng)PFET104的電流(但也可以使用不同的相對電壓)。
在一些實施例中，第一位線RBL112上的電壓從約0.0V到約0.6V擺動，第二位線WBL128上電壓從約0.0V到約1.0V擺動，第二字線WWL上的電壓從約0.0V到約1.3V擺動。然而，RBL、WBL和/或WWL上擺動的電壓可以更大或更小和/或不同。此外，在一些實施例中，為了減小和/或消除PFET104的正向偏壓(例如，PFET104的n-阱區(qū)/p+區(qū)(下面描述)結的正向偏壓)，電容器108所存儲的電壓從約0.0V到約0.6V擺動(但也可以使用更大或更小和/或不同的擺動電壓)。在一些實施例中，WBL128、WWL132和RBL112的休息狀態(tài)(例如待機狀態(tài))為低邏輯狀態(tài)，RWL117的休息狀態(tài)為高邏輯狀態(tài)。然而，WBL128、WWL132和RBL112和/或RWL117可以使用不同的休息狀態(tài)。
如時序圖200的第一和第二部分202、204所示，通過升高WWL132的電壓，在WBL128和存儲電容器108之間傳輸電荷，可以在存儲器單元100中寫入數(shù)據(jù)。如果如上所述，例如，允許WBL128上的電壓在約0.0V和約1.0V之間擺動，WWL132上的電壓從約0.0V跳到約1.3V。應當注意NFET106需要約0.7V的閾值電壓，以確保足夠低的截止態(tài)漏電流。因此，當WWL132上的電壓上升至約1.3V時，大約0.6V可以寫入(例如存儲至)存儲電容器108。電容器108所存儲的電壓可以施加到平面PFET104的n-阱區(qū)，從而調(diào)整PFET104的閾值電壓。n-阱區(qū)可以相對于地不為負。因此，當RBL112處于休息狀態(tài)時，可以不必正向偏壓PFET104的n-阱區(qū)和源-漏擴散區(qū)結。
如時序圖200的第三和第四部分206、208所示，通過不給定RWL117上的電壓和給定RBL112上的電壓不高于約0.6V，可以從存儲器單元100中讀取數(shù)據(jù)。雖然可以允許使源-漏擴散區(qū)和n-阱區(qū)結正向偏壓同時在RBL112上給定電壓，但使用該電壓可以避免PFET結發(fā)生強正向偏壓(例如，甚至當電容器108存儲約0.0V時)。由于PFET104的閾值電壓可取決于N-阱的偏壓，可以檢測RBL112中(例如，并經(jīng)過PFET104)的電流來確定電容器108所存儲的狀態(tài)(例如電壓)。
圖3示出根據(jù)本發(fā)明的一個實施例的存儲器單元100的截面?zhèn)纫晥D。參見圖3，存儲器單元100包括經(jīng)由電容器108連接NFET106的PFET104。PFET104可包括經(jīng)由導電區(qū)304(例如隔離n-阱區(qū))連接第二p+區(qū)302的第一p+區(qū)300。而且，NFET106可包括經(jīng)由p-阱區(qū)310連接第二源/漏擴散區(qū)308的第一源/漏擴散區(qū)(例如n+區(qū))306。NFET106可包括經(jīng)由介電區(qū)316連接到源/漏擴散區(qū)和p-阱區(qū)306、308、310，并形成柵導體區(qū)314的柵導體材料312。
存儲器單元100可包括連接在PFET104和NFET106之間的電容器108。更具體地，電容器108可包括經(jīng)由介電區(qū)322連接第二區(qū)(例如n+埋入板320)的第一區(qū)(例如n+多晶區(qū)318)。NFET106的第二源/漏擴散區(qū)308可連接到電容器108的n+多晶區(qū)318。電容器108的n+多晶區(qū)318可經(jīng)由存儲器單元的N+區(qū)或帶(band)324連接到PFET104的導電區(qū)304。
存儲器單元100可包括一個或多個溝槽326，每個溝槽具有第一區(qū)328和第二區(qū)330。電容器108的一個或多個部分可形成在溝槽326的第一區(qū)域328中。類似地，NFET104的一個或多個部分可形成在溝槽326的第二區(qū)330中。因此，如所示，PFET104的定向可近似與襯底102的表面332處于同一平面，并且NFET106的定向近似與PFET104的垂直。
上面描述了第一PFET104經(jīng)由第一電容器108連接第一NFET106。然而，在一些實施例中，應當注意存儲器單元100可以對稱地包括經(jīng)由第二電容器338連接第二NFET336的第二PFET334。
存儲器單元100可包括布線，例如接地總線(GND)340、第一字線(RWL)117、第一位線(RBL)112、第二字線(WWL)132和第二位線(WBL)128。例如，GND340可連接到PFET104的第一源/漏區(qū)300，RWL117可連接到PFET104的n-阱，RBL112可連接到PFET104的第二源/漏區(qū)302。而且，WWL132可連接到NFET106的柵導體區(qū)314，WBL128可連接到NFET106的第一源/漏區(qū)306。
現(xiàn)在參照圖1-3和參照圖4-8描述存儲器單元100的制造，其中圖4-8示出存儲器單元100的典型形成方法。更具體地，圖4示出根據(jù)本發(fā)明的一個實施例的在襯底102上形成存儲器單元100的示例性方法步驟之后襯底的截面?zhèn)纫晥D，其中形成有襯底-平板溝槽型電容器。參見圖4，可使用包括
晶向的襯底102(例如p-型襯底)(但也可以使用具有不同晶向的襯底102)?？梢允褂没瘜W氣相沉積(CVD)或其它適合方法在襯底102上形成襯墊氮化層400。襯墊氮化層400可為約500nm-約300nm厚(但也可使用更大或更小和/或不同的厚度范圍)。在一些實施例中，形成襯墊氮化層400之前，可以使用熱氧化法或其它適合方法在襯底102上形成熱氧化層。在這些實施例中，熱氧化層為約1nm-約10nm厚(但也可使用更大或更小和/或不同的厚度范圍)。
可以使用CVD或其它適合方法在襯底102上形成襯墊氧化層。襯墊氧化層具有約50nm-約500nm的厚度(但也可使用更大或更小和/或不同的厚度范圍)。襯墊氧化層可用作氧化物掩模(例如硬掩模)。使用構圖的光刻膠層或其它適合方法構圖氧化物掩模。之后，使用RIE或其它適合方法除去一部分襯墊氮化層400和單晶硅402。這樣，可在襯底102上可以形成具有第一區(qū)(例如底部區(qū)域404)和第二區(qū)(例如頂部區(qū)域406)的一個或多個溝槽326。溝槽可以例如為約2μm-約6μm深(但也可使用更大或更小和/或不同的厚度范圍)。此外，可以使用RIE或其它合適的方法除去襯墊氮化層400上方的實質(zhì)性數(shù)量(例如全部)的氧化物掩模。
之后，可以使用從摻雜固態(tài)源例如摻雜玻璃向外擴散涂層、或其它合適的方法形成襯底102的n+埋入板擴散區(qū)320。例如，可以圍繞一個或多個溝槽326的底部區(qū)域404形成n+埋入板擴散區(qū)320。使用CVD、與襯底102中暴露的溝槽側壁發(fā)生化學反應或其它合適的方法在溝槽的下部區(qū)域404中形成電介質(zhì)(例如電容器電介質(zhì))332。電容器電介質(zhì)322可以為約3nm-約10nm厚(但也可使用更大或更小和/或不同的厚度范圍)。電容器電介質(zhì)322可以由氧化硅、氮化硅、氮氧化硅、高-K電介質(zhì)和/或一種或多種其它的合適材料、或另一種合適材料形成。使用CVD或其它合適的材料用n+多晶硅或其它合適的導電材料填充溝槽326(例如其下部分區(qū)域404)。使用化學機械拋光(CMP)或其它合適的方法使n+多晶硅區(qū)域的頂表面平面化。之后，使用RIE或其它合適的方法在n+多晶硅區(qū)域中形成凹槽。
可使用CVD或其它合適的方法沿著溝槽326的一個或多個側壁408形成氧化物區(qū)域。氧化物區(qū)域410可用作環(huán)形隔離氧化物區(qū)域410，其可以抑制后續(xù)在襯底102中形成的晶體管的寄生電流。
與上述相類似地，使用CVD或其它合適的方法在溝槽326的下部區(qū)域404中沉積附加的n+多晶硅或其它合適的導電材料。之后，可使上述材料平面化并凹進去。這樣，可形成n+多晶硅區(qū)域318。附加的n+多晶硅或其它合適的導電材料可以凹進去一定深度，使得n+多晶硅區(qū)域318的頂表面可在環(huán)形隔離氧化物區(qū)域410的上方延伸約10nm-約50nm(但n+多晶硅材料也可以凹進去更深或更淺)。這樣，n+埋入板擴散區(qū)320、電容器電介質(zhì)322和n+多晶硅區(qū)域318可形成電容器108。
圖5示出根據(jù)本發(fā)明的一個實施例的形成存儲器單元100的示例性方法步驟之后襯底的截面?zhèn)纫晥D，其中形成有后續(xù)形成的NFET的垂直柵極導體區(qū)。參見圖5，使用高密度等離子體(HDP)沉積或其它合適的方法在n+多晶硅區(qū)域318的頂表面520上形成氧化層(例如絕緣層)，從而形成溝槽頂部氧化(TTO)隔離區(qū)域500。TTO區(qū)域為約5nm-約50nm厚(但也可使用更大或更小和/或不同的厚度范圍)。
現(xiàn)在將形成正在制造的存儲器單元100的NFET106的一個或多個部分。例如，使用硅的熱氧化、硅的熱氮化、絕緣材料的CVD或其它合適的方法沿著溝槽326的上部區(qū)域406的一個或多個側壁408形成柵介電層504。柵介電層504可由一種或多種合適的任意絕緣材料形成，并用作存儲器單元100的電介質(zhì)區(qū)316。
使用CVD或其它合適的材料在襯底102上沉積柵導體材料，從而至少填充溝槽326的上部區(qū)域406。柵導體材料可包括摻雜的多晶硅、硅化物和/或金屬(但也可以使用更多種或更少種和/或不同的材料)。使用CMP、RIE和/或其它合適的方法除去部分柵導體材料。這樣，柵導體材料可近似凹陷至接近襯底102頂表面506的硅的頂表面505，從而形成柵導體材料層508，其用作存儲器單元100的柵導體區(qū)314。
可使用CVD或其它合適的方法在襯墊氮化層400的頂表面上沉積氧化物或其它合適的材料?？墒褂肅MP或其它合適的方法除去部分沉積氧化物，從而形成氧化層510。氧化層510可用作柵導體材料層508的帽蓋氧化物。柵導體材料層508可用作后續(xù)形成在襯底102中的NFET的柵極端子。
圖6示出根據(jù)本發(fā)明的一個實施例的形成存儲器單元的示例性方法步驟之后襯底的截面?zhèn)纫晥D，其中襯底中形成有氧化物填充溝槽。參見圖6，使用RIE或其它合適的方法除去部分襯墊氮化層400和單晶硅402。這樣，可構圖襯墊氮化層400，并在襯底102中形成一個或多個隔離溝槽(IT)600。一旦填充合適的材料(例如，使用CVD隨后CMP)，IT600可用于隔離在襯底102上形成的存儲器單元100和鄰接的存儲器單元100?？尚纬蒊T600使其比后續(xù)形成在襯底102中的n+帶區(qū)(圖6中未示出，圖7中700)更深。例如，IT600的深度可為約0.5μm-約3.0μm(但也可使用更大或更小和/或不同的深度范圍)。
此外，在一些實施例中，可使用熱氧化法或其它合適的方法在IT600的一個或多個側壁602上形成氧化層(例如薄層)。該氧化層可為約1nm-約10nm厚(但也可使用更大或更小和/或不同的厚度范圍)。該氧化層用于修補在形成IT600時RIE對襯底造成的損傷。而且，在這些實施例中，可使用CVD或其它合適的方法在IT600的側壁602上(例如在前面沉積的氧化層上)沉積氮化硅層(例如薄層)等。該氮化硅層可用作阻擋層，用來減小和/或阻止后續(xù)沉積在IT600中的材料擴散進入IT側壁602。在這些實施例中，氮化硅層可為約2nm-約20nm厚(但也可使用更大或更小和/或不同的厚度范圍)。
可使用HDP或其它合適的方法在襯底102上沉積氧化層，從而用氧化物填充IT600。可使用CMP或其它合適的方法除去部分沉積氧化物，從而形成氧化層604，其被平面化至襯底102的頂表面506(例如襯底102的襯墊氮化層400的頂表面)。
圖7示出根據(jù)本發(fā)明的一個實施例的形成存儲器單元的示例性方法步驟之后襯底的截面?zhèn)纫晥D，其中在襯底中注入離子。參見圖7，使用熱磷酸乙二醇混合物或其它合適的方法相對于氧化物和硅選擇性地除去(例如剝除)襯墊氮化層400。此外，在一些實施例中，可使用熱氧化法或其它合適的方法在襯底102上形成(例如生長)犧牲氧化物薄層。犧牲氧化物薄層可為約2nm-約10nm厚(但也可使用更大或更小和/或不同的厚度范圍)。在這些實施例中，犧牲氧化物層可用于在后續(xù)的注入期間避免襯底被損傷，和/或使注入溝道作用(implant channeling)最小化。
襯底102可進行一次或多次離子注入工藝，可包括用來制造垂直定向DRAM的一個或多次注入。例如，可在襯底102中注入磷、砷或其它合適的材料，從而形成n+區(qū)或帶324。n+區(qū)或帶324可具有約1×1018-1×1019cm-3的峰值濃度，并可大約以TTO區(qū)500的深度處為中心。然而，可以使用更大或更小和/或不同的濃度范圍。此外或可選地，n+區(qū)或帶324可以被注入得更深或更淺。
此外，可以在襯底102中注入硼或其它合適的材料。硼或其它合適材料的注入?yún)^(qū)700具有約5×1017-5×1018cm-3的峰值濃度，并位于n+區(qū)或帶324和n+埋入板擴散區(qū)320之間。然而，可以使用更大或更小和/或不同的濃度范圍。注入硼或其它合適的材料的區(qū)域用作p隔離區(qū)。p隔離區(qū)用于隔離后續(xù)形成在襯底102中的寄生晶體管。
而且，可使用掩模技術在襯底102中注入附加的離子。例如，可分別在相鄰溝槽326之間的襯底102中，該襯底可包括后續(xù)形成在襯底102中的部分NFET，注入硼或其它合適的材料。該注入可形成p-阱區(qū)310，適于用作傳輸溝道以及設定后續(xù)形成在襯底102中的NFET的閾值電壓。p-阱注入物可具有約2×1017-約2×1018cm-3之間的峰值濃度(但也可使用更大或更小和/或不同的濃度范圍)。
類似地，可使用掩模技術在其中注入p-阱區(qū)的襯底102區(qū)域之外的襯底102部分中注入砷、磷和/或其它合適的材料。該注入可用于n-阱區(qū)702，適于和n+區(qū)或帶324結合用來建立這些區(qū)域之間的電連續(xù)。n-阱區(qū)702注入物可具有約4×1017-約5×1018cm-3之間的寬峰值濃度(但也可使用更大或更小和/或不同的濃度范圍)。
圖8示出根據(jù)本發(fā)明的一個實施例的形成存儲器單元的示例性方法步驟之后襯底的截面?zhèn)纫晥D，其中在襯底中注入其它離子。參見圖8，使用包括酸、鹽基(base)和/或溶質(zhì)溶液的方法或其它合適的方法清洗襯底102的表面?？墒褂脽嵫趸ê?或氮化法、CVD或其它合適的方法形成介電材料層，該介電材料層用作后續(xù)形成在襯底102上的PFET的柵電介質(zhì)800。
可使用CVD或其它合適的方法沉積多晶硅、硅化物、金屬和/或其它合適的材料，以便用作后續(xù)形成在襯底102上的PFET的柵導體。之后，可使用RIE或其它合適的材料除去部分沉積的柵導體材料，以形成布線和間隔，從而可以形成用作讀字線(RWL)117的第一字線802。
可以使用RIE或其它合適的方法除去部分用作柵導體材料層508上的帽蓋氧化物的氧化層510。這樣，可在氧化層510中形成一個或多個開口?？梢员Ｗo(例如，使用適當?shù)难谀?形成在襯底102中的IT600，同時除去部分氧化層510。
可以使用CVD或其它合適的方法在柵導體材料層508上沉積多晶硅、硅化物、金屬和/或其它合適的材料，用于后續(xù)形成在襯底102上的NFET。之后，使用RIE或其它合適的方法除去部分沉積的導體材料，以形成布線和間隔，從而可以形成用作寫字線(WWL)132的第二字線804。
之后，可使用掩模技術在襯底102中(例如，在制造的存儲器陣列和所包含的CMOS支持區(qū)中)注入離子。這樣，可在襯底102中形成源-漏擴散區(qū)、N-型暈圈/延伸注入和/或P-型暈圈/延伸注入。
可使用CVD或其它合適的方法，接著使用RIE或其它合適的方法在RWL117柵導體材料的側壁808和/或WWL132柵導體材料的側壁810上形成介電間隔件806和/或其它合適材料的間隔件。可使用掩模技術在襯底102中(例如，在制造的存儲器陣列和所包含的CMOS支持區(qū)中)注入離子。這樣，可形成正在制造的PFET104的第一和第二p+區(qū)300、302。形成第一和/或第二p+區(qū)300、302的注入物可具有約1×1019-約1×1020cm-3之間的峰值濃度(但也可使用更大或更小和/或不同的濃度范圍)。而且，同樣形成正在制造的NFET106的第一源/漏擴散區(qū)(例如n+區(qū))306。形成第一源/漏n+擴散區(qū)306的注入物可具有約_1×1019_-約_1×1020cm-3之間的峰值濃度(但也可使用更大或更小和/或不同的濃度范圍)。
此時在形成存儲器單元的示例性方法中，出現(xiàn)圖8所示的襯底102。為完成示例性方法并形成圖3所示襯底102中的存儲器單元100，在襯底102上形成層間電介質(zhì)、通孔和布線。例如，可使用CVD或其它合適的技術在襯底102上沉積玻璃層(例如，使用高密度等離子體(HDP)沉積法等，使用四乙基原硅酸鹽(TEOS)前體)。之后，可使用CMP或其它合適的方法使玻璃層平面化。
而且，可在襯底102中蝕刻出一個或多個接觸通孔和/或接地總線通路。可使用CVD或其它合適的方法在襯底102上沉積金屬或其它合適的導電材料?？墒褂肅MP或其它合適的材料使沉積材料平面化至玻璃層的頂表面。這樣，形成一個或多個接觸塊和/或接地總線340。
可使用CVD或其它合適的方法沉積層間介電材料。之后，可使用CMP或其它合適的方法使沉積的層間介電材料平面化。這樣，可形成RBL112、WBL128?？墒褂孟鄿p蝕刻、鑲嵌或其它合適的工藝形成位線112、128和/或字線117、132的布線。可通過形成線路后端(BEOL)的布線和電介質(zhì)，完成襯底102(例如，其上有一個或多個芯片)的制造。
圖9示出根據(jù)本發(fā)明的一個實施例的形成在襯底上的存儲器單元100的頂視圖。參見圖9，近似平面的PFET104的第一p+區(qū)300，可用作第一源/漏擴散區(qū)，可經(jīng)由第一接觸900(例如接地接觸)連接到低邏輯狀態(tài)(例如，接地)。近似平面的PFET104的導電溝道可連接到RWL117。PFET104的第二p+區(qū)302，用作第二源/漏擴散區(qū)，可經(jīng)由第二接觸902連接到RBL112。
而且，柵導體材料層508，用作電容器108上方的NFET106的柵極端子130，可經(jīng)由第三接觸904連接到WWL132。NFET106的第一源/漏擴散區(qū)(例如n+區(qū))306可經(jīng)由第四接觸906連接到WBL128。雖然上面僅提到一個存儲器單元100，但是應當注意使用示例性方法制造第一存儲器單元100時，該示例性方法還可以對稱地制造第二存儲單元908。
圖10示出根據(jù)本發(fā)明的一個實施例的包括形成在襯底102上的多個存儲器單元100、908的陣列1000的頂視圖。參見圖10，陣列1000可包括布置成行1002和/或列1004的多個存儲器單元100、908(但存儲器單元100、908也可以以不同方式排列)。
通過使用該示例性方法，可以形成存儲器單元100、908(例如增益單元)，該存儲單元包括具有近似地與襯底的表面同一平面的定向的PFET和具有與PFET的定向近似垂直的定向(例如垂直定向)的NFET?？墒褂肞FET從存儲器單元讀取數(shù)據(jù)，可使用NFET對存儲器單元寫入數(shù)據(jù)。而且，存儲器單元可包括電容器。NFET和電容器可形成在襯底中所形成的溝槽(例如深溝槽)中。電容器可形成在溝槽的下部，NFET可形成在溝槽的上部。NFET的柵極可與存儲電容器的節(jié)點導體或電極(例如n+多晶硅區(qū)318)通過TTO隔離區(qū)550相絕緣。而且，典型的存儲器單元100、908可包括位于電容器108的n+埋入板320和NFET106的下部源/漏擴散區(qū)(例如n+區(qū))308之間的環(huán)形隔離氧化區(qū)410。環(huán)形隔離氧化區(qū)可以防止電容器108所存儲電荷的寄生漏電。
該示例性方法可以制造出存儲器單元100、908，使得延伸進入圖3所示截面圖的平面并從其延伸出來的WWL132，例如，連接到NFET106的柵極130，NFET106的上部源/漏擴散區(qū)306(例如n+區(qū))可連接到WBL128，而下部源/漏擴散區(qū)308(例如n+區(qū))可經(jīng)過溝槽側壁的暴露區(qū)或孔隙連接到電容器108的存儲節(jié)點或電極(例如n+多晶硅區(qū)318)。而且，接地總線340可連接到第一源/漏擴散區(qū)(例如第一p+區(qū))300，RBL112可連接到第二源/漏擴散區(qū)(例如第二p+區(qū))302，而延伸進入圖3所示截面圖并從其延伸出來的RWL117，可例如用作PFET104的柵極端子。
而且，NFET106的下部源/漏擴散區(qū)308和電容器108的存儲節(jié)點或電極可連接到PFET104的n-阱區(qū)304或與之結合(例如電連接)(例如經(jīng)由n-阱區(qū)304下面的n+帶或區(qū)324)。因此，PFET104的反偏壓、并由此閾值電壓可基于電容器108所儲存的電壓。因此，可檢測經(jīng)過PFET104的電流，來確定電容器108所存儲的狀態(tài)。
應當注意，如果地線尺寸(ground rules)和/或存儲器單元截面面積繼續(xù)縮短，傳統(tǒng)存儲器單元會出現(xiàn)存儲容量不足。本發(fā)明提供一種存儲器單元和制造及使用方法，該單元解決了上述存儲容量的問題。這樣，本發(fā)明提供了一種采用未來CMOS技術(例如65nm及更遠)的嵌入式DRAM的確定發(fā)展選擇，從而DRAM可以集成在高性能邏輯芯片上。例如，本發(fā)明提供一種縮放至45nm節(jié)點的改進的嵌入式DRAM單元結構。更具體地，本發(fā)明通過提供適用于放大存儲在較小電容上的電荷的新型存儲器單元(例如增益單元)解決了存儲容量不足的問題。根據(jù)一個實施例的存儲器單元可包括形成在溝槽內(nèi)部的大致垂直的寫入NFET，該寫入NFET包括與大致平面的讀出PFET集成的電容器。PFET、NFET和電容器的定向可帶來與傳統(tǒng)存儲器元件相比更緊湊的存儲器單元。
上述描述僅公開了本發(fā)明的典型實施例。上述公開的裝置和方法的落入本發(fā)明范圍的變型對于本領域普通技術人來說是非常顯而易見的。例如，雖然上述典型制造方法形成兩個存儲器單元100、908，但是可以使用示例性方法形成更多或更少數(shù)目的存儲器單元100、908。
因此，雖然結合其典型實施例描述了本發(fā)明，但是應當理解其他實施例也落入由以下權利要求限定的本發(fā)明的精神和范圍。
權利要求
1.一種襯底的存儲器單元，包括具有和襯底的表面近似處于同一平面的定向的PFET；和連接到近似平面的PFET的NFET；其中襯底中NFET的定向和PFET的定向近似垂直。
2.權利要求1的存儲器單元，還包括連接在PFET和NFET之間的電容器。
3.權利要求2的存儲器單元，其中所述襯底包括溝槽；電容器的一部分形成在溝槽的下部區(qū)域中；和NFET的一部分形成在溝槽的上部區(qū)域中。
4.權利要求3的存儲器單元，其中溝槽為大約2μm-大約6μm深。
5.權利要求2的存儲器單元，其中NFET的下部源/漏擴散區(qū)經(jīng)由電容器電連接到PFET的導電路徑。
6.權利要求2的存儲器單元，其中PFET的反偏壓基于電容器所存儲的電壓。
7.權利要求2的存儲器單元，其中電容器是襯底-平板溝槽電容器。
8.權利要求2的存儲器單元，其中存儲器單元適于存儲基于電容器所存儲電壓的值。
9.一種存儲器陣列，包括襯底的第一存儲器單元；和連接到第一存儲器單元的、襯底的第二存儲器單元；其中第一和第二存儲器單元都具有具有和襯底的表面近似處于同一平面的定向的PFET；和連接到近似平面的PFET的NFET；其中NFET的定向和PFET的定向近似垂直。
10.權利要求9的存儲器陣列，其中第一和第二存儲器單元每一個都還包括連接在PFET和NFET之間的電容器。
11.一種存儲器單元的制造方法，包括提供襯底；形成具有和襯底的表面近似處于同一平面的定向的PFET；形成連接到近似平面的PFET的NFET；其中襯底中NFET的定向和PFET的定向近似垂直。
12.權利要求11的方法，還包括形成連接在PFET和NFET之間的電容器。
13.權利要求12的方法，其中形成連接在PFET和NFET之間的電容器的步驟包括在襯底中形成溝槽；和在溝槽的下部區(qū)域中形成電容器的一部分；和形成NFET的步驟包括在溝槽的上部區(qū)域中形成NFET的一部分。
14.權利要求13的方法，其中在襯底中形成溝槽的步驟包括在襯底中形成大約2μm-大約6μm的溝槽。
15.權利要求12的方法，其中形成NFET的步驟包括形成NFET的下部源/漏擴散區(qū)，其經(jīng)由存儲器單元的電容器電連接到PFET的導電路徑。
16.權利要求12的方法，其中形成連接在PFET和NFET之間的電容器的步驟包括在PFET和NFET之間形成電容器，使得PFET的反偏壓基于存儲器單元的電容器所存儲的電壓。
17.權利要求12的方法，其中形成連接在PFET和NFET之間的電容器的步驟包括形成襯底-平板溝槽電容器。
18.權利要求11的方法，其中在襯底中形成與PFET的定向近似垂直定向的NFET的步驟包括減小由存儲器單元所占據(jù)的襯底空間量。
19.一種存儲器單元的數(shù)據(jù)存取方法，包括提供一種存儲器單元，具有具有和襯底的表面近似處于同一平面的定向的PFET；連接到近似平面的PFET的NFET；和連接在PFET和NFET之間的電容器；其中襯底中NFET的定向和PFET的定向近似垂直；以及以下步驟中的至少之一通過確定流經(jīng)PFET的電流從存儲器單元讀取數(shù)據(jù)；和通過影響電容器存儲的電壓向存儲器單元寫入數(shù)據(jù)。
20.權利要求19的方法，其中通過確定流經(jīng)PFET的電流從存儲器單元讀取數(shù)據(jù)的步驟包括基于電容器所存儲的電壓而影響流經(jīng)PFET的電流。
全文摘要
本發(fā)明涉及增益單元及其制作和使用方法，第一方面，提供一種第一裝置。第一裝置是襯底的存儲器單元，包括(1)具有和襯底的表面近似處于同一平面的定向的PFET；和(2)連接到近似平面的PFET的NFET。襯底中NFET的定向和PFET的定向近似垂直。提供多個其它方面。
文檔編號H01L21/8242GK1956197SQ200610136540
公開日2007年5月2日 申請日期2006年10月25日 優(yōu)先權日2005年10月26日
發(fā)明者杰克·A·曼德爾曼, 程慷果 申請人:國際商業(yè)機器公司