專利名稱：存儲單元陣列及其制造方法
技術領域：
本發(fā)明涉及一種存儲單元陣列并涉及存儲單元陣列的制造方法。
背景技術：
動態(tài)隨機存取存儲器(DRAM)的存儲單元一般包括用于存儲表示將被存儲的信息的電荷的存儲電容器，和與存儲電容器連接的存取晶體管。該存取晶體管包括第一和第二源/漏區(qū)，連接第一和第二源/漏區(qū)的溝道和控制第一和第二源/漏區(qū)之間流動的電流的柵電極。該晶體管通常至少部分地形成于半導體襯底中。通過由相應的字線尋址該存取晶體管讀出或?qū)懭氪鎯υ诖鎯﹄娙萜髦械男畔?。尤其，通過位線接觸將該信息讀出至相應的位線。
存取晶體管的溝道長度存在下限，在其以下非尋址狀態(tài)的存取晶體管的隔離特性不充分。有效溝道長度Leff的下限限制了存取晶體管的平面型晶體管單元的可縮放性，其中，晶體管相對于半導體襯底的襯底表面水平地形成。
垂直晶體管單元提供了增加溝道長度同時保持形成存儲單元必需的表面面積的可能性。在這種垂直晶體管單元中，以垂直于襯底表面的方向設置存取晶體管的源/漏區(qū)和溝道區(qū)。涉及這種垂直晶體管單元的問題中的一個是難以提供至疊層電容器的表面接觸。因此，這種垂直晶體管難以與疊層電容器集成到一起。
公知通過凹進的溝道晶體管增加有效溝道長度Leff。在這種晶體管中，將第一和第二源/漏區(qū)設置在平行于襯底表面的水平平面中。將柵電極設置在凹進的槽中，該凹進的槽設置在半導體襯底中的晶體管的兩個源/漏區(qū)之間。因此，有效溝道長度等于兩個源/漏區(qū)之間的距離和凹進槽的深度兩倍的總和。有效溝道寬度Weff對應于標稱結(jié)構尺寸F。
存儲單元陣列具有形成于連續(xù)的有源區(qū)域線(active area line)中的晶體管也是公知的。與位線平行地設置該有源區(qū)域線。尤其，將來自字線部分的晶體管的柵電極和包括該柵電極的字線實施為埋入字線。
而且，將晶體管形成于脊狀形式的有源區(qū)域中是公知的，其中在有源區(qū)域處，兩個柵電極的每一個都形成了部分相應的字線，且沿著有源區(qū)域的橫向側(cè)設置。有源區(qū)域在晶體管的溝道部分處凹進。
需要一種改進的存儲單元陣列和形成這種存儲單元陣列的方法。

發(fā)明內(nèi)容
本發(fā)明提供一種包括多個存儲單元和多個形成于具有襯底表面的半導體襯底中的有源區(qū)域的存儲單元陣列。每個有源區(qū)域具有兩個沿著第一方向延伸的橫向側(cè)。多行有源區(qū)域通過在第一方向延伸的隔離槽相互分離。每個存儲單元包括存儲電容器和至少部分地形成于有源區(qū)域中的一個中的晶體管。該晶體管包括與存儲電容器的電極連接的第一源/漏區(qū)、與襯底表面相鄰形成的第二源/漏區(qū)、連接第一和第二源/漏區(qū)的溝道區(qū)、和沿著溝道區(qū)設置且通過柵隔離層與溝道區(qū)電性隔離的柵電極。與襯底表面相鄰地形成第一源/漏區(qū)。該溝道區(qū)設置在有源區(qū)域中。溝道區(qū)在第一方向上延伸。柵電極控制在第一和第二源/漏區(qū)之間流動的電流。第一和第二字線設置在該多行有源區(qū)域每個的兩橫側(cè)上。第一和第二字線通過相應行的有源區(qū)域的晶體管的柵電極相互連接。
尤其，根據(jù)本發(fā)明，具有柵電極的字線形成一種梯狀結(jié)構，根據(jù)該梯狀結(jié)構，與溝道平行地設置存儲單元陣列的兩條字線。柵電極與溝道交叉，該柵電極連接兩個字線。因此，可形成字線而不采用特殊的光刻步驟。
尤其，根據(jù)優(yōu)選實施例，可將兩個字線設置在隔離槽中的每一個中。該兩個字線相互隔離且被分配給兩個不同行的有源區(qū)域。這種情況下，可通過間隙壁(spacer)工藝容易地形成字線，而不需要進行光刻步驟。此外，由于相對于隔離溝槽以及因此的有源區(qū)域自對準地進行形成字線的步驟，因此確保了字線的精確定位。
根據(jù)優(yōu)選實施例，每個柵電極具有頂側(cè)。柵電極的該頂側(cè)設置在半導體襯底表面下方。結(jié)果，連接第一和第二源/漏區(qū)的溝道是彎曲或凹進的溝道。尤其，有源區(qū)域具有“U”形的形狀，其中第一和第二源/漏區(qū)設置在有源區(qū)域的垂直部分中。此外，包括柵電極的字線的梯狀結(jié)構由有源區(qū)域的垂直部分支撐，在有源區(qū)域中，形成了第一和第二源/漏區(qū)。由此，相對于第一和第二源/漏區(qū)以自對準的方式形成具有柵電極的字線。
如果有源區(qū)域具有“U”形的形狀且溝道是彎曲的或凹進的溝道，則可加長摻雜的源/漏區(qū)之間的距離而不會增加晶體管的面積。由于該加長的距離，降低了在源/漏區(qū)溝道結(jié)處的電場和漏電流。
然而，可將兩個相鄰字線和相應柵電極的特殊結(jié)構用具有任一任意形狀的有源區(qū)域?qū)嵤渲型ㄟ^該特殊結(jié)構形成階梯。
優(yōu)選地，溝道區(qū)包括其中溝道為脊形狀的鰭狀區(qū)。該脊包括頂側(cè)和在垂直于連接第一和第二源/漏區(qū)的線的截面中的兩個橫向側(cè)。該柵電極設置在脊的三側(cè)。
這種情況下，加長了溝道的有效寬度，這改善了晶體管的特性。尤其，由于增加了溝道寬度且降低了電阻，所以本發(fā)明的存儲單元陣列的晶體管提供了相對于已知晶體管提高的開啟電流。然而，由于鰭狀區(qū)的狹窄寬度，會耗盡晶體管本體，以提高晶體管的截止電流。
然而，可將兩條相鄰字線和相應柵電極的特殊結(jié)構用具有任一任意形狀的溝道區(qū)實施，其中，通過該特殊結(jié)構形成階梯。
尤其，將存儲電容器實施為疊層電容器。
根據(jù)本發(fā)明，優(yōu)選地，將多個存儲單元分別設置成行和列。存儲單元的兩個相鄰行通過相互電性隔離的兩個字線而分離，其中以規(guī)則網(wǎng)格的形式設置存儲單元。
尤其，分別將相鄰行的存儲單元設置在相同列中。此外，分別將相鄰列的存儲單元設置在相同行中。
根據(jù)本發(fā)明，柵電極具有底側(cè)。第一和第二源/漏區(qū)延伸至低于或等于柵電極的底部側(cè)的深度。
優(yōu)選地，位線形成于襯底表面上。尤其，位線直接與襯底表面相鄰，以使位線與第二源/漏區(qū)連接，而不需要位線接觸。
在第一源/漏區(qū)和柵電極之間及第二源/漏區(qū)和柵電極之間設置隔離間隙壁。該隔離間隙壁具有比柵隔離層厚的厚度。在這種情況下，會降低柵電極的電勢對第一和第二源/漏區(qū)的影響。尤其，通過有效地屏蔽柵電勢以不影響與存儲電容器的電極連接的第一源/漏區(qū)，可改善存儲單元的保存時間，即在該保存時間期間信息可被可識別地存儲于存儲單元中。同時，由于柵隔離層的厚度小于隔離間隙壁的厚度，因此有效地控制了溝道的導電性。
尤其，如果間隙壁由二氧化硅制成，則可進一步降低柵電極對第一和第二源/漏區(qū)的影響。
本發(fā)明還提供了一種制造存儲單元陣列的方法，包括提供具有襯底表面的半導體襯底、在襯底表面中形成第一和第二開口、在半導體襯底中限定隔離溝槽、用隔離材料填充該隔離溝槽、在第二開口的底側(cè)上提供柵隔離層、在第二開口中和隔離溝槽的側(cè)壁上提供導電材料、在柵電極的頂側(cè)上和一個隔離溝槽的字線之間提供隔離材料、在有源區(qū)域中的第一和第二開口之間的襯底材料中提供第一和第二源/漏區(qū)、形成多條位線接觸和位線以及形成多個存儲電容器。第一開口具有比第二開口深的深度，該深度是從襯底表面測量的，兩個第一開口之后是一個第二開口，且一個第二開口之后是兩個第一開口。有源區(qū)域形成于兩個相鄰隔離溝槽之間。柵電極由第二開口中的導電材料形成，字線由隔離溝槽側(cè)壁上的導電材料形成。一條位線通過位線接觸與多個第二源/漏區(qū)連接。每個電容器接觸都與存儲單元的第一源/漏區(qū)連接。每個存儲電容器接觸電容器接觸中的一個。
尤其，通過在襯底表面中形成第一開口，提供了相應陣列的一行的相鄰存儲單元之間的電性隔離。由此，將有源區(qū)域分段。
此外，通過形成第二開口，限定了柵電極。此外，限定了其中將形成第一和第二源/漏部分的有源區(qū)域的垂直部分。根據(jù)本發(fā)明，在限定了其中將形成第一和第二源/漏部分的有源區(qū)域的垂直部分之后，形成隔離溝槽。結(jié)果，相對于第一和第二源/漏部分以自對準的方式形成隔離溝槽。
根據(jù)本發(fā)明，使用包括分別為第一、第二和第三材料的第一、第二和第三條的硬掩模來限定第一和第二開口。該第一、第二和第三條相互平行地設置，且相互選擇性地蝕刻第一、第二和第三材料中的每一個。
由此，可相對容易地在正確的位置形成第一和第二開口。
此外，第一開口的深度等于隔離溝槽的深度。該深度是從襯底表面測量的。
優(yōu)選地，在形成多條位線之前，不掩蔽第一和第二源/漏區(qū)，而通過隔離材料覆蓋該表面的所有剩余部分。
由此，位線以自對準方式接觸晶體管的第二源/漏區(qū)。
根據(jù)本發(fā)明，形成多條位線例如包括沉積至少一層導電材料并圖案化該至少一層，以形成與晶體管的第二源/漏區(qū)接觸的位線。
此外，使用具有線/間隔圖案的掩模來光刻地圖案化至少一層。由此，由于相對容易地處理和定位具有線/間隔圖案的掩模，因此簡化了掩模的正確定位。
根據(jù)本發(fā)明，提供導電材料例如包括共形地沉積導電材料和各向異性地蝕刻該導電材料的步驟。
優(yōu)選地，本發(fā)明的方法還包括在用隔離材料填充隔離溝槽之后，提供第一和第二輕摻雜的部分。填充隔離溝槽包括在第二開口中提供隔離材料和以襯底表面和離子方向之間角度α進行成角度的離子注入步驟。由此，在襯底表面下方注入預定的襯底部分。
本發(fā)明的方法例如包括在提供柵隔離層之前，從隔離溝槽移除隔離材料的上部，以暴露出有源區(qū)域的上部。該柵隔離層形成于有源區(qū)域的暴露部分上。
由此，形成了其中溝道為脊形狀的FINFET。
這種情況下，提供第一和第二源/漏區(qū)例如包括在柵電極的頂側(cè)上和一個隔離溝槽的字線之間提供隔離材料之后，提供第一和第二輕摻雜部分。提供第一和第二輕摻雜部分包括以襯底表面和離子方向之間的角度α進行成角度的離子注入步驟。
尤其，通過進行成角度的離子注入步驟，通過調(diào)整角度α，可以調(diào)整摻雜部分的摻雜分布。尤其，可以調(diào)整有源區(qū)域中的摻雜劑的深度和分布。


包括附圖從而提供對本發(fā)明的進一步理解，且將附圖結(jié)合到本說明書中，并構成本說明書的一部分。

了本發(fā)明的實施例，且與該說明一起用于解釋本發(fā)明的原理。由于通過參考以下的詳細說明，本發(fā)明的其它實施例和本發(fā)明的很多預期的優(yōu)點將更好理解，因此可容易地理解它們。不必彼此相對按比例地給出附圖中的元件。相同的參考數(shù)字表示相應的相似部分。
圖1A、1B、2、3A-3C、4A、4B、5A、5B、6A-6C、7、8、9A和9B說明了根據(jù)本發(fā)明第一實施例制造存儲單元陣列方法的步驟，圖10示出了本發(fā)明存儲單元陣列的示范性布局，圖11A、11B、12A、12B、13A、13B、14A-14C和15示出了根據(jù)本發(fā)明第二實施例制造存儲單元陣列方法的步驟，圖16示出了根據(jù)本發(fā)明另一實施例的存儲單元陣列的一部分，和圖17示出了用于說明成角度(angled)注入步驟的概略圖。
具體實施例方式
在以下的詳細說明中，參考形成本文的一部分且其中借助于圖示示出的附圖，其中可實施本發(fā)明的具體實施例。在這一點上，參考被描述的圖的取向使用方向術語，如“頂”、“底”、“前”、“后”、“前沿”、“后沿”等。由于本發(fā)明實施例的部件可以以多個不同的取向定位，因此，方向術語是用于說明的目的而絕非限制。應當理解，可使用其它實施例，且可以作出結(jié)構上或邏輯上的改變而不脫離本發(fā)明的范圍。因此，以下的詳細說明并無限制意義，且本發(fā)明的范圍由所附的權利要求來限定。
為了制造本發(fā)明的存儲單元陣列，首先，沉積具有70至100nm厚度的二氧化硅(SiO2)層20作為第一硬掩模層。之后，使用具有線/間隙壁圖案的掩模光刻圖案化該SiO2層20。尤其，對于第一實施例，使用的光刻掩模具有線寬為1.4F和間隔寬度為1.2F的圖案。在這一點上，F(xiàn)表示可通過所使用的技術獲得的特征尺寸的最小線寬。尤其，F(xiàn)可小于100nm，且尤其是小于90、70甚至是40nm。之后，通過一般公知的方法共形地沉積氮化硅(Si3N4)層21。尤其，該Si3N4層21可具有接近0.3F的厚度。之后，進行各向異性蝕刻步驟以暴露出二氧化硅層20和硅襯底1的水平部分。結(jié)果，SiO2層20的間隔的側(cè)壁由Si3N4間隙壁21覆蓋。
在接下來的步驟中，進行一般公知的氮化步驟以提供擴散阻擋層。為了更具體，例如通過將襯底暴露到NH3氣氛中來形成薄的Si3N4層。該薄的Si3N4層防止硼原子在接下來的步驟中從BPSG層向外擴散。
之后，通過一般公知的方法沉積BPSG層，進行退火步驟且之后進行CMP步驟，以最后獲得圖1A中示出的結(jié)構。
尤其，圖1A示出了獲得的結(jié)構的截面圖。在半導體襯底1如硅襯底的表面10上，形成寬度為1.4F的一條二氧化硅層20。在二氧化硅層20的兩側(cè)上，設置氮化硅層21的條21，隨后是BPSG層22的條。尤其，氮化硅條21的寬度約0.3F，而BPSG層的條22的寬度約0.6F。
圖1B示出了獲得的結(jié)構的平面圖。如可看到的，半導體襯底1的整個表面10由二氧化硅層20的條、氮化硅層的平行條21和BPSG層的平行條22覆蓋。如從圖1B可注意到，圖1A的截面圖是在圖1B中的I和I之間取得的。
在接下來的步驟中，相對于二氧化硅選擇性地蝕刻BPSG層22的條。例如，可將在HF蒸汽中的蝕刻步驟用于蝕刻BPSG層。在接下來的步驟中，相對于二氧化硅和氮化硅選擇性地蝕刻硅襯底，以形成第一開口11。尤其，進行通常使用的干法蝕刻步驟，以各向異性地蝕刻硅材料至1F的目標深度。在該蝕刻步驟中，二氧化硅層20和氮化硅層21的條用作硬掩模。
獲得的結(jié)構在圖2中示出。尤其，圖2示出了在硅襯底材料中蝕刻的第一開口11。
在接下來的步驟中，例如在緩沖氫氟酸(BHF)中蝕刻二氧化硅層20的條。之后，進行相對于氮化硅選擇性地蝕刻硅的干法蝕刻步驟。此外，該蝕刻步驟是通過其再蝕刻1F深度的各向異性蝕刻步驟。結(jié)果，獲得了圖3A中示出的結(jié)構。尤其，在圖3A中示出的截面圖中，通過最后的蝕刻步驟，形成了具有1F深度的第二開口12，而第一開口11現(xiàn)在具有2F的深度。
在接下來的步驟中，光刻地限定有源區(qū)域線。尤其，將雙層抗蝕劑材料施加到圖3A中示出的結(jié)構上。該雙層抗蝕劑通常包括兩層，非光敏的基層和光敏的頂層，且將形成于其中的圖案通過光刻方法來轉(zhuǎn)移。通過使用雙層抗蝕劑，能夠消除由晶片表面的外形引起的問題。
之后，進行使用具有線/間隔圖案的掩模的光刻步驟，以圖案化有源區(qū)域。尤其，平行于圖3A中示出的圖的平面設置線/間隔掩模，以由雙層抗蝕劑掩蔽圖4A中示出的部分。使用的掩模具有0.8F的線寬和1.7F的間隔寬。之后，進行蝕刻氮化硅和硅至目標深度2F的蝕刻步驟。
獲得的結(jié)構在圖3B中示出。尤其，垂直于圖3A中示出的第二開口12取得圖3B的截面圖。從示出了獲得的結(jié)構上的平面圖的圖3C還可以看出II和II之間的截面圖的詳細位置。
如可從圖3B看出的，現(xiàn)在將有源區(qū)域31限定在硅襯底材料1中，有源區(qū)域31由隔離溝槽32在每一側(cè)上定界。由于使用的光刻掩模，所以有源區(qū)域具有0.8F的寬度，而隔離溝槽具有1.7F的寬度。
此外，圖3C示出了獲得的結(jié)構上的平面圖。尤其，有源區(qū)域部分31設置在所示的平面圖的中間。相鄰的有源區(qū)域部分31通過第一開口11相互隔離。此外，多行有源區(qū)域通過隔離溝槽32相互隔離。該隔離溝槽32與有源區(qū)域的橫向側(cè)31a相鄰。
在接下來的步驟中，通過常規(guī)的方法氧化有源區(qū)域，且之后，例如通過HDP(高密度等離子體)方法或共形沉積方法沉積二氧化硅層24。之后，例如在緩沖HF中進行濕法蝕刻步驟，以使得沉積的二氧化硅層24凹進1.2F的深度。例如，在溝道上方剩余的SiO2材料的厚度為0.3F。之后，進行離子注入步驟以提供第一和第二LDD區(qū)35a、36a，即，具有低摻雜濃度的源/漏區(qū)的部分。
將該注入步驟實施為成角度注入步驟23，其也在圖4A中示出，使用溝道區(qū)上方的二氧化硅層24作為遮蔽層，以只摻雜第一和第二開口11、12之間的硅襯底的預定部分。
尤其，襯底表面和離子轟擊的方向之間的角度α應近似20至70°，且尤其是30至60°。通過調(diào)整離子注入的角度，可將穿透深度及因此的摻雜分布調(diào)整為預定的值。
而且，可調(diào)整限定了注入離子和有源區(qū)域橫向側(cè)31a的方向之間的扭轉(zhuǎn)角的角度δ。該角度δ在圖17中示出。在其中從相差180°的兩個方向進行離子注入的雙模式離子注入步驟中，角度δ可以為0和90°。在其中從相差90°的四個方向進行離子注入的四模式離子注入步驟中，該角度δ可以是45°、135°、225°或315°?？蛇x地，在四模式離子注入步驟中，該角度δ可以是60°、120°、240°或300°。
尤其，應當避免在第二開口12下方的溝道區(qū)的摻雜。該獲得的結(jié)構在圖4A中示出。如可看到的，第一開口11的下部填充有二氧化硅層24，和其中形成了晶體管的溝道的硅襯底的部分由二氧化硅層24覆蓋。
圖4B示出了垂直于橫切第二開口12的圖4A的截面圖取得的截面圖。如可從圖4B看到的，沉積該二氧化硅層24以完全覆蓋有源區(qū)域3以及填充隔離溝槽32。
在接下來的步驟中，進一步凹進SiO2層24。之后，共形地沉積具有0.2F厚度的二氧化硅層26。之后，進行各向異性蝕刻步驟。由此，形成覆蓋第二開口12的橫向部分的側(cè)壁間隙壁。此外，由于其狹窄寬度，第一開口11填充有SiO2材料26。通過該步驟的蝕刻深度，調(diào)整側(cè)面控制(side gating)的量，即，在獲得的晶體管的第一和第二源/漏區(qū)上的柵電極的相互作用。
作為改進，可以進行該步驟以移除第二開口12中的側(cè)壁間隙壁的步驟，而由于其狹窄寬度，二氧化硅層26保留在第一開口11中。此外，根據(jù)進一步的改進，其中之后將形成源/漏區(qū)的第一和第二開口之間的硅部分的寬度可大于示出的實施例中的寬度。
之后，進行使用SC1(NH4OH/H2O2/H2O)或SC2(H2O2/HCl/H2O)的清洗步驟，以從溝道移除蝕刻損壞。之后，通過一般的公知方法形成柵氧化層25。尤其，可形成ISSG(原位流產(chǎn)生的)二氧化硅層或可形成HTO(高溫氧化物)。該獲得的結(jié)構在圖5A中示出。如可看到的，在第二開口12的底部中，形成了柵氧化物25。該第二開口的側(cè)壁由二氧化硅層25覆蓋，且用二氧化硅材料26完全地填充第一開口。
圖5B示出了垂直于圖5A中示出的平面橫跨第二開口12取得的截面圖。
如可從圖5B中看到的，隔離溝槽32填充有二氧化硅層24，直到有源區(qū)域31的高度下方的高度。該有源區(qū)域由柵氧化層25覆蓋。
在接下來的步驟中，在獲得的結(jié)構上方共形地沉積具有0.6F厚度的摻雜多晶硅層。之后，進行各向異性間隙壁蝕刻步驟至硅襯底表面10下方約0.3F。根據(jù)氮化硅層21的厚度，進行過蝕刻至硅物質(zhì)表面下方的0.8F。
通過該步驟，形成柵電極33和字線34。
獲得的結(jié)構在圖6A-6C中示出。尤其，圖6A示出了I和I之間的截面圖，例如從示出獲得結(jié)構上的平面圖的圖6C可以看到的。而且，圖6B示出了II和II之間的截面圖，如從圖6C取得的。
尤其，如在圖6A中示出的，將柵電極33形成于二氧化硅層25上方。第一和第二LDD部分35a、36a以及上方的襯底材料1通過二氧化硅間隙壁26與柵電極33隔離。溝道區(qū)通過柵氧化物25與柵電極33隔離。屬于一個有源區(qū)域線的相鄰存儲單元通過形成于第一開口11中的間隙壁26相互電性隔離。
此外，圖6B示出了在垂直于橫切第二開口12的圖6A的截面圖的方向上取得的截面圖。如可以從圖6B看到的，將柵電極33設置在有源區(qū)域31上方，且通過柵氧化物25與其電性隔離。在隔離溝槽32的側(cè)壁上，通過上述的間隙壁工藝形成字線34。由于在上述的間隙壁工藝期間形成的開口13，相鄰的字線34相互電性隔離。
圖6C示出了在獲得的結(jié)構上的平面圖。如可以看到的，將柵電極33設置在圖的中間且與字線34電性連接。尤其，兩條字線34與有源區(qū)域行相鄰，其中兩個字線34通過柵電極33相互連接。
在接下來的步驟中，沉積二氧化硅層27。之后，進行CMP(化學機械拋光)步驟。通過該步驟，尤其是相鄰字線之間如圖6B中示出的開口13填充有隔離材料。在接下來的步驟中，蝕刻氮化硅層21部分。之后，進行用于限定具有高摻雜濃度的第一和第二源/漏區(qū)35、36的注入步驟。獲得的結(jié)構在圖7中示出。
如可從圖7看出的，現(xiàn)在獲得的晶體管包括第一和第二源/漏區(qū)35、36以及第一LDD部分35a和第二LDD部分36a。溝道15形成于第一和第二LDD部分35a、36a之間。柵電極33形成于溝道上方，且通過柵氧化層25與溝道15電性隔離。側(cè)壁間隙壁26形成于柵電極33和第一和第二源/漏區(qū)35、36之間。尤其，側(cè)壁間隙壁26最小化了柵電極的電勢對源/漏區(qū)35、36的影響。柵電極33由二氧化硅層27覆蓋。柵電極33設置在半導體襯底1的表面10下方。尤其，柵電極的頂表面33a設置在半導體襯底1的表面10下方。此外，柵電極的底表面33b設置在與第一和第二LDD部分35a、36a的底側(cè)相對相同的高度或較其有相對小的深度。不同地，優(yōu)選第一和第二LDD部分35a、36a中的至少一個延伸至比柵電極33深的深度。
在接下來的步驟中，位線形成于獲得的表面上。尤其，沉積多晶硅層38和高導電層如WSix層39，隨后沉積Si3N4層46。之后，進行光刻步驟以限定位線和位線接觸。尤其，具有線/間隔圖案的掩模用于限定位線。之后，蝕刻多晶硅層38和高導電層39以形成導電線。
尤其，由于除了其上方存在氮化硅部分21的部分之外的整個襯底表面由二氧化硅層覆蓋，因此使用具有線/間隔圖案的掩模限定位線接觸。
在接下來的步驟中，共形地沉積氮化硅層40。然后，進行各向異性蝕刻步驟以提供氮化硅間隙壁40。在接下來的步驟中，沉積SiON襯墊，隨后進行沉積BPSG層的步驟。之后，進行進一步的CMP步驟以獲得BPSG部分41。在接下來的步驟中，光刻地限定、蝕刻并用導電材料如多晶硅填充電容器接觸42。例如，可通過使用孔洞掩模(holemask)或其它現(xiàn)有技術中公知的方法來限定電容器接觸。
圖8示出了獲得的結(jié)構。第二源/漏區(qū)36與位線37連接，而第一源/漏區(qū)35與電容器接觸42連接。字線在平行于由連接第一和第二源/漏區(qū)35和36的線給出的方向的方向上延伸。字線設置在示出的截面圖前面和后面所在的平面中。
在接下來的步驟中，進行用于形成疊層電容器的常規(guī)處理步驟。可與上述的晶體管一起使用的疊層電容器51可具有任一形狀。例如，該疊層電容器51可具有如圖9A中示出的結(jié)構。尤其，存儲電容器51包括存儲電極43、電容器電介質(zhì)44和反電極45。存儲電極43與電容器接觸42連接。圖9B示出了在獲得的存儲單元陣列上的平面圖。如可從圖9B看到的，在第一方向上設置多條位線37，而在尤其是垂直于第一方向的第二方向上設置多條字線34。字線中的每一個都與多個柵電極33連接。尤其，通過保持在相同電勢的兩條平行字線34尋址存儲單元的一行。尋址存儲單元的不同行的相鄰字線通過二氧化硅層27相互電性隔離。存儲單元中的每一個都包括通過電容器接觸42與相應的晶體管的第一源/漏區(qū)35連接的疊層電容器51。
圖10示出了描述一對存儲單元陣列60、60’的簡化示意圖。根據(jù)本發(fā)明，每個存儲單元包括存取晶體管52和存儲電容器51。以開放位線結(jié)構實施該陣列。每一個都具有存儲單元50，其包括一個晶體管52和一個電容器51。
存儲陣列60、60’每一個都耦合到各自組的位線37、37’和各自組的字線34a、34b、34a、34b’。耦合兩組位線37、37’，每個位線從存儲陣列60、60’中的每一個耦合至讀出放大器6。該讀出放大器6包括外圍電路，其通常形成于存儲單元陣列60、60’的外部。
操作中，例如通過激活一對字線34a、34b來選擇一個存儲單元6。一對字線保持在相同的電勢。該對字線34a、34b耦合到加應那個晶體管52的相應柵電極。位線37通過位線接觸耦合到這些晶體管52中一個的第二源/漏區(qū)。晶體管52通過將電容器51中的存儲的電荷與相關的位線37耦合來開啟。此時讀出放大器6讀出從電容器51耦合到位線37的電荷。該讀出放大器6比較參考信號的信號如參考電荷Qref或通過讀出相應位線37’獲得的參考信號，而不需要被施加到相應的字線34a’、34b’對的電壓，且放大獲得的信號。這允許由存儲在電容器51中的電荷表示的數(shù)據(jù)存取到存儲陣列60、60’的外部，且允許電容器51存儲表示從存儲單元50回到存儲單元50的數(shù)據(jù)的電荷。
在第一實施例示出的布局中，電容器覆蓋了2.4·1.8F2的面積，且單元尺寸為2.6F長·3F寬。
根據(jù)本發(fā)明的第二實施例，獲得了更小的單元尺寸。此外，根據(jù)第二實施例，有源區(qū)域為脊形狀，其中柵電極設置于其三側(cè)上。如本領域技術人員顯而易見的，可將具有這種FINFET形狀的晶體管用具有任一任意的單元尺寸實現(xiàn)。
對于實施該第二實施例，將二氧化硅層20沉積在半導體襯底1的表面10上。之后，使用具有線/間隔圖案的掩模來進行光刻步驟。與第一實施例相比，線寬為0.8F而間隔寬為1.2F。在蝕刻間隔之后，通過一般公知的方法沉積氮化硅層，且將其蝕刻為具有0.3F的寬度。由此，形成多條氮化硅層21。在接下來的步驟中，進行用于提供擴散阻擋層的氮化步驟，之后沉積BPSG層。退火該BPSG層，且之后進行CMP步驟。
結(jié)果，獲得了圖11A和11B中示出的結(jié)構。如從圖11B可看出的，以與如圖1B中相似的方式，半導體襯底的表面現(xiàn)在由多條SiO2層20覆蓋，該多條SiO2層20由Si3N4條21在兩側(cè)上定界，兩個Si3N4條21包圍一個BPSG條22。SiO2線20的寬度總計為0.8F。以下，進行已經(jīng)參考圖2和3A-3C描述的處理步驟，且省略了對其描述。在蝕刻隔離溝槽以限定有源區(qū)域之后，以與上述相同的方式形成二氧化硅層24。
在用二氧化硅層24填充隔離溝槽之后，例如在緩沖HF中進行蝕刻步驟以暴露出溝道區(qū)。
獲得的結(jié)構在圖12A和12B中示出。尤其，圖12A示出了I和I之間的截面，除了第一和第二開口11、12各自的橫向尺寸之外，與圖4A中示出的截面圖相類似。如可以從圖12A看到的，在第一開口11的上部中移除已經(jīng)填充在第一開口11中的二氧化硅材料。如可以從圖12B也可以看到的，在隔離溝槽32中的隔離材料24現(xiàn)在只存在于其下部中。
之后，共形地沉積具有0.2F厚度的二氧化硅層26。然后，進行各向異性蝕刻步驟。由此，形成覆蓋第二開口12的橫向部分的側(cè)壁間隙壁。通過共形地沉積二氧化硅層和隨后進行各向異性蝕刻步驟形成側(cè)壁間隙壁的這些步驟是可被省略的任選工藝步驟。
在接下來的步驟中，用SC1或SC2進行清洗步驟以從溝道移除蝕刻損壞。然后，以與參考圖5A所述相同的方式形成柵氧化層25。獲得的結(jié)構在圖13A中示出。
圖13B示出了獲得的結(jié)構的截面圖，垂直于有源區(qū)域31取得該截面圖?，F(xiàn)在將凹陷提供于隔離溝槽32中的二氧化硅材料24，且在有源區(qū)域31的側(cè)壁上提供薄的柵氧化層25。
在接下來的步驟中，在獲得的結(jié)構上方共形地沉積具有0.5F厚度的摻雜多晶硅層。之后，進行各向異性間隙壁蝕刻步驟至硅襯底表面10以下0.3F。以與已經(jīng)參考圖6A描述的蝕刻工藝相類似的方式進行該蝕刻步驟。通過該步驟，形成柵電極33以及字線34。
獲得的結(jié)構在圖14A-14C中示出。
如尤其可從圖14B推測的，現(xiàn)在由柵電極33和相應的字線34在其三側(cè)上將有源區(qū)域包圍。
圖14示出了獲得的存儲單元陣列的平面圖。如可看到的，柵電極33設置在圖的中間且與字線34點連接。尤其，兩條字線34與有源區(qū)域行相鄰，其中兩個字線34通過柵電極33相互連接。
之后，進行自對準源/漏離子注入步驟，以提供包括具有低摻雜濃度35a、36a的第一和第二部分的第一和第二源/漏區(qū)35、36。尤其，用成角度的注入進行用于提供具有低摻雜濃度的部分的離子注入步驟，如前所述，其中柵電極33用作遮蔽層。尤其，可以以如上面參考圖4A和4B所描述的方式調(diào)整角度α和δ。在這方面，如果調(diào)整角度δ的某一值且將被注入部分的側(cè)壁由遮蔽層覆蓋，則遮蔽層的有效厚度取決于扭轉(zhuǎn)角δ。
之后，以常規(guī)方式尤其是通過垂直離子注入進行用于提供具有高摻雜濃度的部分的離子注入步驟。
之后，進行已經(jīng)參考圖7至9B描述的相同處理步驟。最后，獲得了圖15中示出的結(jié)構。尤其，該電容器具有1.7·2F的橫向尺寸，單元尺寸為2F長·2.3F寬，結(jié)果單元面積為4.6F2。
如可以從圖14B的截面圖看到的，晶體管現(xiàn)在為具有溝道為脊形狀的FINFET型晶體管。因此，增加了溝道的有效寬度。同時，由于脊的狹窄寬度，可完全耗盡溝道。
此外，圖16示出了其中圖15中示出的間隙壁被省略且由柵隔離層25代替的存儲單元的截面圖。
雖然已經(jīng)詳細地描述了本發(fā)明，且參考了其具體實施例，但是對于本領域技術人員來講，在不脫離其精神和范圍的情況下在其中作出各種改變和改進是顯而易見的。因此，意指本發(fā)明覆蓋本發(fā)明的改進和變形，只要它們落入所附的權利要求及其等同物的范圍之內(nèi)。
權利要求
1.一種具有多個存儲單元的存儲單元陣列，該存儲單元陣列包括多個有源區(qū)域，形成于具有襯底表面的半導體襯底中，每一個有源區(qū)域具有沿著第一方向延伸的兩個橫向側(cè)，多行有源區(qū)域通過沿著第一方向延伸的隔離槽相互分離，每個存儲單元包括存儲電容器，晶體管，至少部分地形成于有源區(qū)域中的一個中，該晶體管包括第一源/漏區(qū)，其與存儲電容器的電極連接，第一源/漏區(qū)與襯底表面相鄰地形成，第二源/漏區(qū)，與襯底表面相鄰地形成，溝道區(qū)，連接第一和第二源/漏區(qū)，該溝道區(qū)設置在有源區(qū)域中，該溝道區(qū)沿著第一方向延伸；和柵電極，沿著溝道區(qū)設置且通過柵隔離層與溝道區(qū)電性隔離，該柵電極控制在第一和第二源/漏區(qū)之間流動的電流，其中第一和第二字線設置在該多行有源區(qū)域的每一行的兩橫向側(cè)上，該第一和第二字線通過相應行有源區(qū)域的晶體管的柵電極相互連接。
2.根據(jù)權利要求1的存儲單元陣列，其中每個柵電極具有頂側(cè)，柵電極的頂側(cè)設置在半導體襯底的表面下方。
3.根據(jù)權利要求1的存儲單元陣列，其中溝道區(qū)包括其中溝道為脊形狀的鰭狀區(qū)域，在垂直于連接第一和第二源/漏區(qū)的線的截面中，該脊包括頂側(cè)和兩個橫向側(cè)，且其中柵電極設置在脊的三側(cè)。
4.根據(jù)權利要求2的存儲單元陣列，其中溝道區(qū)包括其中溝道為脊形狀的鰭狀區(qū)域，在垂直于連接第一和第二源/漏區(qū)的線的截面中，該脊包括頂側(cè)和兩個橫向側(cè)，且其中柵電極設置在脊的三側(cè)。
5.根據(jù)權利要求1的存儲單元陣列，其中兩個字線設置在隔離槽中的每一個中，該兩個字線相互隔離且被分配給兩個不同行的有源區(qū)域。
6.根據(jù)權利要求1的存儲單元陣列，其中存儲電容器是疊層電容器。
7.根據(jù)權利要求1的存儲單元陣列，其中存儲單元分別設置成行和列，以規(guī)則網(wǎng)格的形式設置存儲單元。
8.根據(jù)權利要求1的存儲單元陣列，其中柵電極具有底側(cè)，第一和第二源/漏區(qū)中的每一個延伸至低于或等于柵電極底側(cè)的深度。
9.根據(jù)權利要求3的存儲單元陣列，其中第一和第二源/漏區(qū)中的每一個都延伸至低于或等于脊頂側(cè)的深度。
10.根據(jù)權利要求4的存儲單元陣列，其中第一和第二源/漏區(qū)中的每一個都延伸至低于或等于脊頂側(cè)的深度。
11.根據(jù)權利要求1的存儲單元陣列，還包括位線，沿著與第一方向交叉的第二方向延伸，第二源/漏區(qū)中的每一個都與一條位線連接，其中位線形成于將與多個第二源/漏區(qū)接觸的襯底表面上。
12.根據(jù)權利要求1的存儲單元陣列，其中隔離間隙壁設置在第一源/漏區(qū)和柵電極之間以及第二源/漏區(qū)和柵電極之間，該隔離間隙壁具有比柵隔離層厚的厚度。
13.根據(jù)權利要求12的存儲單元陣列，其中隔離間隙壁由二氧化硅制成。
14.根據(jù)權利要求1的存儲單元陣列，其中一行有源區(qū)域中的每一有源區(qū)域都通過填充有隔離材料的隔離溝槽相互隔離。
15.一種制造存儲單元陣列的方法，包括提供具有襯底表面的半導體襯底；在襯底表面中形成第一和第二開口，該第一開口具有比第二開口大的深度，該深度是從襯底表面測量的，兩個第一開口之后是一個第二開口，且一個第二開口之后是兩個第一開口；在半導體襯底中限定隔離溝槽，有源區(qū)域形成于兩個相鄰隔離溝槽之間；用隔離材料填充隔離溝槽；在第二開口的底側(cè)上提供柵隔離層；在第二開口中以及隔離溝槽的側(cè)壁上提供導電材料，柵電極由第二開口中的導電材料形成，字線由隔離溝槽側(cè)壁上的導電材料形成；在柵電極的頂側(cè)上和一個隔離溝槽的字線之間提供隔離材料；在有源區(qū)域中的第一和第二開口之間的襯底材料中提供第一和第二源/漏區(qū)；形成多條位線，一條位線與多個第二源/漏區(qū)連接；形成多個電容器接觸，電容器接觸中的每一個都與存儲單元的第一源/漏區(qū)連接；和形成多個存儲電容器，存儲電容器中的每一個都與電容器接觸中的一個接觸。
16.根據(jù)權利要求15的方法，其中第一和第二開口使用包括分別為第一、第二和第三材料的第一、第二和第三條的硬掩模來限定，該第一、第二和第三條相互平行地設置，且第一、第二和第三材料中的每一個都能夠相互選擇性地蝕刻。
17.根據(jù)權利要求15的方法，其中第一開口的深度等于隔離溝槽的深度，該深度是從襯底表面測量的。
18.根據(jù)權利要求15的方法，其中，在形成多條位線之前，不掩蔽第一和第二源/漏區(qū)，而是通過隔離材料覆蓋表面的剩余部分。
19.根據(jù)權利要求16的方法，其中形成多條位線包括沉積至少一層導電材料和圖案化該至少一層，以使結(jié)果是位線與第二源/漏區(qū)接觸。
20.根據(jù)權利要求17的方法，其中使用具有線/間隔圖案的掩模來光刻圖案化該至少一層。
21.根據(jù)權利要求15的方法，其中提供導電材料包括共形地沉積導電材料和各向異性蝕刻導電材料的步驟。
22.根據(jù)權利要求15的方法，還包括在用隔離材料填充隔離溝槽之后，提供第一和第二輕摻雜的部分，提供第一和第二輕摻雜的部分包括在第二開口中提供隔離材料；和以襯底表面和離子方向之間的角度α進行成角度的離子注入步驟。
23.根據(jù)權利要求15的方法，還包括在提供柵隔離層之前，從隔離溝槽移除隔離材料的上部，以暴露出有源區(qū)域的上部，該柵隔離層形成于有源區(qū)域的暴露部分上。
24.根據(jù)權利要求23的方法，其中提供第一和第二源/漏區(qū)包括提供第一和第二輕摻雜的部分，于柵電極的頂側(cè)上且在一個隔離溝槽的字線之間提供隔離材料之后，通過以襯底表面和離子方向之間的角度α進行成角度的離子注入來實施提供第一和第二輕摻雜的部分。
全文摘要
存儲單元陣列包括其中形成了多個存儲單元的多個有源區(qū)域。存儲單元包括存儲電容器、至少部分地形成于具有襯底表面的半導體襯底中的晶體管，該晶體管包括第一源/漏區(qū)。第二源/漏區(qū)與襯底表面相鄰地形成，溝道區(qū)連接第一和第二源/漏區(qū)。該第一源/漏區(qū)與襯底表面相鄰地形成。該溝道區(qū)設置在半導體襯底以及柵電極中。多行有源區(qū)域通過沿著第一方向延伸的隔離槽相互隔離。第一和第二字線設置在多行有源區(qū)域中每一個的兩橫向側(cè)上。該第一和第二字線通過相應行有源區(qū)域的晶體管的柵電極相互連接。
文檔編號H01L21/8242GK1933160SQ20061007784
公開日2007年3月21日 申請日期2006年5月8日 優(yōu)先權日2005年5月2日
發(fā)明者D·曼格爾, S·施勒薩策克, S·泰根, K·米姆勒, A·西克 申請人:英飛凌科技股份公司