專(zhuān)利名稱：布局最佳化方法和光掩模、半導(dǎo)體器件的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具備由MOS晶體管等構(gòu)成的半導(dǎo)體集成電路、由TFT等構(gòu)成的液晶面板等的半導(dǎo)體器件的布局最佳化方法、光掩模的制造方法、半導(dǎo)體器件的制造方法和計(jì)算機(jī)程序產(chǎn)品。
背景技術(shù)：
最近成為半導(dǎo)體集成電路制造技術(shù)的高級(jí)化及難易度的增加，使得提高成品率(每一塊晶片中的、合格品芯片數(shù)相對(duì)全部芯片數(shù)的比率)變得非常困難的狀況。為此，為了提高成品率，必須努力使設(shè)計(jì)布局圖形最佳化。
現(xiàn)有的半導(dǎo)體器件的布局最佳化方法(工具)，例如，如圖7所示，可以根據(jù)電路連接信息(或原始布局GDS)和設(shè)計(jì)規(guī)則，把布局最佳化以使得布局面積變成為最小。然后，判定最佳化后的布局是否滿足規(guī)定的條件。在滿足規(guī)定的條件的情況下，就作為最佳化布局GDS存儲(chǔ)在存儲(chǔ)裝置內(nèi)。在不滿足條件的情況下，就要反復(fù)進(jìn)行布局的最佳化，一直到滿足條件為止。
此外，作為半導(dǎo)體器件的布局最佳化方法，有預(yù)先定義影響產(chǎn)量的圖形形狀，變更具有該圖形形狀的圖形的方法(“Design and YieldImprovement”seminar，9.Integrated Design and Process YieldOptimization Flows，PDF Solutions Sagantec 2001年11月13日)。若用該方法，則具有上述圖形形狀的所有的圖形被變更。為此，在具有上述的圖形形狀的圖形中，就連沒(méi)有必要變更的圖形也將被變更。這樣的圖形的變更，只能給面積帶來(lái)不利后果。
此外，現(xiàn)有的半導(dǎo)體器件的布局最佳化方法，在近些年來(lái)的電路的高集成化、元件的微細(xì)化取得了進(jìn)步的半導(dǎo)體器件中，存在著難于實(shí)現(xiàn)預(yù)期的那樣的電路特性的問(wèn)題。由于高集成化、微細(xì)化今后仍會(huì)進(jìn)步，故人們預(yù)料上述問(wèn)題今后將會(huì)變得更加嚴(yán)重。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)方面的布局最佳化方法，包括準(zhǔn)備半導(dǎo)體器件的設(shè)計(jì)規(guī)則、上述半導(dǎo)體器件的電路連接信息或布局?jǐn)?shù)據(jù)以及上述半導(dǎo)體器件的電路特性信息的步驟；和用上述設(shè)計(jì)規(guī)則、上述電路連接信息或布局?jǐn)?shù)據(jù)以及上述電路特性信息，使上述半導(dǎo)體器件的布局最佳化的步驟。
本發(fā)明的一個(gè)方面的光掩模的制造方法，包括用本發(fā)明的一個(gè)方面的半導(dǎo)體器件的布局最佳化方法形成最佳化了的半導(dǎo)體器件的布局的步驟；準(zhǔn)備具備透明襯底和設(shè)置在上述透明襯底上的遮光膜的掩模坯料的步驟；向上述遮光膜上涂敷抗蝕劑的步驟；形成抗蝕劑圖形的步驟，其中包括基于上述最佳化后的半導(dǎo)體器件的布局的數(shù)據(jù)，借助于曝光裝置，向上述抗蝕劑上照射光或帶電束的步驟和對(duì)已照射了上述光或帶電束的上述抗蝕劑進(jìn)行顯影的步驟；以及，以上述抗蝕劑圖形為掩模對(duì)上述遮光膜進(jìn)行刻蝕的步驟。
本發(fā)明的一個(gè)方面的半導(dǎo)體器件的制造方法，包括向包括半導(dǎo)體襯底的襯底上涂敷抗蝕劑的步驟；形成抗蝕劑圖形的步驟，其中包括把用本發(fā)明的一個(gè)方面的光掩模的制造方法所制造的光掩模配置到上述襯底的上方的步驟、介由上述光掩模向上述抗蝕劑照射光或帶電束的步驟以及對(duì)已照射了上述光或帶電束的上述抗蝕劑進(jìn)行顯影的步驟；以及，通過(guò)以上述抗蝕劑圖形為掩?？涛g上述襯底而形成圖形的步驟。
本發(fā)明的一個(gè)方面提供其構(gòu)成為用來(lái)存儲(chǔ)在計(jì)算機(jī)系統(tǒng)中運(yùn)行的程序指令的計(jì)算機(jī)程序產(chǎn)品，該程序指令使計(jì)算機(jī)系統(tǒng)執(zhí)行用來(lái)使半導(dǎo)體器件的設(shè)計(jì)規(guī)則、上述半導(dǎo)體器件的電路連接信息或布局?jǐn)?shù)據(jù)以及上述半導(dǎo)體器件的電路特性信息向上述計(jì)算機(jī)輸入的指令；和用來(lái)使用上述設(shè)計(jì)規(guī)則、上述電路連接信息或上述布局?jǐn)?shù)據(jù)以及上述電路特性信息，使上述半導(dǎo)體器件的布局最佳化的指令。


圖1的流程圖示出了本發(fā)明的實(shí)施例1的半導(dǎo)體器件的布局最佳化方法。
圖2的流程圖示出了本發(fā)明的實(shí)施例2的半導(dǎo)體器件的布局最佳化方法。
圖3的流程圖示出了本發(fā)明的實(shí)施例3的半導(dǎo)體器件的布局最佳化方法。
圖4的流程圖示出了本發(fā)明的實(shí)施例4的半導(dǎo)體器件的布局最佳化方法。
圖5的流程圖示出了本發(fā)明的實(shí)施例5的半導(dǎo)體器件的布局最佳化方法。
圖6的流程圖示出了本發(fā)明的實(shí)施例6的半導(dǎo)體器件的布局最佳化方法。
圖7的流程圖示出了現(xiàn)有的半導(dǎo)體器件的布局最佳化方法。
圖8是用來(lái)說(shuō)明實(shí)施例的一種計(jì)算機(jī)程序產(chǎn)品的圖。
具體實(shí)施例方式
以下，邊參看圖面邊說(shuō)明本發(fā)明的實(shí)施例。
(實(shí)施例1)圖1的流程圖示出了本發(fā)明的實(shí)施例1的半導(dǎo)體器件的布局最佳化方法。
首先，準(zhǔn)備存儲(chǔ)有半導(dǎo)體器件的設(shè)計(jì)規(guī)則的存儲(chǔ)裝置1、存儲(chǔ)有半導(dǎo)體器件的電路連接信息的存儲(chǔ)裝置2和存儲(chǔ)有半導(dǎo)體器件的電路特性信息的存儲(chǔ)裝置3。
其次，向P&R(自動(dòng)配置布線)工具或遷移器(migrator)、比較器工具等的最佳化裝置內(nèi)輸入從存儲(chǔ)裝置1-3中讀取的設(shè)計(jì)規(guī)則、電路連接信息、電路特性信息，借助于該最佳化裝置，根據(jù)電路連接信息、設(shè)計(jì)規(guī)則和電路特性信息使布局最佳化(步驟S1)。
這時(shí)，要把布局最佳化為使得可以得到預(yù)期的電路連接特性，而且，使布局面積變成為小于等于規(guī)定值，即使得布局面積變得盡可能地小。
所謂電路連接信息，包括構(gòu)成半導(dǎo)體器件的集成電路的電路的連接關(guān)系的信息。
所謂電路特性信息就是與因變更布局而給電路特性造成影響的半導(dǎo)體器件的布局圖形中的變更部位的屬性有關(guān)的信息。
所謂變更布局，就是對(duì)于布局圖形中的圖形改變其位置(使圖形移動(dòng))、改變形狀和改變尺寸中的至少一種。
電路特性，例如，是晶體管性能的配對(duì)(pair)性、晶體管的能力比、元件電阻或電路元件形狀條件等。具體地說(shuō)，電路特性，例如就是MOS晶體管的電流驅(qū)動(dòng)特性、布線延遲特性。
所謂與變更部位的屬性有關(guān)的信息，就是表明變更部位的屬性本身的程度及大小的信息、與屬性相關(guān)聯(lián)地定義的信息或者這兩方。例如，如果變更部位的屬性是柵寬度，則就是柵寬度的尺寸(表明屬性本身的程度及大小的信息)、柵寬度的尺寸偏差允許公差(與屬性相關(guān)聯(lián)地定義的信息)。
對(duì)于晶體管性能、寄生電容、寄生電阻，以下將示出電路特性信息和對(duì)其有影響的設(shè)計(jì)規(guī)則項(xiàng)目(記述于括弧內(nèi))的具體例。在這里，晶體管是MOS晶體管。
晶體管性能電流特性(柵長(zhǎng)度、柵寬度、柵STI(淺溝道隔離)間距離)。
寄生電容柵電容(柵面積)、多晶硅布線電容(多晶硅布線間隔、多晶硅布線面積)、擴(kuò)散電容(擴(kuò)散面積)。
寄生電阻多晶硅電阻(多晶硅布線寬度、多晶硅布線長(zhǎng)度)、擴(kuò)散片電阻(柵-觸點(diǎn)(gate-contact)間距離、擴(kuò)散寬度、擴(kuò)散長(zhǎng)度)。
以下，將對(duì)于晶體管特性的配對(duì)性、晶體管的能力比、元件電阻，示出電路特性信息和對(duì)其有影響的設(shè)計(jì)規(guī)則項(xiàng)目(記載于括弧內(nèi))的具體例。
配對(duì)性2個(gè)MOS晶體管的柵L/W的尺寸差、環(huán)境(柵長(zhǎng)度、柵寬度、擴(kuò)散長(zhǎng)度、擴(kuò)散寬度、觸點(diǎn)(contact)數(shù)、觸點(diǎn)位置、觸點(diǎn)朝向)。
晶體管能力比2個(gè)MOS晶體管的柵L比，柵W比(柵長(zhǎng)度、柵寬度、擴(kuò)散長(zhǎng)度、擴(kuò)散寬度)。
元件電阻多晶硅電阻、阱電阻、MOS電容器(元件L/W值、元件L/W比)。
其次，判定在步驟S1中所得到的布局是否滿足規(guī)定的條件(步驟S2)。
在滿足條件的情況下，就把上述布局作為最佳化布局GDS存儲(chǔ)到存儲(chǔ)裝置4內(nèi)。另一方面，在不滿足條件的情況下，就一直到滿足條件為止反復(fù)進(jìn)行步驟S1、S2。
根據(jù)本實(shí)施例，除了電路連接信息和設(shè)計(jì)規(guī)則之外，還使用電路特性信息，然后，進(jìn)行使得可以得到預(yù)期的電路特性信息，而且使得布局面積變得盡可能地小的布局的形成和最佳化。因此，就變成為即便是半導(dǎo)體集成電路的高集成化、微細(xì)化繼續(xù)提高，也可以容易地實(shí)現(xiàn)具有預(yù)期的電路特性信息的半導(dǎo)體器件。
此外，采用把對(duì)電路特性有影響的項(xiàng)目(或制約條件)置換成表示設(shè)計(jì)形狀的布局上的值、偏差允許公差的辦法，可以通過(guò)變更布局形狀對(duì)電路特性的影響的有無(wú)進(jìn)行管理。
(實(shí)施例2)圖2的流程圖示出了本發(fā)明的實(shí)施例2的半導(dǎo)體器件的布局最佳化方法。另外，在以下的圖中，對(duì)于那些與已經(jīng)出現(xiàn)的圖對(duì)應(yīng)的部分都賦予與已經(jīng)出現(xiàn)的圖同一標(biāo)號(hào)而省略詳細(xì)的說(shuō)明。
本實(shí)施例與實(shí)施例1不同之處在于不使用存儲(chǔ)有電路連接信息的存儲(chǔ)裝置2，而代之以使用存儲(chǔ)有原始布局GDS(原始設(shè)計(jì)圖形數(shù)據(jù))的存儲(chǔ)裝置5。
根據(jù)原始布局GDS、設(shè)計(jì)規(guī)則和電路特性信息，進(jìn)行使得可以得到預(yù)期的電路特性信息而且盡可能地減小布局面積的布局的最佳化(步驟S1’)。
其次，判定在步驟S1’中所得到的布局是否滿足條件(步驟S2)。
在滿足條件的情況下，就將其作為最佳化布局GDS存儲(chǔ)到存儲(chǔ)裝置4內(nèi)(步驟S3)。
另一方面，在不滿足條件的情況下，一直到滿足條件為止，反復(fù)進(jìn)行步驟S1’、S2。
根據(jù)本實(shí)施例，除了原始布局GDS和設(shè)計(jì)規(guī)則之外，還使用電路特性信息，然后，進(jìn)行使得可以得到預(yù)期的電路特性信息而且使得布局面積變得盡可能地小的布局的最佳化。因此，就變成為即便是半導(dǎo)體集成電路的高集成化、微細(xì)化繼續(xù)提高，也可以容易地實(shí)現(xiàn)具有預(yù)期的特性的半導(dǎo)體器件。
(實(shí)施例3)圖3的流程圖示出了本發(fā)明的實(shí)施例3的半導(dǎo)體器件的布局最佳化方法。
在本實(shí)施例中，對(duì)在形成新單元時(shí)，沒(méi)有原始布局?jǐn)?shù)據(jù)(例如，原始布局GDS)的情況下的半導(dǎo)體器件的布局最佳化方法進(jìn)行說(shuō)明。
首先，在根據(jù)半導(dǎo)體器件的設(shè)計(jì)規(guī)則、電路連接信息和電路特性信息，進(jìn)行了半導(dǎo)體器件的布局圖形中的圖形的變更的情況下，把半導(dǎo)體器件的設(shè)計(jì)規(guī)則分成會(huì)對(duì)電路特性信息造成影響的設(shè)計(jì)規(guī)則和不會(huì)對(duì)電路特性信息造成影響的設(shè)計(jì)規(guī)則這么兩類(lèi)，然后，從半導(dǎo)體器件的設(shè)計(jì)規(guī)則中，提取會(huì)給電路特性信息造成影響的設(shè)計(jì)規(guī)則(步驟S11)。
在圖形的變更中，有圖形的移動(dòng)、圖形的形狀變化、圖形的尺寸變更等。作為圖形的移動(dòng)來(lái)說(shuō)，例如，可以舉出使這2個(gè)圖形的一方進(jìn)行移動(dòng)而使得2個(gè)圖形的間隔發(fā)生變化的情況。作為圖形的形狀變化來(lái)說(shuō)，例如，可以舉出在使源/漏面積保持恒定不變地改變?cè)?漏的形狀的情況。所說(shuō)的圖形的尺寸變更，則可以舉出改變柵寬度或柵長(zhǎng)度的情況。
作為會(huì)給電路特性信息造成影響的設(shè)計(jì)規(guī)則，例如，在電路特性信息是柵電容、源/漏的擴(kuò)散電容、源/漏的擴(kuò)散電阻、多晶硅布線電阻、多晶硅布線間電容的情況下，則可以舉出柵寬度和柵長(zhǎng)度(影響柵電容)、源/漏寬度和源/漏長(zhǎng)度(影響擴(kuò)散電容/擴(kuò)散電阻)、多晶硅布線寬度(影響多晶硅布線電阻)、多晶硅布線間隔(影響多晶硅布線間電容)。
其次，根據(jù)在步驟S11中所提取的設(shè)計(jì)規(guī)則和電路特性信息(例如，晶體管L(長(zhǎng)度)尺寸、W(寬度)尺寸、S/D(源/漏)面積值、多晶硅布線電容值、多晶硅布線電阻值等(以上，是尺寸絕對(duì)值)和晶體管L尺寸偏差±Xnm、W尺寸偏差±Ynm、多晶硅布線電容偏差±Z％、多晶硅布線電阻值偏差±Z％等(以上，是偏差規(guī)格)，對(duì)于圖形的變更、設(shè)計(jì)規(guī)則的變更或者圖形和設(shè)計(jì)規(guī)則的變更，形成為了得到預(yù)期的電路特性信息所需要的與圖形、設(shè)計(jì)規(guī)則或圖形和設(shè)計(jì)規(guī)則有關(guān)的制約(第1制約)的信息(第1制約信息)(步驟S12)。
在圖形的變更中，有圖形的面積變更、圖形的位置變更(圖形移動(dòng))、圖形的尺寸變更等。具體地說(shuō)，如果是圖形面積的變更，則可以舉出使源/漏面積保持恒定不變，變更源/漏的形狀的情況。此外，作為設(shè)計(jì)規(guī)則的變更，例如可以舉出變更為比最小尺寸大的尺寸的設(shè)計(jì)規(guī)則的情況。
第1制約信息，可以給出尺寸絕對(duì)值與偏差允許公差值的組或者偏差允許公差值。例如，如果是與設(shè)計(jì)規(guī)則有關(guān)的制約信息，則可以給出L±ΔX[nm]。L是晶體管L尺寸值(尺寸絕對(duì)值)。±ΔX是可以滿足預(yù)期的電路特性的、L的偏差值(偏差允許公差)。如果是與源/漏面積有關(guān)的制約信息，則可以給出±ΔS％?！捆是可以滿足預(yù)期的電路特性的、用相對(duì)源/漏面積S(恒定值)的百分率表示的S的偏差值(偏差允許公差)。
通過(guò)采用上述那樣的步驟S11和S12，可以明確地定義必須要考慮的布局、設(shè)計(jì)規(guī)則，可以明確地定義布局設(shè)計(jì)最佳化的邊界條件。
其次，根據(jù)第1制約信息、電路連接信息以及設(shè)計(jì)規(guī)則和電路特性信息，進(jìn)行使得可以得到預(yù)期的電路特性而且使布局面積小于等于規(guī)定值那樣的，即使得布局面積盡可能地小的那樣的布局的形成和最佳化(步驟S13)。
在如上所述地進(jìn)行布局的形成和最佳化時(shí)，通過(guò)考慮第1制約信息而進(jìn)行考慮到了電路特性信息的布局的形成和最佳化，借助于此，就可以容易地實(shí)現(xiàn)具有預(yù)期的電路特性的半導(dǎo)體器件的布局。
其次，借助于模擬僅僅提取在步驟S13中所得到的布局之中的起因于工藝的偏差大的部位(步驟S14)。
在上述模擬中可把在步驟S12中所得到的第1制約信息、電路連接信息和設(shè)計(jì)規(guī)則等用作數(shù)據(jù)。
柵角部、布線終端、布線角部、窄空間(space)、孤立布線等的部分，一般地說(shuō)，被作為起因于工藝的偏差大的部位提取的可能性高。作為上述偏差可以舉出圖形的尺寸和形狀的偏差。此外，作為上述的偏差，還可以舉出掩模上的圖形(目標(biāo))和與該圖形對(duì)應(yīng)的晶片上的圖形之差的偏差。在上述差中，有尺寸差、形狀差、位置差等。
其次，根據(jù)在步驟S12中所形成的第1制約信息，判斷在步驟S14中所提取的部位的偏差是否為不能得到預(yù)期的電路特性那種程度的大小(步驟S15)。
在被判斷為不能得到預(yù)期的電路特性的情況下，就可以參照第1制約信息，以在步驟S15所提取的偏差大的部位為中心，把布局最佳化為使得可以得到預(yù)期的電路特性的偏差(步驟S16)。然后，再次進(jìn)行步驟S15。一直到滿足條件為止反復(fù)進(jìn)行步驟S15、S16。
在步驟S15中被判斷為可以得到預(yù)期的電路特性的布局，就作為最佳化布局GDS被存儲(chǔ)到存儲(chǔ)裝置4中。
雖然用本實(shí)施例也可以得到與實(shí)施例1同樣的效果，但是，在本實(shí)施例中，由于也可以進(jìn)行考慮到了起因于工藝的偏差的布局的最佳化，故結(jié)果就變成為可以更容易地實(shí)現(xiàn)具有預(yù)期的那樣的電路特性信息的半導(dǎo)體器件。
此外，在本實(shí)施例中，在步驟S14中借助于模擬僅僅提取起因于工藝的偏差大的部位，并以所提取的偏差大的部位為中心進(jìn)行修正。因此，與變更具有影響產(chǎn)量的圖形形狀的所有的圖形的現(xiàn)有的方法(非專(zhuān)利文獻(xiàn)1)不同，可以充分地減輕對(duì)面積帶來(lái)不利后果的問(wèn)題。
(實(shí)施例4)圖4的流程圖示出了本發(fā)明的實(shí)施例4的半導(dǎo)體器件的布局最佳化方法。
本實(shí)施例與實(shí)施例3的不同之處在于不使用存儲(chǔ)有電路連接信息的存儲(chǔ)裝置2，而代之以使用存儲(chǔ)有已附加了電路特性信息的電路連接信息的存儲(chǔ)裝置2’，從該存儲(chǔ)裝置2’中提取電路特性信息(步驟S10)，可以在步驟S11中使用該所提取的電路特性信息。
在步驟S10中所提取的電路特性信息與存儲(chǔ)在存儲(chǔ)裝置3中的電路特性信息有時(shí)候相同，有時(shí)候不同。
在其為相同的情況下，在步驟S11中就可以使用不論哪一方的電路特性信息。
所謂兩個(gè)電路特性信息不同的情況，對(duì)于半導(dǎo)體器件中的特定的電路來(lái)說(shuō)，就是使用與存儲(chǔ)在存儲(chǔ)裝置3中的電路特性信息不同的電路特性信息的情況。
根據(jù)本實(shí)施例，由于可以適宜使用與已預(yù)先存儲(chǔ)在存儲(chǔ)裝置3中的電路特性信息不同的一種電路特性信息，故就變成為可以更為容易地實(shí)現(xiàn)具有預(yù)期的那種特性的半導(dǎo)體器件。
(實(shí)施例5)圖5的流程圖示出了本發(fā)明的實(shí)施例5的半導(dǎo)體器件的布局最佳化方法。在本實(shí)施例中，對(duì)在形成新單元時(shí)，有原始布局GDS的情況下的半導(dǎo)體器件的布局最佳化方法進(jìn)行說(shuō)明。
對(duì)上述原始布局GDS附加上電路特性信息，把已附加有該電路特性信息的原始布局GDS存儲(chǔ)到存儲(chǔ)裝置5’中。
存儲(chǔ)在存儲(chǔ)裝置5’中的原始布局GDS的設(shè)計(jì)規(guī)則L1為存儲(chǔ)在存儲(chǔ)裝置1中的設(shè)計(jì)規(guī)則L2以下。所謂L1＞L2的情況，就是例如要把同一布局的半導(dǎo)體器件進(jìn)一步減小的情況。所謂L1＝L2的情況，就是例如在起因于工藝的電路特性的變動(dòng)大的時(shí)候，再次使布局最佳化的情況。
根據(jù)原始布局GDS、設(shè)計(jì)規(guī)則和電路特性信息，與實(shí)施例3同樣，進(jìn)行步驟S11。
在這里，在步驟S11中使用的電路特性信息，是存儲(chǔ)在存儲(chǔ)裝置3中的信息或在步驟S10中所提取的信息。
其次，根據(jù)在步驟S11中所提取的設(shè)計(jì)規(guī)則和在步驟S11中所使用的電路特性信息，形成第1制約信息(步驟S12)。
另一方面，從用于步驟S10中的原始布局GDS或從存儲(chǔ)裝置5’再次讀取的原始布局GDS中提取半導(dǎo)體器件的布局圖形的圖形信息(例如，層、寬度、間隔、形狀、位置等)(步驟S18)。
其次，在根據(jù)原始布局GDS、設(shè)計(jì)規(guī)則和電路特性信息，進(jìn)行了半導(dǎo)體器件的布局圖形中的圖形的變更的情況下，把圖形信息分類(lèi)為會(huì)給電路特性信息造成影響的圖形信息和不會(huì)給電路特性信息造成影響的圖形信息，從布局圖形的圖形信息中提取會(huì)給電路特性信息造成影響的圖形信息。
其次，根據(jù)上述所提取的圖形信息和電路特性信息(例如，晶體管L尺寸、W尺寸、S/D(源/漏)面積值、多晶硅布線電容值、多晶硅布線電阻值等(以上，是尺寸絕對(duì)值)和晶體管L尺寸偏差±Xnm、W尺寸偏差±Ynm、多晶硅布線電容偏差±Z％、多晶硅布線電阻值偏差±Z％等(以上，是偏差規(guī)格)，對(duì)于圖形的變更、設(shè)計(jì)規(guī)則的變更或者圖形和設(shè)計(jì)規(guī)則的變更，形成為了得到預(yù)期的電路特性信息所需要的與圖形、設(shè)計(jì)規(guī)則或圖形和設(shè)計(jì)規(guī)則有關(guān)的制約(第2制約)的信息(第2制約信息)(步驟S19)。
其次，借助于模擬僅僅提取在原始布局GDS中起因于工藝的偏差大的部位(步驟S14’)。
在上述模擬中，使用在步驟S12、S19中所得到的第1和第2制約信息、原始布局GDS和設(shè)計(jì)規(guī)則等。
其次，根據(jù)在步驟S12、19中所形成的第1和第2制約信息，判斷在步驟S14’中所提取的部位的偏差是否為不能得到預(yù)期的電路特性的那種程度的大小(步驟S15’)。
在被判斷為不能得到預(yù)期的電路特性的情況下，就參照第1和第2制約條件，以在步驟S14’中所提取的偏差大的部位為中心，把布局最佳化為使得可以得到預(yù)期的電路特性的偏差(步驟S16’)。然后，再次進(jìn)行步驟S15’。一直到滿足條件為止反復(fù)進(jìn)行步驟S15’、S16’。
在步驟S15’中被判斷為可以得到預(yù)期的電路特性的布局，就作為最佳化布局GDS被存儲(chǔ)到存儲(chǔ)裝置4中。
也可以像實(shí)施例3那樣省略步驟S10。在該情況下，就可以不使用存儲(chǔ)裝置5’，而代之以使用存儲(chǔ)裝置5。
雖然用本實(shí)施例也可以得到與實(shí)施例4同樣的效果，但是，在本實(shí)施例中，由于除了第1信息之外，也考慮在實(shí)施例4中未曾使用的第2制約信息而進(jìn)行布局的最佳化，故可以更容易地實(shí)現(xiàn)具有預(yù)期的那樣的電路特性信息的半導(dǎo)體器件。
(實(shí)施例6)圖6的流程圖示出了本發(fā)明的實(shí)施例6的半導(dǎo)體器件的布局最佳化方法。
本實(shí)施例，是在存在既有單元的情況下，在既有單元的工藝中產(chǎn)生了變更時(shí)，用來(lái)形成具有與既有單元相同的電路特性的單元的半導(dǎo)體器件的布局最佳化方法。
所謂既有單元，例如，就是實(shí)際的產(chǎn)品。所謂在既有單元的工藝中有了變更時(shí)，例如，就是為了提高成品率而在實(shí)際的產(chǎn)品的工藝中產(chǎn)生了變更的時(shí)候。在本實(shí)施例的情況下，存儲(chǔ)在存儲(chǔ)裝置5’中的原始布局GDS的設(shè)計(jì)規(guī)則L1和存儲(chǔ)在存儲(chǔ)裝置3中的設(shè)計(jì)規(guī)則L2是同一設(shè)計(jì)規(guī)則。
本實(shí)施例，取代實(shí)施例5的步驟S16’(圖5)，把布局最佳化為使得可以得到與既有單元相同的電路特性(步驟S16”)。除此之外與實(shí)施例5是同樣的。此外，與實(shí)施例5同樣，也可以像實(shí)施例3那樣省略步驟S10。
(實(shí)施例7)其次，對(duì)本實(shí)施例的光掩模的制造方法進(jìn)行說(shuō)明。
首先，用實(shí)施例1-6中的任何一種的半導(dǎo)體器件的布局最佳化方法，形成最佳化了的半導(dǎo)體器件的布局。
其次，準(zhǔn)備具備透明襯底和設(shè)置在該透明襯底上的遮光膜的掩模坯料，然后，向上述遮光膜上涂敷抗蝕劑。
其次，根據(jù)上述最佳化后的半導(dǎo)體器件的布局的數(shù)據(jù)，借助于曝光裝置，對(duì)上述抗蝕劑上照射光或帶電束(例如，電子束)，然后，使抗蝕劑顯影，形成抗蝕劑圖形。該抗蝕劑圖形，具備相當(dāng)于用實(shí)施例的半導(dǎo)體器件的布局最佳化方法所形成的布局的那種布局。
最后，以上述抗蝕劑圖形為掩模來(lái)刻蝕遮光膜，就可以得到光掩模。
(實(shí)施例8)其次，對(duì)本實(shí)施例的半導(dǎo)體器件的制造方法進(jìn)行說(shuō)明。
首先向包括半導(dǎo)體襯底的襯底上涂敷抗蝕劑。半導(dǎo)體襯底例如是硅襯底或SOI襯底。
其次，把用實(shí)施例7的制造方法所得到的光掩模配置在上述襯底的上方，介由上述光掩模向上述抗蝕劑照射光或帶電束，然后進(jìn)行顯影，形成抗蝕劑圖形。
其次，以上述抗蝕劑圖形為掩模來(lái)刻蝕上述襯底，形成微細(xì)圖形。
在這里，在上述抗蝕劑的基底(襯底的最上層)是多晶硅膜或金屬膜的情況下，就形成微細(xì)的電極圖形或布線圖形等。在上述抗蝕劑的基底(襯底的最上層)是絕緣膜的情況下，則形成微細(xì)的觸點(diǎn)孔圖形或柵絕緣膜等。在上述抗蝕劑的基底是上述半導(dǎo)體襯底的情況下，則形成微細(xì)的元件分離槽(STI)。
根據(jù)本實(shí)施例，由于使用考慮到了電路特性的光掩模，故可以容易地制造具有預(yù)期的電路特性的高集成化、微細(xì)化的半導(dǎo)體器件。
以上所說(shuō)的實(shí)施例的方法，如圖8所示，也可以作為記錄有用來(lái)使包括計(jì)算機(jī)30的系統(tǒng)執(zhí)行的程序31的計(jì)算機(jī)程序產(chǎn)品(例如，CD-ROM、DVD)32進(jìn)行實(shí)施。
例如，實(shí)施例的半導(dǎo)體器件的布局最佳化方法的計(jì)算機(jī)程序產(chǎn)品，是用來(lái)使計(jì)算機(jī)執(zhí)行圖1的各個(gè)步驟(次序)、圖2的各個(gè)步驟(次序)、圖3的各個(gè)步驟(指令)、圖4的各個(gè)步驟(指令)、圖5的各個(gè)步驟(指令)或圖6的各個(gè)步驟(指令)的產(chǎn)品。
上述程序，可使用計(jì)算機(jī)內(nèi)的CPU和存儲(chǔ)器(常常與外部存儲(chǔ)器一起使用)等的硬件資源實(shí)施。CPU從存儲(chǔ)器內(nèi)讀取必要的數(shù)據(jù)，對(duì)于該數(shù)據(jù)進(jìn)行上述的步驟(次序)。各個(gè)步驟(次序)的結(jié)果，根據(jù)需要暫時(shí)地保存在存儲(chǔ)器內(nèi)，可在別的步驟(次序)中需要時(shí)將其讀取。
此外，在上述實(shí)施例中，雖然是設(shè)想具備由MOS晶體管等所構(gòu)成的半導(dǎo)體集成電路的半導(dǎo)體器件進(jìn)行說(shuō)明的，但是，本發(fā)明也可以應(yīng)用在具備由TFT等所構(gòu)成的液晶面板的半導(dǎo)體器件中。
對(duì)于本專(zhuān)業(yè)的技術(shù)人員將會(huì)容易地發(fā)現(xiàn)其它的優(yōu)點(diǎn)和變形。因此，在其更廣的方面上說(shuō)本發(fā)明并不限于這里所給出和說(shuō)明的詳細(xì)內(nèi)容和優(yōu)選實(shí)施形態(tài)。因此，可以在不偏離由技術(shù)方案及其等效內(nèi)容所規(guī)定的本發(fā)明的總的發(fā)明的精神或范圍內(nèi)進(jìn)行各種的變形。
權(quán)利要求
1.一種布局最佳化方法，包括準(zhǔn)備半導(dǎo)體器件的設(shè)計(jì)規(guī)則、上述半導(dǎo)體器件的電路連接信息或布局?jǐn)?shù)據(jù)以及上述半導(dǎo)體器件的電路特性信息的步驟；和用上述設(shè)計(jì)規(guī)則、上述電路連接信息或上述布局?jǐn)?shù)據(jù)以及上述電路特性信息，使上述半導(dǎo)體器件的布局最佳化的步驟。
2.根據(jù)權(quán)利要求1所述的布局最佳化方法，其中，在使上述半導(dǎo)體器件的上述布局最佳化的步驟中，把上述布局最佳化為使得可以得到預(yù)期的電路特性，而且使得上述布局的面積變成為小于等于規(guī)定值。
3.根據(jù)權(quán)利要求1所述的布局最佳化方法，其中，上述電路連接信息，是對(duì)與電路的連接信息有關(guān)的信息附加了電路特性信息的信息。
4.根據(jù)權(quán)利要求2所述的布局最佳化方法，其中，上述電路連接信息，是對(duì)與電路的連接關(guān)系有關(guān)的信息附加了電路特性信息的信息。
5.根據(jù)權(quán)利要求3所述的布局最佳化方法，其中，在準(zhǔn)備上述設(shè)計(jì)規(guī)則、上述電路連接信息或上述布局?jǐn)?shù)據(jù)以及上述電路特性信息的步驟中，上述電路特性信息，是從已附加了上述電路特性信息的上述電路連接信息中所提取的信息。
6.根據(jù)權(quán)利要求4所述的布局最佳化方法，其中，在準(zhǔn)備上述設(shè)計(jì)規(guī)則、上述電路連接信息或上述布局?jǐn)?shù)據(jù)以及上述電路特性信息的步驟中，上述電路特性信息，是從已附加了上述電路特性信息的上述電路連接信息中所提取的信息。
7.根據(jù)權(quán)利要求1所述的布局最佳化方法，還包括在根據(jù)上述設(shè)計(jì)規(guī)則、上述電路連接信息或上述布局?jǐn)?shù)據(jù)以及上述電路特性信息變更了上述半導(dǎo)體器件的上述布局圖形中的圖形的情況下，從上述半導(dǎo)體器件的上述設(shè)計(jì)規(guī)則中，提取會(huì)給上述半導(dǎo)體器件的電路特性造成影響的設(shè)計(jì)規(guī)則的步驟；和根據(jù)上述所提取的設(shè)計(jì)規(guī)則和上述電路特性信息，對(duì)于上述半導(dǎo)體器件的上述布局圖形中的圖形和上述半導(dǎo)體器件的上述設(shè)計(jì)規(guī)則中的至少一方的變更，形成用于使上述電路特性滿足預(yù)期的特性所需要的第1制約信息的步驟，其中，在用上述設(shè)計(jì)規(guī)則、上述電路連接信息或上述布局?jǐn)?shù)據(jù)以及上述電路特性信息，使上述半導(dǎo)體器件的上述布局最佳化的步驟中，還采用上述第1制約信息，使上述半導(dǎo)體器件的布局最佳化。
8.根據(jù)權(quán)利要求2所述的布局最佳化方法，還包括在根據(jù)上述設(shè)計(jì)規(guī)則、上述電路連接信息或上述布局?jǐn)?shù)據(jù)以及上述電路特性信息變更了上述半導(dǎo)體器件的上述布局圖形中的圖形的情況下，從上述半導(dǎo)體器件的上述設(shè)計(jì)規(guī)則中，提取會(huì)給上述半導(dǎo)體器件的電路特性造成影響的設(shè)計(jì)規(guī)則的步驟；和根據(jù)上述所提取的設(shè)計(jì)規(guī)則和上述電路特性信息，對(duì)于上述半導(dǎo)體器件的上述布局圖形中的圖形和上述半導(dǎo)體器件的上述設(shè)計(jì)規(guī)則中的至少一方的變更，形成用于使上述電路特性滿足預(yù)期的特性所需要的第1制約信息的步驟，其中，在用上述設(shè)計(jì)規(guī)則、上述電路連接信息或上述布局?jǐn)?shù)據(jù)以及上述電路特性信息，使上述半導(dǎo)體器件的上述布局最佳化的步驟中，還采用上述第1制約信息，使上述半導(dǎo)體器件的布局最佳化。
9.根據(jù)權(quán)利要求1所述的布局最佳化方法，還包括從上述布局?jǐn)?shù)據(jù)中提取上述半導(dǎo)體器件的上述布局圖形的圖形信息的步驟；在根據(jù)上述設(shè)計(jì)規(guī)則、上述布局?jǐn)?shù)據(jù)以及上述電路特性信息，變更了上述半導(dǎo)體器件的上述布局圖形中的圖形的情況下，從上述布局?jǐn)?shù)據(jù)的上述圖形信息中提取會(huì)給上述電路特性信息造成影響的圖形信息的步驟；以及根據(jù)上述所提取的圖形信息和上述電路特性信息，對(duì)于上述半導(dǎo)體器件的上述布局圖形中的圖形和上述半導(dǎo)體器件的上述設(shè)計(jì)規(guī)則中的至少一方的變更，形成用于使電路特性滿足預(yù)期的特性所需要的第2制約信息的步驟，其中，在用上述設(shè)計(jì)規(guī)則、上述電路連接信息或上述布局?jǐn)?shù)據(jù)以及上述電路特性信息，使上述半導(dǎo)體器件的上述布局最佳化的步驟中，還采用上述第2制約信息，使上述半導(dǎo)體器件的上述布局最佳化。
10.根據(jù)權(quán)利要求2所述的布局最佳化方法，還包括從上述布局?jǐn)?shù)據(jù)中提取上述半導(dǎo)體器件的上述布局圖形的圖形信息的步驟；在根據(jù)上述設(shè)計(jì)規(guī)則、上述布局?jǐn)?shù)據(jù)以及上述電路特性信息，變更了上述半導(dǎo)體器件的上述布局圖形中的圖形的情況下，從上述布局?jǐn)?shù)據(jù)的上述圖形信息中提取會(huì)給上述電路特性信息造成影響的圖形信息的步驟；以及根據(jù)上述所提取的圖形信息和上述電路特性信息，對(duì)于上述半導(dǎo)體器件的上述布局圖形中的圖形和上述半導(dǎo)體器件的上述設(shè)計(jì)規(guī)則中的至少一方的變更，形成用于使電路特性滿足預(yù)期的特性所需要的第2制約信息的步驟，其中，在用上述設(shè)計(jì)規(guī)則、上述電路連接信息或上述布局?jǐn)?shù)據(jù)以及上述電路特性信息，使上述半導(dǎo)體器件的上述布局最佳化的步驟中，還采用上述第2制約信息，使上述半導(dǎo)體器件的上述布局最佳化。
11.根據(jù)權(quán)利要求7所述的布局最佳化方法，其中，在用上述設(shè)計(jì)規(guī)則、上述電路連接信息或上述布局?jǐn)?shù)據(jù)以及上述電路特性信息使上述半導(dǎo)體器件的上述布局最佳化的步驟中，把上述半導(dǎo)體器件的上述布局最佳化為使得變成為與具備預(yù)先所形成的布局的半導(dǎo)體器件的電路特性相同。
12.根據(jù)權(quán)利要求9所述的布局最佳化方法，其中，在用上述設(shè)計(jì)規(guī)則、上述電路連接信息或上述布局?jǐn)?shù)據(jù)以及上述電路特性信息使上述半導(dǎo)體器件的上述布局最佳化的步驟中，把上述半導(dǎo)體器件的布局最佳化為使得變成為與具備預(yù)先所形成的上述布局的半導(dǎo)體器件的電路特性相同。
13.根據(jù)權(quán)利要求1所述的布局最佳化方法，還包括判斷通過(guò)使上述半導(dǎo)體器件的上述布局最佳化的步驟所得到的布局是否滿足規(guī)定的條件的步驟；和在不滿足上述規(guī)定的條件的情況下，一直到滿足上述規(guī)定的條件為止反復(fù)進(jìn)行使上述半導(dǎo)體器件的上述布局最佳化的步驟的步驟。
14.根據(jù)權(quán)利要求2所述的布局最佳化方法，其中，上述電路特性信息，是與伴隨著上述半導(dǎo)體器件的上述布局的變更而給電路特性造成影響的、上述半導(dǎo)體器件的上述布局圖形中的變更部位的屬性有關(guān)的信息。
15.一種光掩模的制造方法，包括用權(quán)利要求1的半導(dǎo)體器件的布局最佳化方法形成最佳化了的半導(dǎo)體器件的布局的步驟；準(zhǔn)備具備透明襯底和已設(shè)置在上述透明襯底上的遮光膜的掩模坯料的步驟；向上述遮光膜上涂敷抗蝕劑的步驟；形成抗蝕劑圖形的步驟，其包括根據(jù)上述最佳化了的半導(dǎo)體器件的布局的數(shù)據(jù)，借助于曝光裝置，向上述抗蝕劑照射光或帶電束的步驟，和對(duì)已照射了上述光或帶電束的上述抗蝕劑進(jìn)行顯影的步驟；以及以上述抗蝕劑圖形為掩模對(duì)上述遮光膜進(jìn)行刻蝕的步驟。
16.一種光掩模的制造方法，包括用權(quán)利要求2的半導(dǎo)體器件的布局最佳化方法形成最佳化了的半導(dǎo)體器件的布局的步驟；準(zhǔn)備具備透明襯底和已設(shè)置在上述透明襯底上的遮光膜的掩模坯料的步驟；向上述遮光膜上涂敷抗蝕劑的步驟；形成抗蝕劑圖形的步驟，其包括根據(jù)上述最佳化了的半導(dǎo)體器件的布局的數(shù)據(jù)，借助于曝光裝置，向上述抗蝕劑照射光或帶電束的步驟，和對(duì)已照射了上述光或帶電束的上述抗蝕劑進(jìn)行顯影的步驟；以及以上述抗蝕劑圖形為掩模對(duì)上述遮光膜進(jìn)行刻蝕的步驟。
17.一種半導(dǎo)體器件的制造方法，包括向包括半導(dǎo)體襯底的襯底上涂敷抗蝕劑的步驟；形成抗蝕劑圖形的步驟，其包括把用權(quán)利要求15的光掩模的制造方法所制造的光掩模配置到上述襯底的上方的步驟，介由上述光掩模向上述抗蝕劑照射光或帶電束的步驟，以及對(duì)已照射了上述光或帶電束的上述抗蝕劑進(jìn)行顯影的步驟；以及通過(guò)以上述抗蝕劑圖形為掩模刻蝕上述襯底而形成圖形的步驟。
18.一種半導(dǎo)體器件的制造方法，包括向包括半導(dǎo)體襯底的襯底上涂敷抗蝕劑的步驟；形成抗蝕劑圖形的步驟，其包括把用權(quán)利要求16的光掩模的制造方法所制造的光掩模配置到上述襯底的上方的步驟，介由上述光掩模向上述抗蝕劑照射光或帶電束的步驟，以及對(duì)已照射了上述光或帶電束的上述抗蝕劑進(jìn)行顯影的步驟；以及通過(guò)以上述抗蝕劑圖形為掩?？涛g上述襯底而形成圖形的步驟。
19.一種其構(gòu)成為用來(lái)存儲(chǔ)在計(jì)算機(jī)系統(tǒng)中運(yùn)行的程序指令的計(jì)算機(jī)程序產(chǎn)品，其中，上述程序指令使上述計(jì)算機(jī)系統(tǒng)執(zhí)行用來(lái)使半導(dǎo)體器件的設(shè)計(jì)規(guī)則、上述半導(dǎo)體器件的電路連接信息或布局?jǐn)?shù)據(jù)以及上述半導(dǎo)體器件的電路特性信息向上述計(jì)算機(jī)輸入的指令；和用來(lái)使用上述設(shè)計(jì)規(guī)則、上述電路連接信息或上述布局?jǐn)?shù)據(jù)以及上述電路特性信息，使上述半導(dǎo)體器件的布局最佳化的指令。
全文摘要
一種布局最佳化方法，包括準(zhǔn)備半導(dǎo)體器件的設(shè)計(jì)規(guī)則、上述半導(dǎo)體器件的電路連接信息或布局?jǐn)?shù)據(jù)以及上述半導(dǎo)體器件的電路特性信息的步驟；和用上述設(shè)計(jì)規(guī)則、上述電路連接信息或上述布局?jǐn)?shù)據(jù)以及上述電路特性信息，使上述半導(dǎo)體器件的布局最佳化的步驟。
文檔編號(hào)H01L21/027GK1825324SQ20061000839
公開(kāi)日2006年8月30日 申請(qǐng)日期2006年2月21日 優(yōu)先權(quán)日2005年2月21日
發(fā)明者小川龍二 申請(qǐng)人:株式會(huì)社東芝