專利名稱：多閘極場效應(yīng)晶體管結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種微電子集成電路(IC)半導(dǎo)體元件制造，特別是涉及一種包括多個鰭狀FET結(jié)構(gòu)的多閘極場效應(yīng)晶體管(FET)，其具有改進(jìn)的元件速度與性能以適用于形成先進(jìn)的集成電路元件。
背景技術(shù)：
隨著對先進(jìn)元件結(jié)構(gòu)的要求提升，使用攙雜雜質(zhì)來控制來控制傳統(tǒng)的互補(bǔ)式金屬氧化物半導(dǎo)體(CMOS)元件中的導(dǎo)電通道已達(dá)到其極限。隨著CMOS元件的尺寸已經(jīng)到了奈米等級，包括全空乏型(FD)與部分空乏型(PD)結(jié)構(gòu)的絕緣層上有硅(SI)結(jié)構(gòu)已經(jīng)提供MOSFET的進(jìn)化途徑以在低功率下操作。低于大約0.1微米的CMOS設(shè)計為一些缺點所困擾，例如短通道效應(yīng)(SCE)與閘氧化層穿隧。另外，對應(yīng)尺寸的縮減，活性硅通道區(qū)域的均勻性會產(chǎn)生一些限制的。一種克服這種缺點的方法是改變元件結(jié)構(gòu)，這樣在使用厚一些的閘氧化層與增加活性硅通道尺寸時，閘極長度可以縮小。
例如，F(xiàn)ET設(shè)計已經(jīng)包括通過形成鰭狀硅通道結(jié)構(gòu)(也稱為鰭狀FET)及三重閘極結(jié)構(gòu)(也稱為三重閘極FET)來形成非平面活性硅區(qū)域。
當(dāng)這些結(jié)構(gòu)已經(jīng)顯示具有可接受的短通道行為且可以現(xiàn)有習(xí)知閘氧化層厚度來形成以克服閘氧化層穿隧，多數(shù)載流子的移動性卻受損于現(xiàn)有習(xí)知的形成制程。
因此，在集成電路半導(dǎo)體元件制程領(lǐng)域需要持續(xù)發(fā)展包括多閘極區(qū)域的先進(jìn)CMOS FET元件。
由此可見，上述現(xiàn)有的場效應(yīng)晶體管在結(jié)構(gòu)、方法與使用上，顯然仍存在有不便與缺陷，而亟待加以進(jìn)一步改進(jìn)。為了解決場效應(yīng)晶體管存在的問題，相關(guān)廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設(shè)計被發(fā)展完成，而一般產(chǎn)品又沒有適切的結(jié)構(gòu)能夠解決上述問題，此顯然是相關(guān)業(yè)者急欲解決的問題。因此如何能創(chuàng)設(shè)一種新的場效應(yīng)晶體管結(jié)構(gòu)，便成了當(dāng)前業(yè)界極需改進(jìn)的目標(biāo)。
有鑒于上述現(xiàn)有的極場效應(yīng)晶體管存在的缺陷，本發(fā)明人基于從事此類產(chǎn)品設(shè)計制造多年豐富的實務(wù)經(jīng)驗及專業(yè)知識，并配合學(xué)理的運用，積極加以研究創(chuàng)新，以期創(chuàng)設(shè)一種新的多閘極場效應(yīng)晶體管結(jié)構(gòu)，能夠改進(jìn)一般現(xiàn)有的場效應(yīng)晶體管，使其更具有實用性。經(jīng)過不斷的研究、設(shè)計，并經(jīng)反復(fù)試作樣品及改進(jìn)后，終于創(chuàng)設(shè)出確具實用價值的本發(fā)明。

發(fā)明內(nèi)容
本發(fā)明的目的在于，克服現(xiàn)有的場效應(yīng)晶體管存在的缺陷，而提供一種新型結(jié)構(gòu)的多閘極場效應(yīng)晶體管結(jié)構(gòu)，所要解決的技術(shù)問題是使其提供一種包括多閘極區(qū)域的先進(jìn)CMOS FET元件結(jié)構(gòu)，從而更加適于實用。
本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實現(xiàn)的。依據(jù)本發(fā)明提出的一種多閘極區(qū)域場效應(yīng)晶體管元件，包括一半導(dǎo)體材料的多鰭狀結(jié)構(gòu)設(shè)置在一基材上；該多鰭狀結(jié)構(gòu)包括實質(zhì)平行間隔分開的側(cè)壁部分，每一側(cè)壁部分包括主要內(nèi)、外表面與上表面；其中每一該些表面包括形成場效應(yīng)晶體管于其上的表面。
本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)措施來進(jìn)一步實現(xiàn)。
前述的多閘極場效應(yīng)晶體管元件，其中所述的該些側(cè)壁部分以約20埃至約1500埃的距離間隔開。
前述的多閘極場效應(yīng)晶體管元件，其中所述的該些側(cè)壁部分具有約10埃至約300埃的厚度。
前述的多閘極場效應(yīng)晶體管元件，其中所述的該些側(cè)壁部分的高度高于該半導(dǎo)體基材的表面約10埃至約300埃。
前述的多閘極場效應(yīng)晶體管元件，其中所述的該些側(cè)壁部分進(jìn)一步包括由半導(dǎo)體材料制成的連接的底部。
前述的多閘極場效應(yīng)晶體管元件，其中所述的該些側(cè)壁部分由絕緣體材料隔離。
前述的多閘極場效應(yīng)晶體管元件，其中所述的半導(dǎo)體材料是選自于由硅、硅鍺、磊晶成長硅、與磊晶成長硅鍺、應(yīng)變半導(dǎo)體及其任意組合所組成之一。
前述的多閘極場效應(yīng)晶體管元件，其進(jìn)一步包括一設(shè)于側(cè)壁部分的閘極電介質(zhì)及一設(shè)于閘極電介質(zhì)上的閘極電極。
本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種多閘極區(qū)域場效應(yīng)晶體管元件，包括一半導(dǎo)體結(jié)構(gòu)，設(shè)置有高于半導(dǎo)體基材上的向上凹狀的開口，該向上凹狀的開口由兩間隔分開的側(cè)壁部分組成；每一該些側(cè)壁部分包括側(cè)壁表面，其包括主要內(nèi)、外表面與上表面以形成6個實質(zhì)平面的表面；一絕緣體材料，其分離該些側(cè)壁部分；以及一連續(xù)的閘極結(jié)構(gòu)設(shè)于該些側(cè)壁的該些表面上以形成多個場效應(yīng)晶體管，該閘極結(jié)構(gòu)包括最低的閘極電介質(zhì)與在上面的閘極電極。
本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種形成多閘極區(qū)域場效應(yīng)晶體管元件的方法，包括如下步驟形成一半導(dǎo)體材料的多鰭狀結(jié)構(gòu)于一基材上，其中該多鰭狀結(jié)構(gòu)包括實質(zhì)平行間隔分開的側(cè)壁部分，每一側(cè)壁部分包括主要內(nèi)、外表面與上表面且其中每一該些表面包括形成場效應(yīng)晶體管于其上的表面。
本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種形成多閘極區(qū)域場效應(yīng)晶體管元件的方法，包括如下步驟形成一半導(dǎo)體結(jié)構(gòu)，設(shè)置有在半導(dǎo)體基材上的向上凹狀的開口，該向上凹狀的開口由兩間隔分開的側(cè)壁部分組成，其中每一該些側(cè)壁部分包括側(cè)壁表面包括主要內(nèi)、外表面與上表面以形成6個實質(zhì)平面的表面；形成一絕緣體材料以隔離該些側(cè)壁部分；以及形成一連續(xù)的閘極結(jié)構(gòu)在該些側(cè)壁的該些表面上以形成多個場效應(yīng)晶體管，該閘極結(jié)構(gòu)包括最低的閘極電介質(zhì)與在上面的閘極電極。
本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點和有益效果。由以上技術(shù)方案可知，本發(fā)明的主要技術(shù)內(nèi)容如下本發(fā)明提供一種多閘極區(qū)域場效應(yīng)晶體管元件以形成可達(dá)6個FET元件，及提供一種形成該元件的方法。
在第一實施例，多閘極區(qū)域場效應(yīng)晶體管元件包括包括半導(dǎo)體材料的一多鰭狀結(jié)構(gòu)設(shè)置于基材之上；該多鰭狀結(jié)構(gòu)包括實質(zhì)平行間隔分開的側(cè)壁部分，每一側(cè)壁部分包括主要內(nèi)、外表面與上表面；其中每一表面包括一表面用以形成場效應(yīng)晶體管于其上。
在另一實施例中，一種形成包括多閘極區(qū)域場效應(yīng)晶體管元件的槽狀結(jié)構(gòu)的方法，包括如下步驟提供一半導(dǎo)體基材；在基材上形成第二半導(dǎo)體材料；在第二半導(dǎo)體材料上形成一開口以暴露出開口底部的半導(dǎo)體基材；以一第一半導(dǎo)體材料形成一襯層于開口內(nèi)；及移除第二半導(dǎo)體材料以留下槽狀結(jié)構(gòu)。
借由上述技術(shù)方案，本發(fā)明多閘極場效應(yīng)晶體管結(jié)構(gòu)至少具有下列優(yōu)點本發(fā)明具有多個鰭狀FET結(jié)構(gòu)的多閘極場效應(yīng)晶體管(FET)，其具有改進(jìn)的元件速度與性能以適用于形成先進(jìn)的集成電路元件。
綜上所述，本發(fā)明特殊的多閘極場效應(yīng)晶體管結(jié)構(gòu)，其具有上述諸多的優(yōu)點及實用價值，并在同類產(chǎn)品及制造方法中未見有類似的結(jié)構(gòu)設(shè)計及方法公開發(fā)表或使用而確屬創(chuàng)新，其不論在產(chǎn)品結(jié)構(gòu)、制造方法或功能上皆有較大的改進(jìn)，在技術(shù)上有較大的進(jìn)步，并產(chǎn)生了好用及實用的效果，且較現(xiàn)有的場效應(yīng)晶體管結(jié)構(gòu)具有增進(jìn)的多項功效，從而更加適于實用，而具有產(chǎn)業(yè)的廣泛利用價值，誠為一新穎、進(jìn)步、實用的新設(shè)計。
上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，而可依照說明書的內(nèi)容予以實施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細(xì)說明如下。


圖1A至圖1I是根據(jù)本發(fā)明實施例的示范性多閘極區(qū)域元件在不同制造階段的剖面視圖；圖2A至圖2E是根據(jù)本發(fā)明實施例的多閘極區(qū)域在不同制造階段的剖面視圖；圖3是根據(jù)本發(fā)明一實施例的示范性多閘極區(qū)域場效應(yīng)晶體管元件的立體圖；圖4是包括本發(fā)明幾個實施例的制程流程圖。
12半導(dǎo)體基材 12B埋入氧化物層14磊晶成長半導(dǎo)體層 18開口20硅層 20C、20D側(cè)壁磊晶半導(dǎo)體結(jié)構(gòu)22B填充材料部分 32閘極電介質(zhì)部分34閘極電極 34閘極電極材料AA2、AA2’、BB1、BB1’側(cè)壁(鰭)部分A1、A2側(cè)壁主表面 B1、B1’最高表面部分12A下硅半導(dǎo)體部分12C磊晶成長硅層16A抗反射涂層(ARC)層 18A開口20B磊晶硅結(jié)構(gòu)22材料層30電絕緣層 32閘極電介質(zhì)材料34閘極電極部分 36內(nèi)連線A2、A2’側(cè)壁磊晶半導(dǎo)體結(jié)構(gòu) B1側(cè)壁部分的上表面具體實施方式
為更進(jìn)一步闡述本發(fā)明為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié)合附圖及較佳實施例，對依據(jù)本發(fā)明提出的多閘極場效應(yīng)晶體管結(jié)構(gòu)其具體實施方式
、結(jié)構(gòu)、制造方法、步驟、特征及其功效，詳細(xì)說明如后。
本發(fā)明的非平面凹入的或多鰭狀的閘極區(qū)域FET結(jié)構(gòu)可用于各種電路，包括高效率邏輯電路、低功率邏輯電路、高密度記憶體電路及高密度動態(tài)隨機(jī)存取記憶體(DRAM)電路。此外，本發(fā)明的多閘極區(qū)域FET元件可易于與類比、數(shù)字及混合信號電路的其他元件相結(jié)合。
例如，請參閱圖1A所示，其為一個示范的半導(dǎo)體基材12的部分剖面示意圖，半導(dǎo)體基材12例如可為硅半導(dǎo)體晶圓。在一實施例中，一磊晶成長半導(dǎo)體層14，較佳為應(yīng)變硅鍺(SiGe)，通過傳統(tǒng)的磊晶成長方法成長在硅基材12上，其厚度從大約300埃到大約1500埃。如圖2A至圖2E所示，在另一實施例，基材可包括一在半導(dǎo)體層之間的絕緣層(例如埋入氧化層)，該半導(dǎo)體例如為絕緣層上有硅。一抗反射涂層(ARC)層16A，較佳為一無機(jī)材料，例如氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氧化硅(SiOC)或其組合，抗反射涂層也具有硬罩幕的功能，較佳為設(shè)置在SiGe層14上，緊接著形成具有開口18A的圖案化光阻層(蝕刻罩幕)以在SiGe層14上蝕刻一溝渠。
請參閱圖1B所示，一開口18B設(shè)置在SiGe層14上，該開口18B的底部暴露出半導(dǎo)體基材12的一部分，通過傳統(tǒng)的等離子(干)蝕刻制程(例如反應(yīng)性離子蝕刻)來形成該開口18B，緊接著移除光阻蝕刻罩幕與ARC硬罩幕。較佳地，開口18B的寬度從大約20埃到大約1500埃。
請參閱圖1C所示，本發(fā)明的一個重要方面，接著執(zhí)行傳統(tǒng)的磊晶成長制程以成長硅層20到一預(yù)定厚度。有利的是，通過磊晶成長硅層20，可精確控制硅層的厚度藉以改善后續(xù)形成的非平面FET結(jié)構(gòu)的尺寸準(zhǔn)確性。磊晶成長的硅層20的厚度較佳從大約10埃到大約200埃。更有幫助地，如在此所示磊晶層襯在鑲嵌開口以形成本發(fā)明凹形(槽狀)FET結(jié)構(gòu)，相較于現(xiàn)有習(xí)知制程，本發(fā)明可在寬的尺寸范圍內(nèi)以改進(jìn)的尺寸裕度形成磊晶層。
請參閱圖1D所示，緊接著磊晶硅層20的形成，在制程表面之上形成有機(jī)或無機(jī)填充材料層22并包含回填開口18B及留一定的厚度覆蓋SiGe層14。例如，無機(jī)填充材料可以是例如通過CVD制程形成的氧化硅，而有機(jī)填充材料可以是通過旋涂(SPIN-ON)方法或聚合體形成等離子輔助沉積方法形成的有機(jī)聚合(樹脂質(zhì)的)材料。如果填充材料層22是有機(jī)聚合材料，在沉積后較佳地進(jìn)行熱烤和/或紫外線處理以硬化該有機(jī)材料(促使聚合體交叉連接)使其足以用于后續(xù)的平坦化(planarization)制程。
請參閱圖1E所示，然后執(zhí)行一平面化制程，較佳地為一化學(xué)機(jī)械研磨(CMP)制程，以移除填充材料層22的表面部分及覆蓋在SiGe層14上的磊晶硅層20的表面部分，而留下填有剩下的填充材料部分22B的凹入的或槽狀磊晶硅結(jié)構(gòu)20B。
請參閱圖1F所示，然后執(zhí)行一濕或干蝕刻制程，較佳地為濕蝕刻制程，以首先可選擇性地移除剩余的磊晶SiGe層14部分，從而留下填有剩下的填充材料部分22B的凹入的(槽狀)磊晶硅結(jié)構(gòu)20B。
請參閱圖1G所示，然后通過現(xiàn)有濕或干蝕刻(剝離)制程，較佳地為濕蝕刻制程，移除填充材料部分22B以留下自由直立的凹入的(槽狀)磊晶硅結(jié)構(gòu)20B，其具有從大約20埃到大約1500埃的寬度W1，從大約10埃到大約200埃的磊晶硅層厚度T1(鰭寬度)，及從大約300埃到大約1500埃的高度H1。磊晶硅結(jié)構(gòu)20B的高度高于半導(dǎo)體基材表面約10埃至約300埃。根據(jù)圖1I所示的本發(fā)明的一實施例可意識到，磊晶硅結(jié)構(gòu)20B形成非平面多閘極區(qū)域FET元件的通道區(qū)域，也可意識到，由于部分磊晶硅結(jié)構(gòu)20B成長在應(yīng)變的半導(dǎo)體基材上，例如SiGe層14，磊晶硅結(jié)構(gòu)20B有利于形成具有伸長應(yīng)變(例如，當(dāng)形成超過SiGe)或壓縮應(yīng)變以改善通道區(qū)域電荷載體的移動性。
請參閱圖1H所示，然后形成一電絕緣層30以部分填充“填充物”到磊晶硅結(jié)構(gòu)20B，從而提供電隔離，例如4至6個FET相繼形成在磊晶硅結(jié)構(gòu)20B上。例如，可形成一CVD沉積或旋涂硅氧化物層，緊接著通過選擇性的回蝕制程以暴露出磊晶硅結(jié)構(gòu)20B的鰭(側(cè)壁)部。
請參閱圖1I所示，如包括連續(xù)的閘極電極部分的剖面圖所示，為形成多閘極結(jié)構(gòu)在磊晶硅結(jié)構(gòu)20B上的一實施例范例。通過現(xiàn)有習(xí)知方法在磊晶硅結(jié)構(gòu)20B上形成閘極電介質(zhì)部分32，例如，閘極絕緣材料可由硅氧化物、硅氮化物、氮摻雜的硅氧化物、高介電常數(shù)(K)電介質(zhì)、或其組合形成。高K電介質(zhì)可包括金屬氧化物、金屬硅酸鹽、金屬氮化物、過渡金屬氧化物、過渡金屬硅酸鹽、金屬鋁酸鹽、及過渡金屬氮化物、或其組合。
閘極電介質(zhì)部分32可通過任何現(xiàn)有習(xí)知的制程形成，例如熱氧化、氮化、濺鍍沉積、或化學(xué)氣相沉積。當(dāng)使用高K閘極電介質(zhì)，該電介質(zhì)常數(shù)較佳地大于大約3.9。高K電介質(zhì)可選自包括鋁氧化物(Al2O3)、鉿氧化物(HfO2)、鉿氧氮化物(HfON)、鉿硅酸鹽(HfSiO4)、鋯氧化物(ZrO2)、鋯氧氮化物(ZrON)、鋯硅酸鹽(ZrSiO2)、釔氧化物(Y2O3)、鑭氧化物(La2O3)、鈰氧化物(CeO2)、鈦氧化物(TiO2)、鉭氧化物(Ta2O5)或其任意組合的族群。
然后通過現(xiàn)有習(xí)知方法在閘極電介質(zhì)部分32上形成一閘極電極部分34以形成連續(xù)的多閘極結(jié)構(gòu)，例如首先沉積一層閘極電介質(zhì)材料32，接著沉積閘極電極材料34，再接著通過現(xiàn)有習(xí)知圖案化與蝕刻制程形成多閘極結(jié)構(gòu)。閘極電極34較佳地由導(dǎo)電材料形成。閘極電極34可包括金屬硅化物部分，其電性連接其他導(dǎo)電內(nèi)連線部分以供應(yīng)多FET閘極結(jié)構(gòu)供應(yīng)電壓。
例如，該閘極電極34可由現(xiàn)有習(xí)知的多晶硅、多晶硅鍺、金屬、金屬硅化物、金屬氮化物、導(dǎo)電金屬氧化物、或其組合形成。在較佳的實施例中，閘極電極34可由多晶硅形成，通過自動對準(zhǔn)硅化金屬制程可在閘極電極34上部形成金屬或硅化物，例如包括鈷硅化物、或鈦硅化物。其他示范性金屬或硅化物可包括鉬、鎢、鉭、鉑及鉿。金屬氮化物可包括但不限于，鉬氮化物、鎢氮化物、鈦氮化物、及鉭氮化物。導(dǎo)電金屬氧化物可包括但不限于，釕氧化物及銦錫氧化物。
可意識到的是，突出絕緣層30的磊晶硅結(jié)構(gòu)20B的側(cè)壁部分的六個實質(zhì)平面的表面部分可形成分離的FET閘極結(jié)構(gòu)(例如4至6)。例如，如圖3所示，源極與汲極區(qū)域形成在半導(dǎo)體基材上，相鄰閘極電介質(zhì)32與閘極電極34的兩側(cè)。
請參閱圖2A所示，在另一個實施例中，根據(jù)包括硅半導(dǎo)體基材12(如硅晶圓)的相同的較佳實施例，可實施類似的制程來產(chǎn)生類似于圖1C所示的包括開口18B與磊晶層(硅)20B的結(jié)構(gòu)。如圖所示，在另一實施例中，基材包括下硅半導(dǎo)體部分12A(如硅晶圓)、埋入氧化物層12B、及磊晶成長硅層12C。在本實施例中，半導(dǎo)體層20B由在硅層12C的磊晶成長SiGe形成。
請參閱圖2B所示，以實施一非均向蝕刻制程來取代如第一實施例所示的以填充材料填充開口18B，非均向蝕刻制程較佳地為干蝕刻制程，來選擇性地移除位于開口18B底部之上的磊晶半導(dǎo)體層20B的底部以暴露出下面的基材，如12B。同時，移除在制程表面上面的磊晶半導(dǎo)體層20B的部分以留下側(cè)壁磊晶半導(dǎo)體部分20C、20D。
請參閱圖2C所示，然后較佳地利用濕蝕刻制程移除緊鄰側(cè)壁磊晶半導(dǎo)體結(jié)構(gòu)20C、20D的剩余的半導(dǎo)體層部分，如12C，以留下自由豎立的側(cè)壁磊晶半導(dǎo)體結(jié)構(gòu)20C、20D。如先前的圖1G所示，半導(dǎo)體結(jié)構(gòu)20C、20D具有相同的較佳的尺寸，例如，厚度T2(鰭寬度)從大約10埃到大約200埃，鰭高度H2從大約300埃到大約1500埃，及寬度(鰭間隔)W2從大約300埃到大約1500埃。側(cè)壁磊晶半導(dǎo)體結(jié)構(gòu)20C、20D的高度高于半導(dǎo)體基材表面約10埃至約300埃。
請參閱圖2D所示，繪示包括閘極電極部分34與閘極電介質(zhì)部分32的多FET元件閘極結(jié)構(gòu)的示范性實施例。磊晶半導(dǎo)體(如SiGe)側(cè)壁(鰭)部分20C、20D所依靠的基材可以是絕緣體材料，如12B，絕緣體材料如12B形成底部并分離側(cè)壁部。同樣地，如上述圖1H與下述圖2E所示的，在側(cè)壁部(鰭)之間的絕緣體電介質(zhì)“堵塞料”不需要形成以提供側(cè)壁(鰭)部分20C、20D之間的電性隔離。如先前描述的在兩側(cè)壁(鰭)部分20C、20D上形成4至6個FET’s，可形成閘極電介質(zhì)32與閘極電極部34。
仍請參閱圖2D所示，側(cè)壁(鰭)部分20C、20D提供可過6表面以形成FET元件，在該FET元件上，每一個FET元件的閘極區(qū)域可形成在側(cè)壁部分的上表面，如B1，及側(cè)壁主表面，如A1、A2。可以理解的是，每一側(cè)壁部分20C、20D提供包括形成可達(dá)3個FET元件的通道區(qū)域的半導(dǎo)體基材，以形成總數(shù)可達(dá)6個FET元件。
請參閱圖2E所示，圖中基材為一硅基材，如12，例如，圖中的磊晶半導(dǎo)體側(cè)壁(鰭)部分20C、20D由磊晶硅形成，如先前圖1H所示的，在形成閘極電介質(zhì)32與閘極電極部分34之前，較佳形成絕緣體電介質(zhì)層30以電性隔離側(cè)壁(鰭)部分。
請參閱圖3所示，其為多閘極區(qū)域FET元件的一部分的示范性立體圖，多閘極區(qū)域FET元件由側(cè)壁(鰭)磊晶半導(dǎo)體部分、如20C、20D組成。例如，側(cè)壁磊晶半導(dǎo)體結(jié)構(gòu)的側(cè)壁主表面，例如A2、A2’，及A2、A2’的相對的一側(cè)(未標(biāo)號)，可在緊鄰閘極電介質(zhì)32與閘極電極34部分的每一側(cè)形成一源/汲極區(qū)域，以形成4個FET元件。另外，最高表面部分B1、B1’可用于形成一源/汲極區(qū)域以形成額外的FET元件?？梢砸庾R到的是，另一源/汲極，例如汲極區(qū)域，則設(shè)于側(cè)壁(鰭)部分對應(yīng)的相鄰表面部分上，例如AA2、AA2’、BB1、BB1’的，以形成每一個FET元件。這樣，可形成的閘極區(qū)域(FET元件)的數(shù)目可便利地從4到6進(jìn)行調(diào)整。所示的還有部分電極內(nèi)連線36，以提供電信號(電壓)給閘極電極部分34。這樣，根據(jù)本發(fā)明，多閘極區(qū)域與相關(guān)的源極與汲極區(qū)域形成多個FET，較佳地從4至6個FET元件，多閘極區(qū)域與相關(guān)的源極與汲極區(qū)域可形成在側(cè)壁(鰭)磊晶半導(dǎo)體結(jié)構(gòu)20C、20D上。
那些熟悉該技術(shù)領(lǐng)域的人可以意識到的是，電荷載體的移動性可最佳化以獲得特定極性的傳導(dǎo)性，如NMOS與PMOS，于形成閘極通道區(qū)域的磊晶硅或SiGe部分內(nèi)。在閘極通道區(qū)域，基材形成具有較佳的晶格位向且/或選定的伸長或壓縮應(yīng)變。例如，適當(dāng)基材如12的位向選擇可得到較佳通道(晶格)方向與為于其上的磊晶半導(dǎo)體結(jié)構(gòu)如20B、20C、20D的表面位向的形成?？梢砸庾R得到的是，磊晶半導(dǎo)體結(jié)構(gòu)，如20B、20C、20D，可個別依選定的應(yīng)變而形成，例如較佳地對NMOS元件的伸長應(yīng)變，或較佳地對PMOS元件的壓縮應(yīng)變，以增強(qiáng)電子電荷載體的移動性與元件性能。
至此，多閘極區(qū)域FET結(jié)構(gòu)與其形成方法已經(jīng)進(jìn)行了說明。有利的是，閘極區(qū)域的數(shù)量可在4到6個閘極間進(jìn)行變化以在鰭狀半導(dǎo)體結(jié)構(gòu)上形成多個FET。有利的是，NMOS與PMOS元件均形成在鰭狀半導(dǎo)體結(jié)構(gòu)上，結(jié)果，可形成具有改善的元件性能的更高密度與更快速度的FET半導(dǎo)體元件。
請參閱圖4所示，其繪示包括本發(fā)明幾個實施例的制程流程圖。步驟401，提供一基材；在步驟403，在基材上形成第一半導(dǎo)體層；步驟405，在第一半導(dǎo)體層上形成一開口；步驟407，在開口的側(cè)壁形成第二半導(dǎo)體層作為襯層；步驟409，從開口底部選擇性地移除第二半導(dǎo)體層；步驟411，選擇性移除第一半導(dǎo)體層的殘余部分以留下自由豎立的第二半導(dǎo)體層部分，其包括側(cè)壁(鰭)部分；步驟413，選擇性地形成絕緣體層以填充側(cè)壁(鰭)部分之間的空間以提供電性隔離；步驟415，形成閘極與源/汲極區(qū)域于磊晶半導(dǎo)體鰭部分以形成4至6個FET。
所附圖式中的元件尺寸、形狀或數(shù)目等，僅為便于說明本實施例的實施方式，其并非用來限定本發(fā)明，增加或減少元件數(shù)目、或改變元件的尺寸或形狀等，均不會脫離本發(fā)明的精神與范圍。雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視前述的申請專利技術(shù)方案所界定的為準(zhǔn)。
權(quán)利要求
1.一種多閘極區(qū)域場效應(yīng)晶體管元件，其特征在于其包括一半導(dǎo)體材料的多鰭狀結(jié)構(gòu)設(shè)置在一基材上；該多鰭狀結(jié)構(gòu)包括實質(zhì)平行間隔分開的側(cè)壁部分，每一側(cè)壁部分包括主要內(nèi)、外表面與上表面；其中每一該些表面包括形成場效應(yīng)晶體管于其上的表面。
2.根據(jù)權(quán)利要求1所述的多閘極區(qū)域場效應(yīng)晶體管元件，其特征在于其中所述的該些側(cè)壁部分以約20埃至約1500埃的距離間隔開。
3.根據(jù)權(quán)利要求1所述的多閘極區(qū)域場效應(yīng)晶體管元件，其特征在于其中所述的該些側(cè)壁部分具有約10埃至約300埃的厚度。
4.根據(jù)權(quán)利要求1所述的多閘極區(qū)域場效應(yīng)晶體管元件，其特征在于其中所述的該些側(cè)壁部分的高度高于該半導(dǎo)體基材的表面約10埃至約300埃。
5.根據(jù)權(quán)利要求1所述的多閘極區(qū)域場效應(yīng)晶體管元件，其特征在于其中所述的該些側(cè)壁部分進(jìn)一步包括由半導(dǎo)體材料制成的連接的底部。
6.根據(jù)權(quán)利要求1所述的多閘極區(qū)域場效應(yīng)晶體管元件，其特征在于其中所述的該些側(cè)壁部分由絕緣體材料隔離。
7.根據(jù)權(quán)利要求1所述的多閘極區(qū)域場效應(yīng)晶體管元件，其特征在于其中所述的半導(dǎo)體材料是選自于由硅、硅鍺、磊晶成長硅、與磊晶成長硅鍺、應(yīng)變半導(dǎo)體及其任意組合所組成之一。
8.根據(jù)權(quán)利要求1所述的多閘極區(qū)域場效應(yīng)晶體管元件，其特征在于其進(jìn)一步包括一設(shè)于側(cè)壁部分的閘極電介質(zhì)及一設(shè)于閘極電介質(zhì)上的閘極電極。
9.一種多閘極區(qū)域場效應(yīng)晶體管元件，其特征在于其包括一半導(dǎo)體結(jié)構(gòu)，設(shè)置有高于半導(dǎo)體基材上的向上凹狀的開口，該向上凹狀的開口由兩間隔分開的側(cè)壁部分組成；每一該些側(cè)壁部分包括側(cè)壁表面，其包括主要內(nèi)、外表面與上表面以形成6個實質(zhì)平面的表面；一絕緣體材料，其分離該些側(cè)壁部分；以及一連續(xù)的閘極結(jié)構(gòu)設(shè)于該些側(cè)壁的該些表面上以形成多個場效應(yīng)晶體管，該閘極結(jié)構(gòu)包括最低的閘極電介質(zhì)與在上面的閘極電極。
10.一種形成多閘極區(qū)域場效應(yīng)晶體管元件的方法，其特征在于其包括如下步驟形成一半導(dǎo)體材料的多鰭狀結(jié)構(gòu)于一基材上，其中該多鰭狀結(jié)構(gòu)包括實質(zhì)平行間隔分開的側(cè)壁部分，每一側(cè)壁部分包括主要內(nèi)、外表面與上表面且其中每一該些表面包括形成場效應(yīng)晶體管于其上的表面。
11.一種形成多閘極區(qū)域場效應(yīng)晶體管元件的方法，其特征在于其包括如下步驟形成一半導(dǎo)體結(jié)構(gòu)，設(shè)置有在半導(dǎo)體基材上的向上凹狀的開口，該向上凹狀的開口由兩間隔分開的側(cè)壁部分組成，其中每一該些側(cè)壁部分包括側(cè)壁表面包括主要內(nèi)、外表面與上表面以形成6個實質(zhì)平面的表面；形成一絕緣體材料以隔離該些側(cè)壁部分；以及形成一連續(xù)的閘極結(jié)構(gòu)在該些側(cè)壁的該些表面上以形成多個場效應(yīng)晶體管，該閘極結(jié)構(gòu)包括最低的閘極電介質(zhì)與在上面的閘極電極。
全文摘要
本發(fā)明是有關(guān)于一種用于形成可達(dá)6個場效應(yīng)晶體管元件的多閘極區(qū)域場效應(yīng)晶體管元件及其形成方法，該元件包括一包括半導(dǎo)體材料的多鰭狀結(jié)構(gòu)，設(shè)置在基材之上；該多鰭狀結(jié)構(gòu)包括實質(zhì)平行間隔分開的側(cè)壁部分，每一側(cè)壁部分包括主要內(nèi)、外表面與上表面；其中每一表面包括一表面用以形成一場效應(yīng)晶體管于其上。本發(fā)明包括多閘極區(qū)域的先進(jìn)CMOS FET元件結(jié)構(gòu)，其具有改進(jìn)的元件速度與性能以適用于形成先進(jìn)的集成電路元件。
文檔編號H01L21/8234GK1828899SQ20061000377
公開日2006年9月6日 申請日期2006年2月14日 優(yōu)先權(quán)日2005年2月14日
發(fā)明者徐祖望, 謝志宏, 陶宏遠(yuǎn), 張長昀, 鐘堂軒, 呂昇達(dá) 申請人:臺灣積體電路制造股份有限公司