專利名稱：高分子導(dǎo)電膜結(jié)構(gòu)及其半導(dǎo)體組件封裝結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種異方性導(dǎo)電膜(Anisotropic Conductive Film，ACF)結(jié)構(gòu)，特別是涉及一種以高分子及納米導(dǎo)線構(gòu)成的復(fù)合性導(dǎo)電膜結(jié)構(gòu)。
背景技術(shù)：
隨著封裝技術(shù)的不斷發(fā)展，芯片封裝結(jié)構(gòu)不斷的推陳出新，如芯片倒裝焊封裝(Flip chip)、多芯片封裝模塊(MCM)等芯片封裝結(jié)構(gòu)。其中，芯片倒裝焊封裝是以錫鉛凸塊(solder bump)來連結(jié)芯片及基板的輸出/輸入電極，但由于芯片及基板兩者的熱膨脹系數(shù)(CTE，Coefficient of Thermal Expansion)無法匹配(mismatch)，所造成的應(yīng)力會影響其連結(jié)可靠度。一般需在組裝后再以點膠的方式將底膠(underfill)填充在芯片與基板之間，但當(dāng)接合間距縮小到100μm以下時，現(xiàn)有底膠將因芯片與基板之間的間隙縮小而不易進入。
現(xiàn)有的解決方式有幾種1.將原先球型的錫鋁凸塊改為非焊錫且高深寬比的銅柱，來增加芯片與基板之間的間隙。2.改用導(dǎo)電高分子凸塊，借助高分子材料的低楊氏系數(shù)的特性來作應(yīng)力緩沖。但這兩種方式都有其應(yīng)用上的缺點，前者所適用的銅柱的楊氏系數(shù)大于錫鉛凸塊，不利于應(yīng)力緩沖。而后者因現(xiàn)有導(dǎo)電高分子的電阻率是金屬的10倍以上，所以也不適用于未來細(xì)間距、小電極面積的芯片倒裝焊封裝應(yīng)用。
另外，多芯片封裝模塊是將多個不同功能或相同功能的芯片一并封裝于同一承載器上。由于多芯片封裝模塊具有更快的傳輸速度、更短的傳輸路徑及更佳的電器特性，并進一步縮小芯片封裝結(jié)構(gòu)的尺寸和面積，因而多芯片封裝技術(shù)已經(jīng)普遍應(yīng)用于各種電子產(chǎn)品之中，成為未來的主流產(chǎn)品。
多芯片封裝可分為平面及立體組合兩種，立體堆棧封裝的微型化效果勝過平面堆棧，所以成為近日研究開發(fā)的主流技術(shù)。它可利用上述芯片倒裝焊錫鉛凸塊直接做芯片對芯片堆棧或是經(jīng)由載板(interposer)進行堆棧。但此兩種堆棧后的厚度仍比較大，0.1~1mm/layer(層)，多層堆棧后的厚度無法達到薄化的目的。另一種方式是芯片直接由輸出/輸入端(I/O)的金屬電極(如現(xiàn)有銅芯片的銅)進行堆棧(不經(jīng)載板及錫鉛凸塊)，此類芯片的厚度大多薄化至30um以下，可進行高達10層以上的堆棧而形成一系統(tǒng)單芯片。此種方式除了芯片功能增強及微型化外，其堆棧后的系統(tǒng)單芯片與基板之間連結(jié)的輸出/輸入端的數(shù)目將大幅減少，使所需基板面積及層數(shù)減少，整體成本將大幅降低。
但此種芯片立體堆棧目前面臨的問題有1.金屬擴散接合的溫度及壓力較大造成可靠度下降。2.薄芯片需額外的保護避免外力造成破壞。3.功能不同的芯片可能有輸出/輸入端位置不同的問題。4.多層芯片連接后芯片間輸出/輸入端的數(shù)目會增加，所以輸出/輸入端的間距會縮小。5.散熱問題。
另外，美國專利第6849802號提供一種具芯片堆棧封裝架構(gòu)，其芯片與芯片堆棧的連接部份是將原輸入/輸出以重布方式引至裸晶(Bare Chip)的邊緣，再以導(dǎo)電膠連接形成垂直導(dǎo)通，使得上述的輸入/輸出位置仍可以以凸塊連接方式達到芯片之間的電性連接。但將輸入/輸出引至裸晶的邊緣易造成輸入/輸出間距縮小及輸入/輸出面積縮小。當(dāng)堆棧多顆芯片時，則造成整體的制作困難度提高。此外，此種芯片堆棧結(jié)構(gòu)利用側(cè)壁導(dǎo)電膠來穩(wěn)定此三維芯片堆棧結(jié)構(gòu)，而一般導(dǎo)電膠與金屬接點的接觸阻抗較大，不適于未來芯片的高速需求。
所以，急需提供一種細(xì)間距、低阻抗、低溫低壓金屬接合的異方向?qū)щ娔?，來克服公知技術(shù)的缺陷。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種高分子導(dǎo)電膜結(jié)構(gòu)及其半導(dǎo)體組件封裝結(jié)構(gòu)，此高分子導(dǎo)電膜結(jié)構(gòu)可提供具納米導(dǎo)線的異方性導(dǎo)電膜，可適用于極小間距的芯片與芯片之間的電性連接。其中利用納米線的高表面能的特性來降低金屬擴散接合所需的溫度及壓力，并且借助此納米線導(dǎo)電膜中的高分子材料來保護上述薄化芯片及增強立體堆棧后的結(jié)構(gòu)強度。除此之外，還可借助導(dǎo)電重布層的設(shè)計來解決輸出/輸入端位置不同的問題。
為了實現(xiàn)上述目的，本發(fā)明提供了一種高分子導(dǎo)電膜結(jié)構(gòu)，包括有具有單一導(dǎo)電方向的高分子導(dǎo)電膜本體，具有多條相互平行間隔的導(dǎo)線及填充于導(dǎo)線間隙的高分子材料，其中在高分子導(dǎo)電膜本體的至少一側(cè)邊形成至少一開孔，而多條導(dǎo)線暴露于每一開孔處。
為了實現(xiàn)上述目的，本發(fā)明提供了一種高分子導(dǎo)電膜結(jié)構(gòu)，包括有具有單一導(dǎo)電方向的高分子導(dǎo)電膜本體，具有數(shù)條相互平行間隔的導(dǎo)線，及填充于每一條導(dǎo)線間隙的高分子材料，其中數(shù)條導(dǎo)線暴露于高分子導(dǎo)電膜本體的至少一側(cè)邊。
為了實現(xiàn)上述目的，本發(fā)明提供了一種高分子導(dǎo)電膜結(jié)構(gòu)，包括有具有單一導(dǎo)電方向的高分子導(dǎo)電膜本體，具有一組以上導(dǎo)線組及填充于該等導(dǎo)線組間的高分子材料，其中每一導(dǎo)線組包含數(shù)條相互平行間隔的導(dǎo)線，而每一導(dǎo)線組暴露于高分子導(dǎo)電膜本體的至少一側(cè)邊。
為了實現(xiàn)上述目的，本發(fā)明提供了一種高分子導(dǎo)電膜結(jié)構(gòu)，包括有具有單一導(dǎo)電方向的高分子導(dǎo)電膜本體，具有至少兩層相互間隔平行的數(shù)條導(dǎo)線、數(shù)個導(dǎo)電重布層及填充于每一條導(dǎo)線間隙的高分子材料，其中數(shù)個導(dǎo)電重布層形成于每一層導(dǎo)線的接合面上沿導(dǎo)電方向的一端。
為了實現(xiàn)上述目的，本發(fā)明提供了一種高分子導(dǎo)電膜結(jié)構(gòu)，包括有具有單一導(dǎo)電方向的高分子導(dǎo)電膜本體，具有至少兩層相互間隔平行的數(shù)條導(dǎo)線、數(shù)個導(dǎo)電重布層及填充于每一條導(dǎo)線間隙的高分子材料，其中數(shù)個導(dǎo)電重布層形成于每一層導(dǎo)線的接合面上沿導(dǎo)電方向的一端，且在高分子導(dǎo)電膜本體的至少一側(cè)邊形成至少一開孔，而數(shù)條導(dǎo)線暴露于開孔處。
為了實現(xiàn)上述目的，本發(fā)明提供了一種高分子導(dǎo)電膜結(jié)構(gòu)，包括有具有單一導(dǎo)電方向的高分子導(dǎo)電膜本體，具有至少兩層相互間隔平行的數(shù)條導(dǎo)線、數(shù)個導(dǎo)電重布層及填充于每一條導(dǎo)線間隙的高分子材料，其中數(shù)個導(dǎo)電重布層形成于每一層導(dǎo)線的接合面上沿導(dǎo)電方向的一端，而每一條導(dǎo)線暴露于高分子導(dǎo)電膜本體的至少一側(cè)邊。
為了實現(xiàn)上述目的，本發(fā)明提供了一種高分子導(dǎo)電膜結(jié)構(gòu)，包括有具有單一導(dǎo)電方向的高分子導(dǎo)電膜本體，具有至少兩層且一個以上的導(dǎo)線組、數(shù)個導(dǎo)電重布層及填充于每一條導(dǎo)線間隙的高分子材料，其中每一導(dǎo)線組包含數(shù)條相互平行間隔的導(dǎo)線，數(shù)個導(dǎo)電重布層形成于每一層導(dǎo)線組的接合面上沿導(dǎo)電方向的一端，而至少一導(dǎo)線組暴露于高分子導(dǎo)電膜本體的至少一側(cè)邊。
本發(fā)明所公開的高分子導(dǎo)電膜結(jié)構(gòu)由納米導(dǎo)線與高分子基材組成，其高分子基材具有柔軟及吸收外應(yīng)力的特點，可作為后續(xù)半導(dǎo)體組件組裝時應(yīng)力緩沖及增益薄芯片強度之用。除此之外，芯片通過高分子導(dǎo)電膜的數(shù)條納米導(dǎo)線以低溫低壓金屬接合方式與另一芯片作電性連接，達到低接點阻抗的接合效果，并借助導(dǎo)電重布層來做接電重布以解決上下芯片接點位置不同的問題。
為了實現(xiàn)上述目的，本發(fā)明提供了一種使用上述各種高分子導(dǎo)電膜的半導(dǎo)體組件封裝結(jié)構(gòu)。此半導(dǎo)體組件封裝結(jié)構(gòu)包括有基板、高分子導(dǎo)電膜及芯片?；寰哂须娐穲D案及第一焊墊，第一焊墊與電路圖案電性連接。高分子導(dǎo)電膜具有數(shù)條相互間隔平行的導(dǎo)線及填充于導(dǎo)線間隙的高分子材料，并使高分子導(dǎo)電膜的兩側(cè)邊暴露導(dǎo)線，且導(dǎo)線的一端接觸第一焊墊。芯片則放置于高分子導(dǎo)電膜相對于基板的一側(cè)，且芯片與高分子導(dǎo)電膜接觸的一側(cè)具有數(shù)個第二焊墊，且第二焊墊接觸導(dǎo)線的另一端，使基板與芯片借助高分子導(dǎo)電膜產(chǎn)生電性連接。
為了實現(xiàn)上述目的，本發(fā)提供了一種半導(dǎo)體組件封裝結(jié)構(gòu)，包括有第一高分子導(dǎo)電膜、第二高分子導(dǎo)電膜、第一芯片、第二芯片及第三芯片。第一高分子導(dǎo)電膜及第二高分子導(dǎo)電膜均具有數(shù)條相互間隔平行的導(dǎo)線及填充于導(dǎo)線間隙的高分子材料。第一芯片、第二芯片及第三芯片均具有電路圖案及焊墊，焊墊均連接至電路圖案，且第一芯片的焊墊接觸第一高分子導(dǎo)電膜的數(shù)條導(dǎo)線；第一高分子導(dǎo)電膜相對于第一芯片的一側(cè)的數(shù)條導(dǎo)線接觸第二芯片的一側(cè)的焊墊，第二芯片的另一側(cè)的焊墊接觸第二高分子導(dǎo)電膜的數(shù)條導(dǎo)線，第二高分子導(dǎo)電膜相對于第二芯片的一側(cè)的數(shù)條導(dǎo)線接觸第三芯片的焊墊，使第一芯片、第二芯片及第三芯片借助第一及第二高分子導(dǎo)電膜產(chǎn)生電性連接。
以下結(jié)合附圖和具體實施例對本發(fā)明進行詳細(xì)描述，但不作為對本發(fā)明的限定。


圖1為本發(fā)明第一具體實施例的高分子導(dǎo)電膜結(jié)構(gòu)截面示意圖；圖2為本發(fā)明第二具體實施例的高分子導(dǎo)電膜結(jié)構(gòu)截面示意圖；圖3為本發(fā)明第三具體實施例的高分子導(dǎo)電膜結(jié)構(gòu)截面示意圖；圖4為本發(fā)明第四具體實施例的高分子導(dǎo)電膜結(jié)構(gòu)截面示意圖；圖5為本發(fā)明第五具體實施例的高分子導(dǎo)電膜結(jié)構(gòu)截面示意圖；圖6為本發(fā)明第六具體實施例的高分子導(dǎo)電膜結(jié)構(gòu)截面示意圖；圖7為本發(fā)明第七具體實施例的高分子導(dǎo)電膜結(jié)構(gòu)截面示意圖；
圖8為使用本發(fā)明第一具體實施例的高分子導(dǎo)電膜的半導(dǎo)體組件封裝結(jié)構(gòu)截面示意圖；圖9為使用本發(fā)明第二具體實施例的高分子導(dǎo)電膜的半導(dǎo)體組件封裝結(jié)構(gòu)截面示意圖；圖10為使用本發(fā)明第三具體實施例的高分子導(dǎo)電膜的半導(dǎo)體組件封裝結(jié)構(gòu)截面示意圖；圖11為使用本發(fā)明第五具體實施例的高分子導(dǎo)電膜的半導(dǎo)體組件封裝結(jié)構(gòu)分解示意圖；圖12為使用本發(fā)明第四具體實施例的高分子導(dǎo)電膜的半導(dǎo)體組件封裝結(jié)構(gòu)分解示意圖；圖13為使用本發(fā)明第六具體實施例的高分子導(dǎo)電膜的半導(dǎo)體組件封裝結(jié)構(gòu)分解示意圖；圖14為使用本發(fā)明第七具體實施例的高分子導(dǎo)電膜的半導(dǎo)體組件封裝結(jié)構(gòu)分解示意圖；圖15為使用數(shù)個本發(fā)明第一具體實施例的高分子導(dǎo)電膜的半導(dǎo)體組件封裝結(jié)構(gòu)分解示意圖；圖16為使用數(shù)個本發(fā)明第二具體實施例的高分子導(dǎo)電膜的半導(dǎo)體組件封裝結(jié)構(gòu)分解示意圖；圖17為使用數(shù)個本發(fā)明第三具體實施例的高分子導(dǎo)電膜的半導(dǎo)體組件封裝結(jié)構(gòu)分解示意圖；圖18為使用數(shù)個本發(fā)明第四具體實施例的高分子導(dǎo)電膜的半導(dǎo)體組件封裝結(jié)構(gòu)分解示意圖；圖19為使用數(shù)個本發(fā)明第五具體實施例的高分子導(dǎo)電膜的半導(dǎo)體組件封裝結(jié)構(gòu)分解示意圖；圖20為使用數(shù)個本發(fā)明第六具體實施例的高分子導(dǎo)電膜的半導(dǎo)體組件封裝結(jié)構(gòu)分解示意圖；圖21為使用數(shù)個本發(fā)明第七具體實施例的高分子導(dǎo)電膜的半導(dǎo)體組件封裝結(jié)構(gòu)分解示意圖；及圖22為使用數(shù)個本發(fā)明第一與第六實施例的高分子導(dǎo)電膜的半導(dǎo)體組件封裝結(jié)構(gòu)分解示意圖。
其中，附圖標(biāo)記10導(dǎo)線15高分子材料20、21導(dǎo)線組30、31導(dǎo)電重布層40基板41第一焊墊50芯片51第二焊墊60第一芯片65第一高分子導(dǎo)電膜66第二高分子導(dǎo)電膜70第二芯片80第三芯片61、71、72、81焊墊具體實施方式
本發(fā)明提供一種通用型的細(xì)間距異方性導(dǎo)電膜(Anisotropic ConductiveFilm，ACF)，由納米導(dǎo)線10與高分子基材組成，所以在應(yīng)用上只要間距是納米級以上都可適用。另一方面，要維持本發(fā)明導(dǎo)線10和高分子導(dǎo)電膜在X-Y方向的良好絕緣性，需保持在Z方向(垂直方向)的平行度，而鑒于現(xiàn)今使用的導(dǎo)線10直徑約在200納米以下，長度在10微米以上，如此高深寬比的導(dǎo)線10很容易受水平方向的外力影響而使其傾倒，所以本發(fā)明高分子基材最好選用高玻璃轉(zhuǎn)換溫度(Tg)的高分子材料，例如玻璃轉(zhuǎn)換溫度大于250℃的熱固型高分子。再有，為了增強芯片與芯片接合強度，本發(fā)明高分子導(dǎo)電膜中的高分子材料15具有的柔軟和吸收外在應(yīng)力的特點，以提高芯片與基板接合強度。
本發(fā)明的高分子導(dǎo)電膜是由納米線及高分子基材所形成的復(fù)合導(dǎo)電膜。納米線可以是低阻抗且不易氧化的金屬，例如金或銀，也可是含焊錫的多層納米金屬線，以供與芯片及芯片上的電極作低溫低壓金屬接合。高分子基材可選用玻璃轉(zhuǎn)換溫度大于250℃且楊氏系數(shù)較小的熱固型高分子，以保持納米線在垂直方向的平行度，并且緩沖后續(xù)芯片與芯片接合時產(chǎn)生的應(yīng)力。
本發(fā)明公開的高分子導(dǎo)電膜結(jié)構(gòu)，將借助以下具體實施例配合附圖，進行詳細(xì)說明。
圖1為本發(fā)明第一具體實施例的高分子導(dǎo)電膜結(jié)構(gòu)截面示意圖。高分子導(dǎo)電膜具有Z方向?qū)щ娦?、?shù)條相互平行、間距200納米以下的導(dǎo)線10，及將高分子材料15以某種方式(例如以擴散方式)填入于每一條導(dǎo)線10的間隙。導(dǎo)線10材料可以是高導(dǎo)電性的金、銀、鈷及鎳等材料，而高分子材料15的選擇可使用楊氏系數(shù)較小的熱固型高分子材料15，例如環(huán)氧樹脂或聚亞酰胺。
然后，在高分子導(dǎo)電膜的單一側(cè)邊或是兩側(cè)邊的高分子材料15形成至少一個開孔，且對應(yīng)開孔處暴露出數(shù)條的導(dǎo)線10的一端或是兩端；每一開孔的形成是通過圖案化的干蝕刻方式，例如等離子蝕刻(plasma etching)，去除高分子導(dǎo)電膜與芯片之間預(yù)接合位置的高分子材料15。
上述的第一具體實施例的高分子導(dǎo)電膜結(jié)構(gòu)是提供做芯片與芯片之間的電性連接。芯片與芯片之間借助低溫低壓金屬接合方式，分別電性接觸于高分子導(dǎo)電膜的多條導(dǎo)線10的兩端，而達到芯片與芯片之間的電性連接。
圖2為本發(fā)明第二具體實施例的高分子導(dǎo)電膜結(jié)構(gòu)截面示意圖。根據(jù)上述第一具體實施例，其高分子導(dǎo)電膜具有Z方向?qū)щ娦?、?shù)條相互平行和間距200納米以下的導(dǎo)線10，及將高分子材料15以某種方式(例如以擴散方式)填入每條導(dǎo)線10的間隙的結(jié)構(gòu)相同，而不同點在于高分子導(dǎo)電膜以圖案化的干蝕刻方式，例如等離子蝕刻，去除高分子導(dǎo)電膜的單一側(cè)邊或是兩側(cè)邊的高分子材料15，借此來在高分子導(dǎo)電膜的單一側(cè)邊或是兩側(cè)邊暴露出每一條導(dǎo)線10的一端或兩端。
圖3為本發(fā)明第三具體實施例的高分子導(dǎo)電膜結(jié)構(gòu)截面示意圖。根據(jù)上述第一具體實施例，其高分子導(dǎo)電膜具有Z方向?qū)щ娦约皩⒏叻肿硬牧?5以某種方式(例如以擴散方式)填入每條導(dǎo)線10的間隙的結(jié)構(gòu)相同，而不同點在于高分子導(dǎo)電膜的導(dǎo)線10的結(jié)構(gòu)為一組以上的導(dǎo)線組20的結(jié)構(gòu)，且每一導(dǎo)線10組均含有數(shù)條相互平行、間距200納米以下的導(dǎo)線10，及以干蝕刻方式，例如等離子蝕刻，去除高分子導(dǎo)電膜的單一側(cè)邊或是兩側(cè)邊的高分子材料15，使高分子導(dǎo)電膜的單一側(cè)邊或是兩側(cè)處暴露每一組導(dǎo)線10的一端或兩端。
圖4為本發(fā)明第四具體實施例的高分子導(dǎo)電膜結(jié)構(gòu)截面示意圖。高分子導(dǎo)電膜結(jié)構(gòu)供做芯片與芯片之間的電性連接。芯片與芯片之間電性接觸于高分子導(dǎo)電膜的數(shù)條導(dǎo)線10的一端或兩端，而達到芯片與芯片之間的電性連接。高分子導(dǎo)電膜具有Z方向?qū)щ娦?、多層相互間隔平行的數(shù)條導(dǎo)線10、數(shù)個導(dǎo)電重布層30、31(conductive redistribution layer)及填充于每一條導(dǎo)線10間隙的高分子材料15，而高分子材料15可以擴散方式或其他方式填入。數(shù)個導(dǎo)電重布層30、31形成于每一層導(dǎo)線10的接合面上，以間距相等或不等的位置沿著導(dǎo)電方向的一端。導(dǎo)線10材料可以是高導(dǎo)電性的金、銀、鈷及鎳等材料，而高分子材料15可選擇使用楊氏系數(shù)較小的熱固型高分子材料15，例如環(huán)氧樹脂或聚亞酰胺。
此實施例的高分子導(dǎo)電膜提供做芯片與芯片或芯片與基板之間的電性連接。芯片與芯片借助低溫低壓金屬接合方式分別電性接觸于高分子導(dǎo)電膜的多條導(dǎo)線10的一端或者兩端，達到芯片與芯片之間的電性連接。再有，高分子導(dǎo)電膜借助導(dǎo)電重布層30、31拉大導(dǎo)線10之間的電性連接，進而拉大高分子導(dǎo)電膜與芯片電性連接的輸入/輸出間距。如此一來，在未來芯片上的輸入/輸出間距縮小后，現(xiàn)有芯片仍可借助高分子導(dǎo)電膜與芯片或基板做電性連接，適用于未來超細(xì)間距的芯片倒裝焊封裝產(chǎn)品之中。簡單來說，高分子導(dǎo)電膜兼具垂直電性連接及輸入/輸出重布功能，可使用在現(xiàn)有的芯片制作中，也可應(yīng)用在未來細(xì)間距芯片的封裝中。
圖5為本發(fā)明第五具體實施的高分子導(dǎo)電膜結(jié)構(gòu)截面示意圖。根據(jù)上述第四具體實施例，其高分子導(dǎo)電膜具有Z方向?qū)щ娦?、多層相互間隔平行的數(shù)條導(dǎo)線10、數(shù)個導(dǎo)電重布層30、31及將高分子材料15以擴散方式填入每一層的多條導(dǎo)線10的間隙的結(jié)構(gòu)相同，而不同點為在高分子導(dǎo)電膜的單一側(cè)邊或是兩側(cè)邊的高分子材料15形成至少一個開孔，且對應(yīng)開孔處暴露出數(shù)條導(dǎo)線10的一端；每一開孔的形成通過圖案化的干蝕刻方式，例如等離子蝕刻，去除高分子導(dǎo)電膜與芯片之間預(yù)接合位置的高分子材料15。
圖6為本發(fā)明第六具體實施的高分子導(dǎo)電膜結(jié)構(gòu)截面示意圖。根據(jù)上述第四具體實施例，其高分子導(dǎo)電膜具有Z方向?qū)щ娦?、多層相互間隔平行的數(shù)條導(dǎo)線10、數(shù)個導(dǎo)電重布層30、31及將高分子材料15以某種方式(例如擴散方式)填入每一層的多條導(dǎo)線10的間隙的結(jié)構(gòu)相同，而不同點在于將高分子導(dǎo)電膜以干蝕刻方式，例如等離子蝕刻(plasma etching)，去除高分子導(dǎo)電膜的單一側(cè)邊或是兩側(cè)邊的高分子材料，在高分子導(dǎo)電膜的單一側(cè)邊或是兩側(cè)邊暴露每一條導(dǎo)線10的一端。
圖7為本發(fā)明第七具體實施的高分子導(dǎo)電膜結(jié)構(gòu)截面示意圖。根據(jù)上述第四具體實施例，其高分子導(dǎo)電膜具有Z方向?qū)щ娦?、?shù)個導(dǎo)電重布層30、31及將高分子材料15以擴散方式填入每一層的多條導(dǎo)線10的間隙的結(jié)構(gòu)均相同，而不同點在于高分子導(dǎo)電膜的導(dǎo)線10結(jié)構(gòu)為多層且一個以上的導(dǎo)線組20、21，而每一層的導(dǎo)線組20、21均含有數(shù)條相互平行、間距200納米以下的導(dǎo)線10，以及將高分子導(dǎo)電膜以干蝕刻方式，例如等離子蝕刻，去除高分子導(dǎo)電膜的單一側(cè)邊或是兩側(cè)邊，以暴露導(dǎo)線組20、21的一端。
上述的每一高分子導(dǎo)電膜結(jié)構(gòu)，由納米導(dǎo)線10與高分子基材組成，其高分子基材具有的柔軟度和吸收外在應(yīng)力的特點，作為后續(xù)半導(dǎo)體組件組裝時應(yīng)力緩沖及增益薄芯片強度之用。除此之外，芯片通過高分子導(dǎo)電膜的數(shù)條納米導(dǎo)線以低溫低壓金屬接合方式與另一芯片電性連接，達到低接點阻抗的接合效果。
另外，在半導(dǎo)體組件封裝結(jié)構(gòu)中芯片50與芯片50或基板40與芯片50也可采用本發(fā)明上述各種的高分子導(dǎo)電膜做電性連接。舉例來說，圖8為使用第一具體實施例的高分子導(dǎo)電膜(參考圖1)的半導(dǎo)體組件封裝結(jié)構(gòu)100，用來供做基板40與芯片50之間的電性連接?；?0上具有電路圖案及數(shù)個電極(第一焊墊)41與電路圖案電性連接。芯片50具有數(shù)個電極(第二焊墊)51，且芯片50的電極(第二焊墊)51與基板40的電極41借助低溫低壓金屬接合方式分別電性接觸于高分子導(dǎo)電膜的兩側(cè)的開孔內(nèi)的多條導(dǎo)線10的兩端，從而達到基板40與芯片50之間的電性連接。至于基板40與芯片50的電極41、51以外的部分均有高分子導(dǎo)電膜的高分子材料15接著，可以省去填膠的制作流程。再有，高分子基材具有的柔軟度和吸收外在應(yīng)力的特點，可緩沖及增益薄芯片強度。
其中，高分子導(dǎo)電膜的兩側(cè)的開孔的位置是由芯片50的電極(第二焊墊)51與基板40的電極41來決定，當(dāng)芯片50的電極(第二焊墊)51的位置與基板40的電極41的位置相同時，高分子導(dǎo)電膜的兩側(cè)的開孔會暴露出數(shù)條導(dǎo)線10的兩端，若芯片50的電極(第二焊墊)51的位置與基板40的電極41的位置不同時，高分子導(dǎo)電膜的兩側(cè)的開孔會暴露出數(shù)條導(dǎo)線10的一端或是兩端。
另外，依據(jù)圖8的半導(dǎo)體組件封裝結(jié)構(gòu)中，高分子導(dǎo)電膜也可為上述的第二及第三具體實施例的高分子導(dǎo)電膜。但電極(第二焊墊)51與基板40的電極41為借助第二或第三具體實施例的高分子導(dǎo)電膜做電性接合時，基板40與芯片50的電極41、51以外的部份以填膠的處理方式將其與高分子導(dǎo)電膜接著，以提高封裝強度。圖9為使用第二具體實施例的高分子導(dǎo)電膜(參考圖2)供做基板40與芯片50之間的電性連接的半導(dǎo)體組件封裝結(jié)構(gòu)。其中，高分子導(dǎo)電膜的兩側(cè)暴露出導(dǎo)線10的兩端。
圖10為使用第三具體實施例的高分子導(dǎo)電膜(參考圖3)供做基板40與芯片50之間的電性連接的半導(dǎo)體組件封裝結(jié)構(gòu)。其中，第三具體實施例的高分子導(dǎo)電膜(參考圖3)的兩側(cè)均暴露出導(dǎo)線組20的兩端，作為基板40與芯片50之間的電性接合，但基板40與芯片50的電極41、51以外的部分也需通過填膠的處理將其與高分子導(dǎo)電膜接著，以提高封裝強度。
圖11為使用第五具體實施例的高分子導(dǎo)電膜(參考圖5)供做基板40與芯片50之間的電性連接的半導(dǎo)體組件封裝結(jié)構(gòu)，基板40上具有電路圖案及數(shù)個輸入/輸出間距較大的電極41(第一焊墊)，與上述電路圖案電性連接。芯片50的電極51(第二焊墊)電性接觸于高分子導(dǎo)電膜的開孔內(nèi)的多條導(dǎo)線10的一端，而基板40的電極41則電性接觸于高分子導(dǎo)電膜另一側(cè)的開孔內(nèi)的多條導(dǎo)電10的一端。至于基板40與芯片50的電極41、51以外的部分均有高分子導(dǎo)電膜的高分子材料15接著，所以可省卻填膠的處理。由于高分子導(dǎo)電膜內(nèi)的導(dǎo)電重布層30、31可拉大高分子導(dǎo)電膜與基板40的電性接觸的輸入/輸出間距，因此，圖11的封裝結(jié)構(gòu)可將現(xiàn)有的基板40整合于未來超細(xì)間距芯片封裝中。
其中圖11的半導(dǎo)體組件封裝結(jié)構(gòu)中高分子導(dǎo)電膜亦可為上述的第四、第六及第七具體實施例的高分子導(dǎo)電膜。基板40與芯片50之間借助第六及第七具體實施例的高分子導(dǎo)電膜做電性接合時，基板40與芯片50的電極41、51以外的部分以填膠的處理方式將其與高分子導(dǎo)電膜接著，以提高封裝強度。
圖12為使用第四具體實施例的高分子導(dǎo)電膜(參考圖4)供做基板40與芯片50之間的電性連接的半導(dǎo)體組件封裝結(jié)構(gòu)。其中，基板40與芯片50直接與第四具體實施例的高分子導(dǎo)電膜(參考圖4)以低溫低壓金屬接合方式接合，無需在高分子導(dǎo)電膜的兩側(cè)形成開孔，基板40與芯片50的電極41、51以外的部分也無需通過填膠處理將其與高分子導(dǎo)電膜接著。
圖13為使用第六具體實施例的高分子導(dǎo)電膜(參考圖6)供做基板40與芯片50之間的電性連接的半導(dǎo)體組件封裝結(jié)構(gòu)。其中，第六具體實施例的高分子導(dǎo)電膜的兩側(cè)均暴露導(dǎo)線的兩端，以供基板40與芯片50之間的電性接合。
圖14為使用第七具體實施例的高分子導(dǎo)電膜(參考圖7)供做基板40與芯片50之間的電性連接的半導(dǎo)體組件封裝結(jié)構(gòu)。其中，基板40的電極41與芯片50的電極51借助接觸第七具體實施例的高分子導(dǎo)電膜(參考圖7)兩側(cè)邊的導(dǎo)電組20所暴露的導(dǎo)線一端進行電性接合。
在半導(dǎo)體組件封裝結(jié)構(gòu)中，若以數(shù)個芯片做堆棧封裝時，也可使用數(shù)個上述的高分子導(dǎo)電膜作為芯片之間的電性連接。舉例來說，圖15為使用數(shù)個第一具體實施例的高分子導(dǎo)電膜(參考圖1)供做第一、第二及第三芯片60、70、80之間的電性連接，第一、第二及第三芯片60、70、80上均具有電路圖案及數(shù)個輸入/輸出間距較大的電極61、71、72、81，每個電極61、71、72、81均與對應(yīng)上述芯片上的電路圖案電性連接。在圖15所示的封裝結(jié)構(gòu)中，第一芯片60的電極61電性接觸第一高分子導(dǎo)電膜65的一側(cè)邊開孔內(nèi)的數(shù)條導(dǎo)線10的一端，而第二芯片70的一側(cè)邊的電極71電性接觸第一高分子導(dǎo)電膜65相對于第一芯片60的一側(cè)邊開孔內(nèi)的數(shù)條導(dǎo)線10的一端，以達到第一芯片60與第二芯片70通過第一高分子導(dǎo)電膜做電性連接。
接著，第二芯片70的另一側(cè)邊的電極72電性接觸第二高分子導(dǎo)電膜66的一側(cè)邊開孔內(nèi)的數(shù)條導(dǎo)線10的一端，且第三芯片80的電極81電性接觸第二高分子導(dǎo)電膜66相對于第二芯片70的一側(cè)邊開孔內(nèi)的數(shù)條導(dǎo)線10的一端，以達到第二芯片70與第三芯片80通過第二高分子導(dǎo)電膜做電性連接。圖15的半導(dǎo)體組件封裝是借助第一及第二高分子導(dǎo)電膜65、66的應(yīng)力緩沖特性，達到保護堆棧芯片及增強堆棧結(jié)構(gòu)的目的。
同理，圖15的半導(dǎo)體組件封裝結(jié)構(gòu)中的第一及第二高分子導(dǎo)電膜65、66也可為上述的第二、第三、第四、第五、第六及第七具體實施例的高分子導(dǎo)電膜中的任一種，如圖16(參考圖2)、圖17(參考圖3)、圖18(參考圖4)、圖19(參考圖5)、圖20(參考圖6)、圖21(參考圖7)。
其中，使用上述各種高分子導(dǎo)電膜作為圖15的半導(dǎo)體組件封裝結(jié)構(gòu)時，第一高分子導(dǎo)電膜65與第二高分子導(dǎo)電膜66的兩側(cè)均暴露出數(shù)條導(dǎo)線，以供芯片迭接(還是第一、第二及第三芯片60、70、80)時的電性連接，再通過填膠處理將其與高分子導(dǎo)電膜接著，可以提高封裝強度。但是，當(dāng)?shù)谝桓叻肿訉?dǎo)電膜65與第二高分子導(dǎo)電膜66使用第四具體實施例的高分子導(dǎo)電膜(參考圖4)作電性連接時，第一高分子導(dǎo)電膜65與第二高分子導(dǎo)電膜66的兩側(cè)無需暴露出數(shù)條導(dǎo)線，而是直接與迭接的芯片接合，也無需通過填膠處理將其與高分子導(dǎo)電膜接著。再有，第一高分子導(dǎo)電膜65與第二高分子導(dǎo)電膜66也可使用不同的高分子導(dǎo)電膜。
舉例來說，參考圖22，為使用第一具體實施例(也為圖15中的第一高分子導(dǎo)電膜)及第六具體實施例的高分子導(dǎo)電膜(也為圖15中的第二高分子導(dǎo)電膜)供做第一、第二及第三芯片60、70、80之間的電性連接。第一芯片、第二芯片及第三芯片60、70、80之間電性的連接均以低溫低壓金屬接合方式分別電性接觸于高分子導(dǎo)電膜的多條導(dǎo)線10的一端或兩端，從而達到芯片60、70、80之間的電性連接。再有，第二芯片70與第三芯片80為借助第六具體實施例的高分子導(dǎo)電膜做電性連接，故堆棧芯片時可解決芯片之間輸出/輸入端位置不同的問題。
但第一、第二及第三芯片60、70、80之間借助第二、第三、第六或第七具體實施例的高分子導(dǎo)電膜做電性接合時，第一、第二及第三芯片60、70、80之間的電極以外的部分以填膠處理方式將其與高分子導(dǎo)電膜接著，可以提高封裝強度。
當(dāng)然，本發(fā)明還可有其他多種實施例，在不背離本發(fā)明精神及其實質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護范圍。
權(quán)利要求
1.一種高分子導(dǎo)電膜結(jié)構(gòu)，其特征在于，包括有具有單一導(dǎo)電方向的一高分子導(dǎo)電膜本體，具有數(shù)條相互平行間隔的導(dǎo)線及填充于該數(shù)條導(dǎo)線間隙的一高分子材料，其中在該高分子導(dǎo)電膜本體的至少一側(cè)邊形成至少一開孔，數(shù)條導(dǎo)線的至少一端暴露于該開孔處。
2.根據(jù)權(quán)利要求1所述的高分子導(dǎo)電膜結(jié)構(gòu)，其特征在于，該高分子材料為熱固型高分子。
3.根據(jù)權(quán)利要求1所述的高分子導(dǎo)電膜結(jié)構(gòu)，其特征在于，該數(shù)條導(dǎo)線均為一納米導(dǎo)線。
4.一種高分子導(dǎo)電膜結(jié)構(gòu)，其特征在于，包括有具有單一導(dǎo)電方向的一高分子導(dǎo)電膜本體，具有數(shù)條相互平行間隔的導(dǎo)線及填充于該數(shù)條導(dǎo)線間隙的一高分子材料，其中該數(shù)條導(dǎo)線的至少一端暴露于該高分子導(dǎo)電膜本體的至少一側(cè)邊。
5.根據(jù)權(quán)利要求4所述的高分子導(dǎo)電膜結(jié)構(gòu)，其特征在于，該高分子材料為熱固型高分子。
6.根據(jù)權(quán)利要求4所述的高分子導(dǎo)電膜結(jié)構(gòu)，其特征在于，該數(shù)條導(dǎo)線均為一納米導(dǎo)線。
7.一種高分子導(dǎo)電膜結(jié)構(gòu)，其特征在于，包括有具有單一導(dǎo)電方向的一高分子導(dǎo)電膜本體，具有一組以上導(dǎo)線組及填充于該數(shù)條導(dǎo)線組間的一高分子材料，其中每一導(dǎo)線組均包含數(shù)條相互平行間隔的導(dǎo)線，而該數(shù)條導(dǎo)線組的至少一端暴露于該高分子導(dǎo)電膜本體的至少一側(cè)邊。
8.根據(jù)權(quán)利要求7所述的高分子導(dǎo)電膜結(jié)構(gòu)，其特征在于，該高分子材料為熱固型高分子。
9.根據(jù)權(quán)利要求7所述的高分子導(dǎo)電膜結(jié)構(gòu)，其特征在于，該數(shù)條導(dǎo)線均為一納米導(dǎo)線。
10.一種高分子導(dǎo)電膜結(jié)構(gòu)，其特征在于，包括有具有單一導(dǎo)電方向的一高分子導(dǎo)電膜本體，具有至少兩層相互間隔平行的數(shù)條導(dǎo)線、數(shù)個導(dǎo)電重布層及填充于該數(shù)條導(dǎo)線間隙的一高分子材料，其中數(shù)個導(dǎo)電重布層形成于每一層導(dǎo)線的接合面上沿該導(dǎo)電方向的一端。
11.根據(jù)權(quán)利要求10所述的高分子導(dǎo)電膜結(jié)構(gòu)，其特征在于，該高分子材料為熱固型高分子。
12.根據(jù)權(quán)利要求10所述的高分子導(dǎo)電膜結(jié)構(gòu)，其特征在于，該數(shù)條導(dǎo)線均為一納米導(dǎo)線。
13.一種高分子導(dǎo)電膜結(jié)構(gòu)，其特征在于，包括有具有單一導(dǎo)電方向的一高分子導(dǎo)電膜本體，具有至少兩層相互間隔平行的數(shù)條導(dǎo)線、數(shù)個導(dǎo)電重布層及填充于該數(shù)條導(dǎo)線間隙的一高分子材料，其中復(fù)數(shù)個導(dǎo)電重布層形成于每一層導(dǎo)線的接合面上沿該導(dǎo)電方向的一端，而在該高分子導(dǎo)電膜本體的至少一側(cè)邊形成至少一開孔，使數(shù)條導(dǎo)線的一端暴露于該開孔處。
14.根據(jù)權(quán)利要求13所述的高分子導(dǎo)電膜結(jié)構(gòu)，其特征在于，該高分子材料為熱固型高分子。
15.根據(jù)權(quán)利要求13所述的高分子導(dǎo)電膜結(jié)構(gòu)，其特征在于，該數(shù)條導(dǎo)線均為一納米導(dǎo)線。
16.一種高分子導(dǎo)電膜結(jié)構(gòu)，其特征在于，包括有具有單一導(dǎo)電方向的一高分子導(dǎo)電膜本體，具有至少兩層相互間隔平行的數(shù)條導(dǎo)線、數(shù)個導(dǎo)電重布層及填充于該數(shù)條導(dǎo)線間隙的一高分子材料，其中數(shù)個導(dǎo)電重布層形成于每一層導(dǎo)線的接合面上沿該導(dǎo)電方向的一端，且數(shù)條導(dǎo)線的一端暴露于該高分子導(dǎo)電膜本體的至少一側(cè)邊。
17.根據(jù)權(quán)利要求16所述的高分子導(dǎo)電膜結(jié)構(gòu)，其特征在于，該高分子材料為熱固型高分子。
18.根據(jù)權(quán)利要求16所述的高分子導(dǎo)電膜結(jié)構(gòu)，其特征在于，該數(shù)條導(dǎo)線均為一納米導(dǎo)線。
19.一種高分子導(dǎo)電膜結(jié)構(gòu)，其特征在于，包括有具有單一導(dǎo)電方向的一高分子導(dǎo)電膜本體，具有至少兩層且一個以上的導(dǎo)線組、數(shù)個導(dǎo)電重布層及填充于該數(shù)條導(dǎo)線間隙的一高分子材料，其中該數(shù)條導(dǎo)線組均包含數(shù)條相互平行間隔的導(dǎo)線，且至少一導(dǎo)線組的一端暴露于該高分子導(dǎo)電膜本體的至少一側(cè)邊，數(shù)個導(dǎo)電重布層形成于每一層導(dǎo)線組的接合面上沿該導(dǎo)電方向的一端。
20.根據(jù)權(quán)利要求19所述的高分子導(dǎo)電膜結(jié)構(gòu)，其特征在于，該高分子材料為熱固型高分子。
21.根據(jù)權(quán)利要求19所述的高分子導(dǎo)電膜結(jié)構(gòu)，其特征在于，該數(shù)條導(dǎo)線均為一納米導(dǎo)線。
22.一種半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，包括有一基板，該基板具有一電路圖案及數(shù)個第一焊墊，該數(shù)個第一焊墊與該電路圖案電性連接；一高分子導(dǎo)電膜，具有數(shù)條相互間隔平行的導(dǎo)線及填充于該數(shù)條導(dǎo)線間隙的一高分子材料，并使該高分子導(dǎo)電膜的兩側(cè)邊暴露一條以上導(dǎo)線，且該數(shù)條導(dǎo)線的一端接觸該數(shù)個第一焊墊；及一芯片，置放于該高分子導(dǎo)電膜相對于該基板的一側(cè)，且該芯片具有數(shù)個第二焊墊，該數(shù)個第二焊墊接觸該高分子導(dǎo)電膜的該數(shù)條導(dǎo)線的另一端，使該基板與該芯片借助該高分子導(dǎo)電膜產(chǎn)生電性連接。
23.根據(jù)權(quán)利要求22所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該高分子材料為一熱固型高分子。
24.根據(jù)權(quán)利要求22所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該高分子導(dǎo)電膜具有單一導(dǎo)電方向。
25.根據(jù)權(quán)利要求22所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該高分子導(dǎo)電膜的兩側(cè)邊形成至少一開孔，而數(shù)條導(dǎo)線的至少一端暴露于該開孔處。
26.根據(jù)權(quán)利要求22所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該數(shù)條導(dǎo)線的兩端暴露于該高分子導(dǎo)電膜的兩側(cè)邊。
27.根據(jù)權(quán)利要求22所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該數(shù)條相互間隔平行的導(dǎo)線形成一組以上的導(dǎo)線組。
28.根據(jù)權(quán)利要求27所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該數(shù)條導(dǎo)線組的至少一端暴露于該高分子導(dǎo)電膜的至少一側(cè)邊。
29.根據(jù)權(quán)利要求22所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該高分子導(dǎo)電膜具有至少兩層的數(shù)條相互間隔平行的導(dǎo)線。
30.根據(jù)權(quán)利要求29所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該高分子導(dǎo)電膜具有數(shù)個導(dǎo)電重布層，且該數(shù)個導(dǎo)電重布層形成于每一層導(dǎo)線的接合面上沿該導(dǎo)電方向的一端。
31.根據(jù)權(quán)利要求30所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該高分子導(dǎo)電膜的兩側(cè)邊形成至少一開孔，且數(shù)條導(dǎo)線的一端暴露于該開孔處。
32.根據(jù)權(quán)利要求30所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該高分子導(dǎo)電膜的兩側(cè)邊暴露數(shù)條導(dǎo)線的兩端。
33.根據(jù)權(quán)利要求30所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該數(shù)條相互平行的導(dǎo)線形成一個以上的導(dǎo)線組。
34.根據(jù)權(quán)利要求33所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該數(shù)條導(dǎo)線組的至少一端暴露于該高分子導(dǎo)電膜的兩側(cè)邊。
35.一種半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，包括有一第一及一第二高分子導(dǎo)電膜，該高分子導(dǎo)電膜具有數(shù)條相互間隔平行的導(dǎo)線及填充于該數(shù)條導(dǎo)線間隙的一高分子材料；及一第一、一第二及一第三芯片，該芯片具有一電路圖案及數(shù)個焊墊，該數(shù)個焊墊連接該電路圖案，且該第一芯片的該數(shù)個焊墊接觸該第一高分子導(dǎo)電膜的數(shù)條導(dǎo)線；該第一高分子導(dǎo)電膜相對于該第一芯片的一側(cè)的數(shù)條導(dǎo)線接觸該第二芯片的一側(cè)的該數(shù)個焊墊，該第二芯片的另一側(cè)的該數(shù)個焊墊接觸該第二高分子導(dǎo)電膜的數(shù)條導(dǎo)線，該第二高分子導(dǎo)電膜相對于該第二芯片的一側(cè)的數(shù)條導(dǎo)線接觸該第三芯片的該數(shù)個焊墊，使該第一、該第二及該第三芯借助該第一及該第二高分子導(dǎo)電膜產(chǎn)生電性連接。
36.根據(jù)權(quán)利要求35所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該高分子材料為一熱固型高分子。
37.根據(jù)權(quán)利要求35所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該高分子導(dǎo)電膜具有單一導(dǎo)電方向。
38.根據(jù)權(quán)利要求35所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該第一高分子導(dǎo)電膜的兩側(cè)邊形成至少一開孔，且數(shù)條導(dǎo)線的至少一端暴露于該開孔處。
39.根據(jù)權(quán)利要求35所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該第二高分子導(dǎo)電膜的兩側(cè)邊形成至少一開孔，且數(shù)條導(dǎo)線的至少一端暴露于該開孔處。
40.根據(jù)權(quán)利要求35所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該第一高分子導(dǎo)電膜的兩側(cè)邊暴露該數(shù)條導(dǎo)線的兩端。
41.根據(jù)權(quán)利要求35所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該第二高分子導(dǎo)電膜的兩側(cè)邊暴露該數(shù)條導(dǎo)線的兩端。
42.根據(jù)權(quán)利要求35所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該數(shù)條相互間隔平行的導(dǎo)線形成一組以上的導(dǎo)線組。
43.根據(jù)權(quán)利要求42所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該數(shù)條導(dǎo)線組的兩端暴露于該第一高分子導(dǎo)電膜的兩側(cè)邊。
44.根據(jù)權(quán)利要求42所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該數(shù)條導(dǎo)線組的兩端暴露于該第二高分子導(dǎo)電膜的兩側(cè)邊。
45.根據(jù)權(quán)利要求35所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該第一高分子導(dǎo)電膜具有至少兩層的數(shù)條相互間隔平行的導(dǎo)線。
46.根據(jù)權(quán)利要求45所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該第一高分子導(dǎo)電膜具有數(shù)個導(dǎo)電重布層，且該數(shù)個導(dǎo)電重布層形成于每一層導(dǎo)線的接合面上沿該導(dǎo)電方向的一端。
47.根據(jù)權(quán)利要求46所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該第一高分子導(dǎo)電膜的兩側(cè)邊形成至少一開孔，且數(shù)條導(dǎo)線的一端暴露于該開孔處。
48.根據(jù)權(quán)利要求46所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該第一高分子導(dǎo)電膜的兩側(cè)邊暴露數(shù)條導(dǎo)線的兩端。
49.根據(jù)權(quán)利要求46所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該第一高分子導(dǎo)電膜中該兩層相互間隔平行的該數(shù)條導(dǎo)線形成一組以上的導(dǎo)線組。
50.根據(jù)權(quán)利要求49所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該第一高分子導(dǎo)電膜的兩側(cè)邊暴露該數(shù)條導(dǎo)線組的至少一端。
51.根據(jù)權(quán)利要求35所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該第二高分子導(dǎo)電膜具有至少兩層的數(shù)條相互間隔平行的導(dǎo)線。
52.根據(jù)權(quán)利要求51所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該第二高分子導(dǎo)電膜具有數(shù)個導(dǎo)電重布層，且該數(shù)個導(dǎo)電重布層形成于每一層導(dǎo)線的接合面上沿該導(dǎo)電方向的一端。
53.根據(jù)權(quán)利要求52所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該第二高分子導(dǎo)電膜的兩側(cè)邊形成至少一開孔，且數(shù)條導(dǎo)線的一端暴露于該開孔處。
54.根據(jù)權(quán)利要求52所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該第二高分子導(dǎo)電膜的兩側(cè)邊暴露數(shù)條導(dǎo)線的兩端。
55.根據(jù)權(quán)利要求52所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該第二高分子導(dǎo)電膜具有的該兩層相互間隔平行的該數(shù)條導(dǎo)線形成一組以上的導(dǎo)線組。
56.根據(jù)權(quán)利要求55所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，該第二高分子導(dǎo)電膜的兩側(cè)邊暴露該數(shù)條導(dǎo)線組的至少一端。
全文摘要
本發(fā)明公開了一種高分子導(dǎo)電膜結(jié)構(gòu)及其半導(dǎo)體組件封裝結(jié)構(gòu)，是以高分子與納米導(dǎo)線構(gòu)成的復(fù)合導(dǎo)電膜結(jié)構(gòu)，使芯片通過高分子導(dǎo)電膜的數(shù)條納米導(dǎo)線以低溫低壓金屬接合方式與另一芯片電性連接，達到低接點阻抗的接合；且本發(fā)明的導(dǎo)電膜提供單一導(dǎo)電方向及多層相互間隔平行的數(shù)條導(dǎo)線，可應(yīng)用于極小間距的芯片與芯片之間的電性連接。
文檔編號H01L25/065GK1971896SQ20051012400
公開日2007年5月30日 申請日期2005年11月23日 優(yōu)先權(quán)日2005年11月23日
發(fā)明者汪若蕙, 陳有志 申請人:財團法人工業(yè)技術(shù)研究院