專利名稱：非易失性存儲單元、這種存儲單元的陣列及制造方法
技術領域：
本發(fā)明涉及一種在半導體襯底的溝槽內制造的非易失性浮置柵存儲單元，一種這種單元的陣列以及一種制造方法，其中所述溝槽的第一部分比第二部分深。
背景技術：
在本領域中，每一個都具有浮置柵的非易失性存儲單元是眾所周知的，其中所述浮置柵用于在其上存儲電荷以控制半導電材料的襯底內的溝道內的電流傳導。一般，這種單元已在沿水平面具有基本平的表面的半導體材料中制造出。然而，現(xiàn)有技術也公開了在柱狀物內采用垂直關系方式來制造這種單元，這些單元在垂直位置是間隙，參見例如，U.S.專利No.6,633,057；6,235,583；6,157,061；5,999,453；5,616,511；和5,567,637。另外，參見Fumihiko Hayashi和JamesD.Plummer在1999年的關于超大規(guī)模集成電路工藝分類技術論文的論文集(Symposium on VLSI Technology Digest of Technical Papers)中發(fā)表的題為“具有3-D柱狀結構的自對準分裂柵閃存EEPROM單元(ASelf-Aligned Split-Gate Flash EEPROM Cell With 3-D PillarStructure)”的論文的87頁和88頁。上述Hayashi和Plummer的論文公開了一種存儲單元，其中溝道硅柱被浮置柵和控制柵環(huán)繞。
在現(xiàn)有技術中，使用用于在其上存儲電荷的浮置柵的非易失性存儲單元不是屬于疊層柵型就是屬于分裂柵型。在疊層柵型的情況下，控制柵與浮置柵對準并控制存儲單元的整個溝道區(qū)。在分裂柵型的情況下，控制柵具有至少一部分與浮置柵相鄰并控制溝道區(qū)的一部分，而浮置柵控制溝道區(qū)的另一部分。
到現(xiàn)在為止，沒有參考文獻公開形成分裂柵型非易失性存儲單元，其中該單元是在第一部分比第二部分深的溝槽內制造的。
因此，本發(fā)明的目的是解決上述和其它困難。

發(fā)明內容
因此，在本發(fā)明中，非易失性存儲單元包括基本單晶半導電材料的襯底，該襯底具有第一導電類型和表面。溝槽位于該表面內并延伸進入襯底至第一深度并至比第一深度深的第二深度。該溝槽具有沿溝槽延伸到第一深度的第一側壁、和沿溝槽從第一深度延伸到第二深度的第二側壁、以及底部。第二導電類型的第一區(qū)沿溝槽的底部位于襯底內。第二導電類型的第二區(qū)沿溝槽的表面位于襯底內。在第一區(qū)和第二區(qū)之間的襯底內形成溝道區(qū)，該溝道區(qū)具有第一部分和第二部分。溝道區(qū)的第一部分位于表面和第一深度之間并沿第一側壁。溝道區(qū)的第二部分位于第一深度和第二深度之間并沿第二側壁?？刂茤艔囊r底表面延伸進入溝槽至第二深度并與底部絕緣。該控制柵與溝槽的第二側壁相鄰并與其絕緣。在溝道區(qū)的第一部分和控制柵之間浮置柵與溝槽的第一側壁相鄰并與其絕緣。
本發(fā)明還涉及一種上述非易失性存儲單元的陣列。最后，本發(fā)明涉及一種制造非易失性存儲單元的陣列的方法。


圖1A-1K是示出形成本發(fā)明的非易失性存儲單元和陣列的方法的截面圖和沿圖2所示的線A-A的截面圖。
圖1L-1N是形成本發(fā)明的非易失性存儲陣列的方法的截面圖和沿圖2所示的線B-B的截面圖。
圖2是本發(fā)明的非易失性存儲單元的陣列的頂視圖。
具體實施例方式
參考圖1A，此處示出在制造本發(fā)明的非易失性存儲單元和陣列的過程中的第一步的截面圖。已完成的本發(fā)明的非易失性存儲單元和陣列的截面圖在圖1K中示出，同時這種非易失性存儲單元的陣列的頂視圖在圖2中示出。
在用于形成本發(fā)明的非易失性存儲單元和陣列的本發(fā)明的方法的第一步中，例如硅的基本單晶半導體襯底10被示出。該襯底10具有第一導電類型，優(yōu)選P-型。它具有水平表面11。在表面11上淀積氧化硅或二氧化硅第一層12。一般，二氧化硅層12通過熱氧化或被淀積的氧化物形成，從而產生厚度為約200埃的層。應當注意，此處所描述的本工藝是用于90nm工藝的。然而，本發(fā)明不限于此并可用于需要使用的不同集成規(guī)模、不同尺寸。在形成二氧化硅層12后，進行通過二氧化硅層12進入襯底10內的一次注入或多次注入。上述結果是在襯底10的整個表面11之下形成N-型區(qū)20。所得到的結構在圖1A中示出。
在二氧化硅層12上淀積氮化硅層14。該氮化硅14可通過化學氣相淀積(CVD)形成，從而產生厚度為500埃的厚氮化硅14。接著，在氮化硅層14上淀積光致抗蝕劑層16。掩蔽光致抗蝕劑材料16并從光致抗蝕劑材料16侵蝕掉一些部分。所得到的結構在圖1B中示出。
光致抗蝕劑16內的開口用作掩膜以通過氮化硅14和二氧化硅12侵蝕(即各向異性刻蝕)到襯底10上。所得到的結構在圖1C中示出。
在襯底10的表面11被暴露的情況下，襯底10被各向異性刻蝕以形成溝槽22。該溝槽22被刻蝕到約90納米的第一深度R。所得到的結構在圖1D中示出。
接著，去除光致抗蝕劑材料16。在通過將該結構暴露在氧化環(huán)境下以氧化襯底10內的溝槽22內的暴露的硅而形成高質量柵氧化物之前，可形成并去除任選的、可任意處理的襯墊氧化物層(1iner oxidelayer)。氧化暴露的硅襯底10的暴露的結果會形成約80埃的二氧化硅層24。這可通過熱氧化完成。所得到的結構在圖1E中示出。
接著，在圖1E所示的結構上淀積多晶硅26。多晶硅被淀積在氮化硅14上的各處并沿溝槽22的側壁和底壁被淀積在溝槽22內的各處。多晶硅26可以是300埃厚的層。所得到的結構在圖1F中示出。
接著，圖1F中的結構被各向異性刻蝕，結果在每個溝槽22內沿其側壁形成沿溝槽22的底部互相隔開的多晶硅隔離層。所得到的結構在圖1G中示出。多晶硅隔離層26的形成會產生靠近溝槽22的頂部的尖端27a。另外，通過添加各向同性刻蝕成分，在溝槽22的底部處也可形成尖端27b。此外，其它眾所周知的氧化多晶硅隔離層26的方法可增強溝槽22的頂部或底部處的尖端27(a或b)。
接著，在圖1G所示的結構上淀積另一二氧化硅層28，該二氧化硅層覆蓋氮化硅14并進入溝槽22內覆蓋多晶硅隔離層26而且沿溝槽22的底部。二氧化硅層28厚約300埃。這可通過CVD淀積完成。接著，二氧化硅層28被各向異性刻蝕從而形成二氧化硅隔離層28，該二氧化硅隔離層覆蓋多晶硅隔離層26但還沿每個溝槽22的底壁互相隔開，從而形成開口23。在溝槽22的底部上形成的開口23為大約70納米。由于各向異性刻蝕二氧化硅28以形成隔離層的緣故，因此沿每個溝槽的底部的但在二氧化硅隔離層28之間的二氧化硅24也被刻蝕。因而，每個開口23沿每個溝槽22的底壁直接暴露硅襯底10。所得到的結構在圖1H中示出。
在每個溝槽22內使用二氧化硅隔離層28作為掩模，并用氮化硅14覆蓋襯底10的表面11，對圖1H所示的結構進行各向異性硅刻蝕，該各向異性硅刻蝕會進一步在每個溝槽22內侵蝕直到第二深度S。第二深度S比第一深度R深。第二深度S從第一溝槽22的底壁延伸到第一深度R下面的90納米的位置。所得到的結構在圖1I中示出。
接著，在圖1I所示的結構上淀積另一二氧化硅層36。這會沿表面、沿二氧化硅隔離層28以及沿第二溝槽30的側壁和底壁覆蓋氮化硅14。二氧化硅層36的厚度為約120埃并最終形成用于控制柵的柵氧化物區(qū)。在形成二氧化硅層36后，在結構內進行離子注入從而形成N型導電32的第二區(qū)32，該第二區(qū)是沿第二溝槽30的底壁的。所得到的結構在圖1J中示出。
接著，多晶硅40被淀積到各處并覆蓋圖1J所示的整個結構包括進入第一溝槽22和在其中形成的第二溝槽30內。多晶硅40借助二氧化硅層36與襯底10絕緣。所得到的結構在圖1K中示出。圖1K所示的結構是已完成的非易失性存儲單元的截面圖，并且是沿圖2所示的截面方向沿線A-A得到的。雖然沿x方向或沿行方向所示的每個單元被完成，但它們沿y方向還是互相連接的。因而，需要進一步的工藝步驟以使沿Y方向的每一行互相“斷開”。這可通過下文所述的如圖1L～1N所示出和所解釋的工藝步驟來完成。
參考圖1L，此處示出沿圖2所示的線B-B的截面圖。接著，掩蔽多晶硅40并沿Y方向侵蝕。多晶硅40被各向異性刻蝕直到氮化硅14為止。所得到的結構在圖1L中示出，其中多晶硅40被部分地從溝槽22和第二溝槽30去除。
接著，對圖1L所示的結構進行各向異性二氧化硅刻蝕從而去除二氧化硅層36的暴露部分和二氧化硅隔離層28。所得到的結構在圖1M中示出。
接著，對圖1M所示的結構進行各向異性多晶硅刻蝕直到溝槽22和第二溝槽30內剩余的多晶硅40以及溝槽22內剩余的多晶硅隔離層26被去除為止。所得到的結構在圖1N中示出。接著，圖1N所示的溝槽22和第二溝槽30內的“空隙”可被填充絕緣材料，由此中斷了沿行方向的單元內的連續(xù)性。所得到的結構是非易失性存儲單元的陣列。
本發(fā)明的單元和存儲陣列的操作如下所述。
為給所選單元編程，所選控制柵多晶硅40接收約1.2伏，所選共源區(qū)20接收約7伏，以及所選漏區(qū)32接收約0.5伏。這會接通在溝槽較深的部分內的控制柵溝道區(qū)。電子從漏區(qū)32經過溝道區(qū)到達源區(qū)20，并被注入到浮置柵26上。未選擇的漏區(qū)32被供給比施加到所選控制柵多晶硅40的電壓高的電壓以便關斷相關的未選擇的溝道并防止電子從未選擇的漏區(qū)32橫越到所選源區(qū)20。這可以為大約1.5伏。所有其它未選擇的源區(qū)20處于浮置狀態(tài)或處于地電位。
為擦除所選單元，所選控制柵多晶硅40接收約10伏，并且所有其它節(jié)點都處于地電位。浮置柵26上的電子從浮置柵26隧穿到控制柵多晶硅40上。由于擦除是按扇區(qū)進行的，因此具有相同控制柵多晶硅40的相同行內的所有單元可被同時擦除。
為讀取所選單元，所選控制柵多晶硅40接收近全供電電壓(約1伏)，共源區(qū)20接地并且所選漏區(qū)32接收約1伏。如果浮置柵26沒有用電子編程，那么電子將從共源區(qū)20流到所選漏區(qū)32。如果浮置柵26用電子編程，那么電流不會在該所選單元內流動。未選擇的漏區(qū)32保持處于地電位。因而，對未選擇的單元來說，在未選擇的漏區(qū)32和未選擇的源區(qū)20之間沒有電流可以流動。所有其它未選擇的源區(qū)20也都處于地電位。
權利要求
1.一種非易失性存儲單元，包括襯底，其由基本單晶半導電材料構成，具有第一導電類型并具有表面；溝槽，其在所述表面內延伸進入所述襯底至第一深度并至比所述第一深度深的第二深度；所述溝槽具有沿所述溝槽延伸到所述第一深度的第一側壁，和沿所述溝槽從所述第一深度延伸到所述第二深度的第二側壁，以及沿所述溝槽的底部的底壁，所述襯底內具有第二導電類型的第一區(qū)，沿所述溝槽的所述底部；所述襯底內具有所述第二導電類型的第二區(qū)，沿所述溝槽的所述表面；溝道區(qū)，其位于所述第一區(qū)和所述第二區(qū)之間的所述襯底內，所述溝道區(qū)具有第一部分和第二部分，其中所述第一部分位于所述表面和所述第一深度之間并沿所述第一側壁，以及其中所述第二部分位于所述第一深度和所述第二深度之間并沿所述第二側壁；控制柵，其從所述襯底的所述表面延伸進入所述溝槽至所述第二深度，并與所述底部絕緣；所述控制柵與所述溝槽的所述第二側壁相鄰并與其絕緣；浮置柵，其位于所述溝槽區(qū)的所述第一部分和所述控制柵之間并與所述溝槽的所述第一側壁相鄰并與其絕緣。
2.如權利要求1的單元，其中所述襯底是單晶硅。
3.如權利要求2的單元，其中所述表面基本是平面。
4.如權利要求3的單元，其中所述浮置柵進一步包括靠近所述第一深度并指向所述控制柵的尖端，以及其中所述尖端借助第一絕緣材料與所述控制柵絕緣。
5.如權利要求4的單元，其中所述第一絕緣材料允許電荷從所述尖端到所述控制柵的Fowler-Nordheim隧穿。
6.如權利要求5的單元，其中所述控制柵借助二氧化硅第一層與所述溝道區(qū)的所述第二部分絕緣。
7.如權利要求6的單元，其中所述浮置柵借助二氧化硅第二層與所述溝道區(qū)的所述第一部分絕緣，并借助二氧化硅第三層與所述控制柵絕緣。
8.一種非易失性存儲單元的陣列，包括襯底，其由基本單晶半導電材料構成，具有第一導電類型并具有表面；多個隔開的溝槽，其互相基本平行，并在第一方向延伸，每個所述溝槽從所述表面延伸進入所述襯底至第一深度并至比所述第一深度深的第二深度；每個所述溝槽具有延伸到所述第一深度的第一側壁，和從所述第一深度延伸到所述第二深度的第二側壁，以及底壁，所述襯底內具有第二導電類型的第一區(qū)，沿每個所述溝槽的所述底壁，在所述第一方向延伸；所述襯底內具有所述第二導電類型的第二區(qū)，沿所述溝槽的所述表面，在每一對相鄰溝槽之間，并在所述第一方向延伸；溝道區(qū)，其位于每個溝槽的所述第一區(qū)和所述第二區(qū)之間的所述襯底內，所述溝道區(qū)具有第一部分和第二部分，其中所述第一部分位于所述表面和所述第一深度之間并沿所述第一側壁，以及其中所述第二部分位于所述第一深度和所述第二深度之間并沿所述第二側壁；多個隔開的控制柵，每個控制柵在與所述第一方向基本垂直的第二方向延伸，每個控制柵從所述襯底的所述表面延伸進入所述溝槽至所述第二深度，并與所述底壁絕緣；所述控制柵與所述溝道區(qū)的所述第二部分相鄰并與其絕緣；以及多個浮置柵，每個浮置柵位于所述第一部分和控制柵之間，與每個溝道區(qū)的所述第一部分相鄰并與其絕緣。
9.如權利要求8的陣列，其中所述襯底是單晶硅。
10.如權利要求9的陣列，其中所述表面基本是平面。
11.如權利要求10的陣列，其中所述浮置柵進一步包括靠近所述第一深度并指向所述控制柵的尖端，并且其中所述尖端借助第一絕緣材料與所述控制柵絕緣。
12.如權利要求11的陣列，其中所述第一絕緣材料允許電荷從所述尖端到所述控制柵的Fowler-Nordheim隧穿。
13.如權利要求12的陣列，其中所述控制柵借助二氧化硅第一層與所述溝道的所述第二部分絕緣。
14.如權利要求13的陣列，其中所述浮置柵借助二氧化硅第二層與所述溝道的所述第一部分絕緣，并借助二氧化硅第三層與所述控制柵絕緣。
15.如權利要求8的陣列，進一步包括在在所述第二方向延伸的每個控制柵之間的并填充每個所述溝槽的絕緣材料。
16.一種在具有平的第一導電類型的表面的第一導電性的半導體襯底內制造非易失性存儲單元的陣列的方法，所述方法包括沿所述平的表面形成第二導電類型的第一區(qū)；形成多個在所述第一方向延伸的隔開的溝槽，每個溝槽從平的表面延伸進入襯底至第一深度，并具有第一側壁和第一底壁；形成多個浮置柵，在每個溝槽內，每個浮置柵與每個第一側壁相鄰并與其絕緣，并且沿所述第一底壁互相隔開，將每個溝槽在每個溝槽內在一對浮置柵之間從所述第一底壁延伸到比所述第一深度深的第二深度，由此形成在所述第一深度和所述第二深度之間具有第二側壁并到達第二底壁的第二溝槽；在所述襯底內沿所述第二底壁形成第二導電類型的第二區(qū)，每個第二區(qū)在所述第一方向延伸；形成字線，該字線在與所述第一方向基本垂直的所述第二方向延伸，并進入每個溝槽內延伸到所述第二底壁；所述字線與所述第二側壁和所述底壁相鄰并與其絕緣；并且與每個浮置柵相鄰并與其絕緣；掩蔽所述字線以形成多個隔開的字線，每個字線在與所述第一方向基本垂直的第二方向延伸，在每對相鄰隔開的字線之間形成侵蝕區(qū)；從延伸到所述第一深度的所述溝槽內的每個所述侵蝕區(qū)去除所述浮置柵；從延伸到所述第二深度的所述溝槽內的每個所述侵蝕區(qū)去除所述控制柵；以及用絕緣材料填充每個所述侵蝕區(qū)。
17.如權利要求16的方法，其中所述形成多個隔開的溝槽的步驟進一步包括形成與所述第一側壁相鄰的多晶硅隔離層。
18.如權利要求16的方法，其中所述形成多個隔開的溝槽的步驟也形成多個隔開的第一區(qū)，每一個沿所述平的表面在所述第一方向延伸。
全文摘要
在具有第一導電類型和表面的單晶半導電材料襯底內制造非易失性存儲單元。溝槽位于表面內并延伸進入襯底至第一深度并至比第一深度深的第二深度。該溝槽具有沿溝槽延伸到第一深度的第一側壁，和沿溝槽從第一深度延伸到第二深度的第二側壁，以及沿溝槽底部的底壁。第二導電類型的第一區(qū)位于襯底內并沿溝槽的底部。第二導電類型的第二區(qū)位于襯底內并沿溝槽的表面。溝道區(qū)位于第一區(qū)和第二區(qū)之間的襯底內。控制柵從襯底的表面延伸進入溝槽至第二深度，并與底部絕緣。該控制柵與溝槽的第二側壁相鄰并與其絕緣。浮置柵位于溝槽的第一側壁和控制柵之間，與溝槽的第一側壁相鄰并與其絕緣。
文檔編號H01L21/8239GK1773728SQ20051011361
公開日2006年5月17日 申請日期2005年10月12日 優(yōu)先權日2004年10月12日
發(fā)明者S·基亞尼安, A·萊維 申請人:硅存儲技術公司