專利名稱：耐磨耗介電層的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種制作介電層的方法，特別是涉及一種利用高頻-低頻等離子體交錯(cuò)方式進(jìn)行等離子體輔助化學(xué)氣相沉積工藝，以制作耐磨耗介電層的方法。
背景技術(shù)：
于半導(dǎo)體元件與微機(jī)電元件的制作上，介電層主要用以提供絕緣與保護(hù)等功能，因此隨著用途不同，介電層的選擇必須考慮到介電常數(shù)的大小、結(jié)構(gòu)強(qiáng)度以及介電層本身與其它材料的應(yīng)力問題等。一般常作為介電層的材料主要包括氧化硅與氮化硅等，其中氧化硅由于介電常數(shù)較高，且氧化硅與半導(dǎo)體材料-(例如硅基底)之間的應(yīng)力較小，因此常用作強(qiáng)調(diào)介電特性的柵極介電層的材料，而另一方面，氮化硅由于本身材料結(jié)構(gòu)較致密，常用作為半導(dǎo)體元件與微機(jī)電元件的保護(hù)層之用，因此對(duì)于耐磨性與親水性的要求亦較高。
然而由于氮化硅與半導(dǎo)體材料的應(yīng)力較高，因此利用沉積工藝制作的氮化硅層的厚度具有一定的限制，否則極易產(chǎn)生龜裂(crack)或剝落(peeling)等問題。一般而言，氮化硅層的厚度一旦大于數(shù)微米以上，其應(yīng)力即高于1000MPa，因此一般氮化硅層的厚度均低于1微米。
由于氮化硅層的高應(yīng)力問題為氮化硅沉積工藝中亟待克服的問題，鑒于此，申請(qǐng)人根據(jù)多年半導(dǎo)體工藝的經(jīng)驗(yàn)，擬提供一種耐磨耗介電層的制作方法，以有效降低介電層的應(yīng)力，并同時(shí)增加介電層的耐磨性與親水性。

發(fā)明內(nèi)容
因此，本發(fā)明的主要目的在提供一種制作耐磨耗介電層的方法，以克服現(xiàn)有技術(shù)無(wú)法解決的難題。
根據(jù)本發(fā)明的權(quán)利要求，為一種耐磨耗介電層的制作方法，包括下列步驟。首先提供一基底，該基底包括多個(gè)元件，以及多個(gè)連接墊設(shè)置于該基底的表面并與這些元件電連接。接著至少進(jìn)行一等離子體輔助化學(xué)氣相沉積(plasma enhanced chemical vapor deposition，PECVD)工藝，以于該基底的表面沉積一介電層，且該等離子體輔助化學(xué)氣相沉積工藝?yán)靡桓哳l-低頻等離子體交錯(cuò)方式進(jìn)行。最后于該介電層的表面形成一屏蔽圖案，并進(jìn)行一各向異性蝕刻工藝，以于該介電層中形成多個(gè)對(duì)應(yīng)于這些連接墊的開口，這些開口曝露出這些連接墊，且各開口的側(cè)壁呈向外傾斜狀。
由于本發(fā)明利用高頻-低頻等離子體交錯(cuò)方式進(jìn)行等離子體輔助化學(xué)氣相沉積工藝，因此沉積出高硬度與低應(yīng)力的介電層。同時(shí)更進(jìn)一步于介電層中形成具有向外傾斜側(cè)壁的開口，藉以提升后續(xù)擴(kuò)散阻絕層與晶種層的階梯覆蓋性，進(jìn)而制作出結(jié)構(gòu)良好的覆晶凸塊，故可有效提升后續(xù)封裝工藝的成品率與可靠性。
為了進(jìn)一步了解本發(fā)明的特征及技術(shù)內(nèi)容，請(qǐng)參閱以下有關(guān)本發(fā)明的詳細(xì)說明與附圖。然而附圖僅供參考與輔助說明用，并非用來(lái)對(duì)本發(fā)明加以限制。


圖1至圖8為本發(fā)明的一優(yōu)選實(shí)施例耐磨耗介電層的制作方法的示意圖。
簡(jiǎn)單符號(hào)說明10基底12元件14連接墊 16插塞18表面介電層 20第一氧化硅層22氮化硅層24第二氧化硅層26屏蔽圖案28開口30凸塊底層金屬層 32擴(kuò)散阻絕層34晶種層 36屏蔽圖案38覆晶凸塊具體實(shí)施方式
請(qǐng)參考圖1至圖8。圖1至圖8為本發(fā)明的一優(yōu)選實(shí)施例耐磨耗介電層的制作方法的示意圖。如圖1所示，首先提供一基底10，且基底10包括多個(gè)元件12，以及多個(gè)連接墊14設(shè)置于基底10的表面，并分別利用一插塞16與元件12電連接，其中元件12為半導(dǎo)體元件或微機(jī)電元件等。此外，基底10的表面還包括一表面介電層18。接著對(duì)表面介電層18進(jìn)行一表面處理工藝，以去除表面介電層18上附著的有機(jī)污染物與微粒等，同時(shí)增加表面介電層18與后續(xù)形成的介電層(圖未示)之間的附著力。于本實(shí)施例中，表面處理工藝包括下列步驟(一)進(jìn)行一清洗工藝，初步去除表面介電層18上的有機(jī)污染物與微粒；(二)進(jìn)行一等離子體清洗(plasma cleaning)工藝，進(jìn)一步去除有機(jī)污染物；(三)進(jìn)行一等離子體蝕刻(plasma etching)工藝，增加表面介電層18的表面潔凈度與表面粗糙度；以及(四)進(jìn)行一等離子體表面處理(plasma surface treatment)工藝，提升表面介電層18的活性，以增加后續(xù)介電層的附著性。
如圖2所示，進(jìn)行一沉積工藝，以于表面介電層18與連接墊14的表面形成一第一氧化硅層20，其中第一氧化硅層20為一應(yīng)力緩沖層。如圖3所示，接著進(jìn)行一等離子體輔助化學(xué)氣相沉積(plasma enhanced chemical vapordeposition，PECVD)工藝，以于第一氧化硅層20的表面沉積一氮化硅層22，其中等離子體輔助化學(xué)氣相沉積工藝?yán)靡桓哳l-低頻等離子體交錯(cuò)方式進(jìn)行，且于本實(shí)施例中，等離子體輔助化學(xué)氣相沉積工藝的高頻等離子體的頻率為13.56MHz，而低頻等離子體的頻率則介于150至400KHz之間。藉由高頻-低頻等離子體交錯(cuò)方式所形成的氮化硅層22由于含氫量較少，在厚度達(dá)到2至3微米以上的情況下，其應(yīng)力仍可維持于100MPa之下，同時(shí)并具有高硬度與耐磨耗的特性。此外，為增加親水性，可依需要于氮化硅層22的表面再形成一第二氧化硅層24，其中第二氧化硅層24可利用沉積、涂布或浸泡等方式形成。
本發(fā)明的方法于利用高頻-低頻等離子體交錯(cuò)方式進(jìn)行等離子體輔助化學(xué)氣相沉積工藝，以于表面介電層18上形成氮化硅層22，藉以提升氮化硅層22的硬度并降低應(yīng)力，同時(shí)于上述實(shí)施例中，氮化硅層22之下包括第一氧化硅層20，且氮化硅層22的上方還包括第二氧化硅層24，然而本發(fā)明的方法并不限局于此。舉例來(lái)說，基底10的表面亦可不設(shè)表面介電層18，而將第一氧化硅層20可直接形成于基底10的表面，或是由氮化硅層22構(gòu)成一單一介電層，并直接將氮化硅層22設(shè)置于基底10或表面介電層18上，而不設(shè)置第一氧化硅層20。
上述為本發(fā)明耐磨耗介電層的制作方法的優(yōu)選實(shí)施例，本發(fā)明還進(jìn)一步提供后續(xù)制作介電層開口與覆晶凸塊的方法。如圖4所示，于第二氧化硅層24的表面形成一屏蔽圖案26，例如一光致抗蝕劑圖案。如圖5所示，接著進(jìn)行一各向異性蝕刻工藝，例如一干蝕刻工藝，去除未被屏蔽圖案26的第二氧化硅層24、氮化硅層22與第一氧化硅層20，以形成多個(gè)開口28，藉以曝露出連接墊14。值得注意的是屏蔽圖案26的厚度取決于第一氧化硅層20、氮化硅層22與第二氧化硅層24的厚度，以避免造成過度蝕刻或蝕刻不足的問題。另外，透過工藝參數(shù)的控制，例如蝕刻氣體的流量與組成，以及電壓等參數(shù)的控制，開口28的側(cè)壁為外向傾斜狀，以提升后續(xù)薄膜的階梯覆蓋性，同時(shí)于本實(shí)施例中，側(cè)壁傾斜角度介于60度至90度，并以介于60度至80度為優(yōu)選。
如圖5所示，接著去除屏蔽圖案(圖未示)，并更進(jìn)一步進(jìn)行一表面活化工藝，例如一氧氣等離子體處理工藝，以提高第二氧化硅層24表面的親水性。如圖6所示，于第二氧化硅層24、開口28的側(cè)壁與連接墊14上形成一凸塊底層金屬層(under bump metallurgy layer，UBM layer)30，其中凸塊底層金屬層30包括一擴(kuò)散阻絕層(diffusion barrier layer)32與一晶種層(seedlayer)34。于本實(shí)施例中，擴(kuò)散阻絕層32與晶種層34利用濺射方式形成，但不限于此。另外，擴(kuò)散阻絕層32可為一單層結(jié)構(gòu)或一雙層結(jié)構(gòu)，其材料可視阻隔效果選用鎢(W)、鎢化鈦(TiW)、鉭/氮化鉭(Ta/TaN)與鈦/氮化鈦(Ti/TiN)等材料。隨后于于晶種層34的表面形成一屏蔽圖案36，例如一光致抗蝕劑圖案。其中屏蔽圖案36曝露出開口28與開口28邊緣位置，藉以定義出覆晶凸塊(圖未示)的位置。
如圖7所示，接著利用鍍膜技術(shù)，例如進(jìn)行一電鍍工藝或一無(wú)電鍍工藝，于未被屏蔽圖案36覆蓋的晶種層34的表面成長(zhǎng)出多個(gè)覆晶凸塊38。如圖8所示，最后去除屏蔽圖案36，并去除未被覆晶凸塊38覆蓋的晶種層34與擴(kuò)散阻絕層32。
由上述可知，本發(fā)明利用高頻-低頻等離子體交錯(cuò)方式進(jìn)行等離子體輔助化學(xué)氣相沉積工藝，可沉積出高硬度與低應(yīng)力的氮化硅層，同時(shí)更進(jìn)一步于氮化硅層形成具有向外傾斜側(cè)壁的開口，藉以提升后續(xù)擴(kuò)散阻絕層與晶種層的階梯覆蓋性，進(jìn)而制作出結(jié)構(gòu)良好的覆晶凸塊，故可有效提升后續(xù)封裝工藝的成品率與可靠性。
相較于現(xiàn)有技術(shù)，本發(fā)明具有如下優(yōu)點(diǎn)(一)利用高頻-低頻等離子體交錯(cuò)方式進(jìn)行等離子體輔助化學(xué)氣相沉積工藝，可有效降低氮化硅層的含氫量，藉此增加耐磨性并降低應(yīng)力。
(二)介電層的開口具有向外傾斜側(cè)壁的開口，故后續(xù)擴(kuò)散阻絕層與晶種層具有良好的階梯覆蓋性。
以上所述僅為本發(fā)明的優(yōu)選實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種耐磨耗介電層的制作方法，包括提供一基底，該基底包括多個(gè)元件，設(shè)置于該基底中；多個(gè)連接墊設(shè)置于該基底的表面并與這些元件電連接；以及；一表面介電層，設(shè)于該基底的表面并曝露出這些連接墊；進(jìn)行一表面處理工藝，且該表面處理工藝至少包括一等離子體蝕刻(plasma etching)工藝；至少進(jìn)行一等離子體輔助化學(xué)氣相沉積(plasma enhanced chemical vapordeposition，PECVD)工藝，以于該表面介電層的表面沉積一介電層，且該等離子體輔助化學(xué)氣相沉積工藝?yán)靡桓哳l-低頻等離子體交錯(cuò)方式進(jìn)行；以及于該介電層的表面形成一屏蔽圖案，并進(jìn)行一各向異性蝕刻工藝，以于該介電層中形成多個(gè)對(duì)應(yīng)于這些連接墊的開口，這些開口曝露出這些連接墊，且各開口的側(cè)壁呈向外傾斜狀。
2.如權(quán)利要求1所述的方法，其中該表面處理工藝還包括于該等離子體蝕刻工藝之前依序進(jìn)行一清洗工藝與一等離子體清洗(plasma cleaning)工藝。
3.如權(quán)利要求1所述的方法，其中該表面處理工藝還包括于該等離子體蝕刻工藝之后進(jìn)行一等離子體表面處理(plasma surface treatment)工藝。
4.如權(quán)利要求1所述的方法，其中該介電層為一氮化硅層。
5.如權(quán)利要求1所述的方法，其中該介電層為一復(fù)合介電層。
6.如權(quán)利要求5所述的方法，其中該復(fù)合介電層包括一氮化硅層與一氧化硅層，且該氮化硅層藉由該等離子體輔助化學(xué)氣相沉積工藝并利用該高頻-低頻等離子體交錯(cuò)方式所形成。
7.如權(quán)利要求5所述的方法，其中該復(fù)合介電層由下至上依序包括一第一氧化硅層、一氮化硅層與一第二氧化硅層，且該氮化硅層藉由該等離子體輔助化學(xué)氣相沉積工藝并利用該高頻-低頻等離子體交錯(cuò)方式所形成。
8.如權(quán)利要求1所述的方法，其中各該開口的側(cè)壁的傾斜角度介于60至90度。
9.如權(quán)利要求1所述的方法，還包括于形成這些開口后對(duì)該介電層進(jìn)行一表面活化工藝。
10.如權(quán)利要求1所述的方法，還包括于形成這些開口后制作多個(gè)覆晶凸塊(solder bump)的步驟。
11.如權(quán)利要求10所述的方法，其中制作這些覆晶凸塊的步驟包括于該介電層表面形成一凸塊底層金屬層(under bump metallurgy layer，UBM layer)；于該凸塊底層金屬層的表面形成一屏蔽圖案，該屏蔽圖案曝露出這些開口；利用電鍍方式長(zhǎng)出這些覆晶凸塊；以及去除該屏蔽圖案與未被這些覆晶凸塊覆蓋的該凸塊底層金屬層。
12.如權(quán)利要求11所述的方法，其中該凸塊底層金屬層包括一擴(kuò)散阻絕層(diffusion barrier layer)與一晶種層(seed layer)。
13.一種耐磨耗介電層的制作方法，包括提供一基底；進(jìn)行一表面處理工藝；以及進(jìn)行一等離子體輔助化學(xué)氣相沉積(plasma enhanced chemical vapordeposition，PECVD)工藝，以于該基底的表面沉積一氮化硅層，且該等離子體輔助化學(xué)氣相沉積工藝?yán)靡桓哳l-低頻等離子體交錯(cuò)方式進(jìn)行。
14.如權(quán)利要求13所述的方法，其中該基底的表面還包括一表面介電層。
15.如權(quán)利要求13所述的方法，其中該表面處理工藝包括下列步驟進(jìn)行一清洗工藝；進(jìn)行一等離子體清洗(plasma cleaning)工藝；進(jìn)行一等離子體蝕刻(plasma etching)工藝；以及進(jìn)行一等離子體表面處理(plasma surface treatment)工藝。
16.如權(quán)利要求13所述的方法，還包括沉積該氮化硅層之前先于該基底的表面形成一第一氧化硅層。
17.如權(quán)利要求13所述的方法，還包括于沉積該氮化硅層后，于該氮化硅層的表面形成一第二氧化硅層。
18.如權(quán)利要求13所述的方法，其中該基底還包括多個(gè)元件，以及多個(gè)連接墊設(shè)置于該基底的表面并與這些元件電連接。
19.如權(quán)利要求18所述的方法，還包括于形成該氮化硅層后，于氮化硅層中形成多個(gè)對(duì)應(yīng)于這些連接墊的開口的步驟。
20.如權(quán)利要求19所述的方法，還包括于形成這些開口后進(jìn)行一表面活化工藝。
21.如權(quán)利要求19所述的方法，其中形成這些開口的步驟包括于該氮化硅層的表面形成一屏蔽圖案，該屏蔽圖案曝露出相對(duì)應(yīng)于這些連接墊的該氮化硅層；以及進(jìn)行一各向異性蝕刻工藝，去除未被該屏蔽圖案保護(hù)的該氮化硅層以形成這些開口，以曝露出這些連接墊，且各開口的側(cè)壁呈向外傾斜狀。
22.如權(quán)利要求19所述的方法，其中各該開口的側(cè)壁的傾斜角度介于60至90度。
23.如權(quán)利要求19所述的方法，還包括于形成這些開口后制作多個(gè)覆晶凸塊(solder bump)的步驟。
全文摘要
首先提供一基底，該基底包括多個(gè)連接墊。接著至少進(jìn)行一等離子體輔助化學(xué)氣相沉積工藝，以于該基底的表面沉積一介電層，且該等離子體輔助化學(xué)氣相沉積工藝?yán)靡桓哳l－低頻等離子體交錯(cuò)方式進(jìn)行。最后進(jìn)行一各向異性蝕刻工藝，以于該介電層中形成多個(gè)對(duì)應(yīng)于這些連接墊的開口，且各開口的側(cè)壁呈向外傾斜狀。
文檔編號(hào)H01L21/318GK1825545SQ20051005212
公開日2006年8月30日 申請(qǐng)日期2005年2月25日 優(yōu)先權(quán)日2005年2月25日
發(fā)明者賴委舜, 胡書華, 黃冠瑞, 潘錦昌, 許淵欽 申請(qǐng)人:探微科技股份有限公司