專利名稱：非易失性半導(dǎo)體存儲器及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器及其制造方法，特別是涉及適用于可電擦寫的非易失性半導(dǎo)體存儲器的有效的技術(shù)。
背景技術(shù)：
作為可電擦寫的非易失性半導(dǎo)體存儲器中的可同時完全刪除的器件，已知有所謂的快閃存儲器。快閃存儲器便攜性和抗沖擊性優(yōu)良，可電氣地同時完全刪除，因此，近年來，作為便攜式個人計算機和數(shù)字靜像攝像機等小型便攜式信息設(shè)備的存儲裝置，其需求急速擴大。要擴大其市場，存儲單元面積的縮小而導(dǎo)致的位成本的降低就成為必須的要素。為了解決該課題，通過縮小工藝規(guī)程來縮小物理的單元面積、或者利用多值技術(shù)縮小每個位的單元面積。
此外，在快閃存儲器中，為了達到足夠的寫入/刪除速度，需要使所謂的耦合比足夠大，并且使浮柵電壓對于施加給控制柵的電壓之比足夠大。耦合比用浮柵與控制柵之間的靜電電容Cfg-cg和浮柵周圍的全部靜電電容Ctot之比Cfg-cg/Ctot表示。
為了用18V以下的控制柵電壓來進行寫入/刪除，需要耦合比大于0.6。以前，為了使耦合比足夠，在控制柵側(cè)使用了突出的形狀(非專利文獻1和2)。實際上，在以前的130nm級之前的快閃存儲器中，通過使用這些浮柵形狀，能夠?qū)崿F(xiàn)足夠的寫入/刪除速度。
再有，作為專利文獻，在日本特開平5-335588號公報(專利文獻1)、特開平9-8155號公報(專利文獻2)、特開平11-17038號公報(專利文獻3)中也記載了同樣提高耦合比的技術(shù)。
專利文獻1特開平5-335588號公報
專利文獻2特開平9-8155號公報專利文獻3特開平11-17038號公報非專利文獻1International Electron Devices Meeting，2002p.919？92非專利文獻22003 Symposium on VLSI Technology Digest Symposiump.89-90但是，上述專利文獻1、2、3中，由于浮柵形狀的最微細部分成為最小加工尺寸，因此，不能夠減小存儲單元面積。即，在必須要用最小加工尺寸來形成浮柵和字線的當前和今后的快閃存儲器中不能使用。
此外，在上述非專利文獻1、2中，若存儲單元的微細化進一步發(fā)展，就產(chǎn)生新的課題。即，由于相鄰的浮柵間的距離接近，因此，就有浮柵間的電容耦合變大、相鄰的浮柵間的干擾增大的問題。具體地說，與相鄰的存儲單元的閾值變化(電位變化)成比例的存儲單元的閾值變化就越不能忽視。特別是在使用多值技術(shù)的情況下，由于需要考慮該閾值變化，需要增大各電平的閾值間隔，因此，就導(dǎo)致性能和可靠性降低。以前使用的長方體形的浮柵的相鄰浮柵間的對置面積大。因此，在90nm級以后，就不能同時兼顧降低使用了多值技術(shù)的位成本和確保寫入/刪除速度。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種在90nm級以后的進一步微細化的非易失性半導(dǎo)體存儲器中，能夠降低相鄰浮柵間的靜電電容，能夠降低因相鄰的存儲單元間的干擾而產(chǎn)生的閾值變化的技術(shù)。
本發(fā)明的上述及其他的目的和新的特征，可以由本說明書的記述及附圖來明確。
以下簡單地說明在本申請中公開的發(fā)明中的代表性方案的概要。
本發(fā)明涉及的非易失性半導(dǎo)體存儲器，具有形成在半導(dǎo)體基板上的第一導(dǎo)電型的阱；多個浮柵，在半導(dǎo)體基板上夾著柵絕緣膜平行于半導(dǎo)體基板，并且在與第一方向垂直的第二方向上等間隔排列；控制柵(字線)，在第一方向上延伸，并夾著覆蓋浮柵的第二絕緣膜而形成；將浮柵的與第二絕緣膜接觸的部分的第一方向的尺寸，設(shè)置成小于浮柵的與柵絕緣膜接觸的部分的第一方向的尺寸。
本發(fā)明涉及的非易失性半導(dǎo)體存儲器的制造方法，包括在半導(dǎo)體基板上形成第一導(dǎo)電型的阱的工序；在半導(dǎo)體基板上形成柵絕緣膜的工序；形成多個浮柵的工序，上述浮柵與阱之間夾著柵絕緣膜，上述浮柵與半導(dǎo)體基板平行、且在垂直于第一方向的第二方向上等間隔排列；形成在第二方向上延伸的多個第三柵極的工序，該第三柵極與半導(dǎo)體基板之間夾著第三絕緣膜、與浮柵之間夾著第四絕緣膜；形成在第一方向上延伸的多個控制柵(字線)的工序，該控制柵與浮柵之間夾著第二絕緣膜、與第三柵極之間夾著第五絕緣膜及第二絕緣膜；將浮柵的與第二絕緣膜接觸的部分的第一方向的尺寸，設(shè)置成小于浮柵的與柵絕緣膜接觸的部分的第一方向的尺寸。
發(fā)明效果以下，簡單地說明在本申請中公開的發(fā)明中的代表性方案的效果。
在非易失性半導(dǎo)體存儲器中，通過縮小相鄰浮柵間的對置面積，能夠降低伴隨著控制柵(字線)的間距縮小而顯著的相鄰浮柵間的電容耦合引起的存儲單元的閾值變化。這樣，由于能使存儲單元的各狀態(tài)的閾值電平區(qū)域變窄，因此能夠提高寫入/刪除的性能。此外，也具有防止上述存儲單元的閾值變化而引起的誤讀出的效果，能夠提高非易失性半導(dǎo)體存儲器的可靠性。


圖1是示出本發(fā)明第一實施方式的非易失性半導(dǎo)體存儲器一例的主要部分俯視圖。
圖2(a)是沿圖1的A-A’線的主要部分剖面圖，圖2(b)是沿圖1的B-B’線的主要部分剖面圖，圖2(c)是沿圖1的C-C’線的主要部分剖面圖。
圖3是示出本發(fā)明第一實施方式的讀出時的電壓條件一例的存儲器陣列電路圖的概略圖。
圖4是示出本發(fā)明第一實施方式的寫入時的電壓條件一例的存儲器陣列電路圖的概略圖。
圖5(a)～5(c)是示出本發(fā)明第一實施方式的非易失性半導(dǎo)體存儲器的制造方法一例的主要部分剖面圖。
圖6(a)～6(c)是接著圖5(a)～5(c)的非易失性半導(dǎo)體存儲器制造工序中的、與圖5(a)～5(c)相同地方的主要部分剖面圖。
圖7(a)～7(c)是接著圖6(a)～6(c)的非易失性半導(dǎo)體存儲器制造工序中的、與圖5(a)～5(c)相同地方的主要部分剖面圖。
圖8(a)、8(b)是接著圖7(a)～7(c)的非易失性半導(dǎo)體存儲器制造工序中的、與圖5(a)～5(c)相同地方的主要部分剖面圖。
圖9是圖8(a)、8(b)之后的非易失性半導(dǎo)體存儲器制造工序中的主要部分俯視圖。
圖10(a)是沿圖9的A-A’線的主要部分剖面圖，圖10(b)是沿圖9的B-B’線的主要部分剖面圖，圖10(c)是沿圖9的C-C’線的主要部分剖面圖。
圖11是示出本發(fā)明第一實施方式的凸型浮柵的閾值變動量和長方體形浮柵的閾值變動量的圖表。
圖12(a)、12(b)是接著圖7(b)的非易失性半導(dǎo)體存儲器制造工序中的、與圖5(a)～5(c)相同地方的主要部分剖面圖。
圖13(a)～13(c)是示出本發(fā)明第二實施方式的非易失性半導(dǎo)體存儲器制造方法一例的主要部分剖面圖。
圖14(a)～14(c)是接著圖13(a)～13(c)的非易失性半導(dǎo)體存儲器制造工序中的、與圖13(a)～13(c)相同地方的主要部分剖面圖。
圖15是接著圖14(a)～14(c)的非易失性半導(dǎo)體存儲器的制造工序中的主要部分俯視圖。
圖16(a)～16(c)是接著圖14(a)～14(c)的非易失性半導(dǎo)體存儲器制造工序中的、與圖13(a)～13(c)相同地方的主要部分剖面圖。
圖17(a)～17(c)是示出本發(fā)明第三實施方式的非易失性半導(dǎo)體存儲器制造方法一例的主要部分剖面圖。
圖18(a)～18(c)是接著圖17(a)～17(c)的非易失性半導(dǎo)體存儲器制造工序中的、與圖17(a)～17(c)相同地方的主要部分剖面圖。
圖19(a)～19(c)是接著圖18(a)～18(c)的非易失性半導(dǎo)體存儲器制造工序中的、與圖17(a)～17(c)相同地方的主要部分剖面圖。
圖20(a)、20(b)是接著圖19(a)～19(c)的非易失性半導(dǎo)體存儲器制造工序中的、與圖17(a)～17(c)相同地方的主要部分剖面圖。
圖21(a)、21(b)是接著圖20(a)、20(b)的非易失性半導(dǎo)體存儲器制造工序中的、與圖17(a)～17(c)相同地方的主要部分剖面圖。
圖22(a)、22(b)是接著圖21(a)、21(b)的非易失性半導(dǎo)體存儲器制造工序中的、與圖17(a)～17(c)相同地方的主要部分剖面圖。
圖23(a)～23(c)是示出本發(fā)明第四實施方式的非易失性半導(dǎo)體存儲器制造方法一例的主要部分剖面圖。
圖24(a)～24(c)是接著圖23(a)～23(c)的非易失性半導(dǎo)體存儲器制造工序中的、與圖23(a)～23(c)相同地方的主要部分剖面圖。
圖25(a)～25(c)是接著圖24(a)～24(c)的非易失性半導(dǎo)體存儲器制造工序中的、與圖23(a)～23(c)相同地方的主要部分剖面圖。
圖26是接著圖25(a)～25(c)的非易失性半導(dǎo)體存儲器制造工序中的主要部分俯視圖。
圖27(a)是沿圖26的A-A’線的主要部分剖面圖，圖27(b)是沿圖26的B-B’線的主要部分剖面圖。
圖28(a)是沿圖26的C-C’線的主要部分剖面圖，圖28(b)是沿圖26的D-D’線的主要部分剖面圖。
圖29(a)、29(b)是接著圖26、圖27(a)、27(b)、圖28(a)、28(b)的非易失性半導(dǎo)體存儲器制造工序中的、與圖27(a)、27(b)相同地方的主要部分剖面圖。
圖30(a)、30(b)是接著圖26、圖27(a)、27(b)、圖28(a)、28(b)的非易失性半導(dǎo)體存儲器制造工序中的、與圖28(a)、28(b)相同的地方的主要部分剖面圖。
圖31(a)、31(b)是接著圖29(a)、29(b)、圖30(a)、30(b)的非易失性半導(dǎo)體存儲器制造工序中的、與圖27(a)、27(b)相同地方的主要部分剖面圖。
圖32(a)、32(b)是接著圖29(a)、29(b)、圖30(a)、30(b)的非易失性半導(dǎo)體存儲器制造工序中的、與圖28(a)、28(b)相同地方的主要部分剖面圖。
圖33(a)、33(b)是接著圖31(a)、31(b)、圖32(a)、32(b)的非易失性半導(dǎo)體存儲器制造工序中的、與圖27(a)、27(b)相同地方的主要部分剖面圖。
圖34(a)、34(b)是接著圖31(a)、31(b)、圖32(a)、32(b)的非易失性半導(dǎo)體存儲器制造工序中的、與圖28(a)、28(b)相同地方的主要部分剖面圖。
圖35(a)、35(b)是接著圖33(a)、33(b)、圖34(a)、34(b)的非易失性半導(dǎo)體存儲器制造工序中的、與圖27(a)、27(b)相同的地方主要部分剖面圖。
圖36(a)、36(b)是接著圖33(a)、33(b)、圖34(a)、34(b)的非易失性半導(dǎo)體存儲器的制造工序中的、與圖28(a)、28(b)相同地方的主要部分剖面圖。
圖37(a)、37(b)是接著圖35(a)、35(b)、圖36(a)、36(b)的非易失性半導(dǎo)體存儲器的制造工序中的、與圖27(a)、27(b)相同地方的主要部分剖面圖。
圖38(a)、38(b)是接著圖35(a)、35(b)、圖36(a)、36(b)的非易失性半導(dǎo)體存儲器的制造工序中的、與圖28(a)、28(b)相同地方的主要部分剖面圖。
圖39(a)、39(b)是本發(fā)明第五實施方式的存儲器陣列的電路圖的概略圖。圖39(a)示出讀出時的電壓條件的一例，圖39(b)示出寫入時的電壓條件的一例。
圖40(a)～40(c)是示出本發(fā)明第五實施方式的非易失性半導(dǎo)體存儲器制造方法一例的主要部分剖面圖。
圖41(a)～41(c)是接著圖40(a)～40(c)的非易失性半導(dǎo)體存儲器制造工序中的、與圖40(a)～40(c)相同地方的主要部分剖面圖。
圖42(a)～42(c)是接著圖41(a)～41(c)的非易失性半導(dǎo)體存儲器制造工序中的、與圖40(a)～40(c)相同地方的主要部分剖面圖。
圖43是接著圖42(a)～42(c)的非易失性半導(dǎo)體存儲器制造工序中的主要部分俯視圖。
圖44(a)是沿圖43的A-A’線的主要部分剖面圖，圖44(b)是沿圖43的B-B’線的主要部分剖面圖。
圖45(a)是沿圖43的C-C’線的主要部分剖面圖，圖45(b)是沿圖43的D-D’線的主要部分剖面圖。
圖46(a)～46(c)是示出本發(fā)明第六實施方式的非易失性半導(dǎo)體存儲器制造方法一例的主要部分剖面圖。
圖47(a)～47(c)是接著圖46(a)～46(c)的非易失性半導(dǎo)體存儲器制造工序中的、與圖46(a)～46(c)相同地方的主要部分剖面圖。
圖48(a)～48(c)是接著圖47(a)～47(c)的非易失性半導(dǎo)體存儲器制造工序中的、與圖46(a)～46(c)相同地方的主要部分剖面圖。
圖49(a)～49(c)是接著圖48(a)～48(c)的非易失性半導(dǎo)體存儲器制造工序中的、與圖46(a)～46(c)相同地方的主要部分剖面圖。
圖50(a)～50(c)是示出本發(fā)明第七實施方式的非易失性半導(dǎo)體存儲器制造方法一例的主要部分剖面圖。
圖51(a)～51(c)是接著圖50(a)～50(c)的非易失性半導(dǎo)體存儲器制造工序中的、與圖50(a)～50(c)相同地方的主要部分剖面圖。
圖52(a)、52(b)是接著圖51(a)～51(c)的非易失性半導(dǎo)體存儲器制造工序中的、與圖50(a)～50(c)相同地方的主要部分剖面圖。
圖53是接著圖52(a)、52(b)的非易失性半導(dǎo)體存儲器制造工序中的主要部分俯視圖。
圖54(a)是沿圖53的A-A’線的主要部分剖面圖，圖54(b)是沿圖53的B-B’線的主要部分剖面圖。
圖55(a)是沿圖53的C-C’線的主要部分剖面圖，圖55(b)是沿圖53的D-D’線的主要部分剖面圖。
圖56(a)、56(b)是接著圖53、圖54(a)、54(b)、圖55(a)、55(b)的非易失性半導(dǎo)體存儲器制造工序中的、與圖54(a)、54(b)相同地方的主要部分剖面圖。
圖57(a)、57(b)是接著圖53、圖54(a)、54(b)、圖55(a)、55(b)的非易失性半導(dǎo)體存儲器制造工序中的、與圖55(a)、55(b)相同地方的主要部分剖面圖。
圖58(a)、58(b)是接著圖56(a)、56(b)、圖57(a)、57(b)的非易失性半導(dǎo)體存儲器制造工序中的、與圖54(a)、54(b)相同地方的主要部分剖面圖。
圖59(a)、59(b)是接著圖56(a)、56(b)、圖57(a)、57(b)的非易失性半導(dǎo)體存儲器制造工序中的、與圖55(a)、55(b)相同地方的主要部分剖面圖。
圖60(a)、60(b)是接著58(a)、58(b)、圖59(a)、59(b)的非易失性半導(dǎo)體存儲器制造工序中的、與圖54(a)、54(b)相同地方的主要部分剖面圖。
圖61(a)、61(b)是接著圖58(a)、58(b)、圖59(a)、59(b)的非易失性半導(dǎo)體存儲器制造工序中的、與圖55(a)、55(b)相同地方的主要部分剖面圖。
圖62(a)、62(b)是接著圖60(a)、60(b)、圖61(a)、61(b)的非易失性半導(dǎo)體存儲器制造工序中的、與圖54(a)、54(b)相同地方的主要部分剖面圖。
圖63(a)、63(b)是接著圖60(a)、60(b)、圖61(a)、61(b)的非易失性半導(dǎo)體存儲器制造工序中的、與圖55(a)、55(b)相同地方的主要部分剖面圖。
具體實施例方式
以下，結(jié)合附圖詳細說明本發(fā)明的實施方式。再有，在用于說明實施方式的全部圖中，對相同的部件原則上標記相同的附圖標記，并省略其重復(fù)的說明。
(第一實施方式)圖1是示出了本發(fā)明第一實施方式的非易失性半導(dǎo)體存儲器一例的主要部分俯視圖，圖2(a)、2(b)和2(c)分別是沿圖1的A-A’線、B-B’線和C-C’線的主要部分剖面圖。圖3是本發(fā)明第一實施方式的非易失性半導(dǎo)體存儲器的存儲器陣列的概略電路圖。再有，在圖1的主要部分俯視圖中，為了容易看附圖，省略了一部分部件。
本發(fā)明第一實施方式的非易失性半導(dǎo)體存儲器具有所謂快閃存儲器的存儲單元，該存儲單元具有形成在半導(dǎo)體基板1的主面上的阱2、浮柵(第一柵極)3、控制柵(第二柵極)4和第三柵極5。
各存儲單元的控制柵4在行方向(X方向第一方向)上連接，形成了字線WL。浮柵3與阱2由柵絕緣膜(第一絕緣膜)6分離，浮柵3與第三柵極5由第四絕緣膜7分離，浮柵3與控制柵4由第二絕緣膜8分離。在垂直于控制柵4的方向上，浮柵3彼此之間由第六絕緣膜9分離。此外，第三柵極5與控制柵4由第二絕緣膜8和第五絕緣膜10分離，第三柵極5與阱2由柵絕緣膜(第三絕緣膜)11分離。
存儲單元的源極和漏極由通過對第三柵極5施加電壓而形成在第三柵極5下面的反型層構(gòu)成，具有本地數(shù)據(jù)線的功能，該第三柵極5在與控制柵4的延伸方向(X方向)垂直的方向(Y方向第二方向)上延伸。即，本第一實施方式的非易失性半導(dǎo)體存儲器中，由每個存儲單元不具有接觸孔的、所謂的無接點型的陣列構(gòu)成。此外，由于使用反型層作為本地數(shù)據(jù)線，因此，在存儲器陣列內(nèi)不需要擴散層，能縮小數(shù)據(jù)線的間距。
在讀出時，如圖3所示，對選擇單元兩側(cè)的第三柵極施加5V左右的電壓，在第三柵極的下面形成反型層，用它作為源極和漏極。對非選擇字線施加0V或根據(jù)情況施加-2V左右的負電壓，使非選擇單元為斷狀態(tài)，對選擇位的字線施加電壓，判定存儲單元的閾值。
此外，在寫入時，如圖4所示，對選擇單元的控制柵(選擇字線)施加13V左右的電壓，對漏極施加4V左右的電壓，對漏極側(cè)第三柵極施加7V左右的電壓，對源極側(cè)第三柵極施加2V左右的電壓，將源極與阱保持為0V。這樣，就在第三柵極下的阱中形成溝道，在源極側(cè)的浮柵端部的溝道中產(chǎn)生熱電子，向浮柵注入電子。
圖5(a)～圖10(c)是示出本第一實施方式的非易失性半導(dǎo)體存儲器制造方法一例的主要部分剖面圖或主要部分俯視圖。
首先，在半導(dǎo)體基板1上形成p型(第一導(dǎo)電型)的阱2，利用例如熱氧化在阱2上形成10nm的柵絕緣膜11(圖5(a))。
接著，依次沉積成為第三柵極的摻雜了磷(P)的聚硅膜5a、成為第五絕緣膜的硅氮化膜10a和偽(dummy)硅氧化膜12a(圖5(b))?？梢允褂美鏑VD(Chemical Vapor Deposition即，化學(xué)氣相沉積)法來沉積聚硅膜5a、硅氮化膜10a和偽硅氧化膜12a。
接著，利用平版印刷術(shù)和干法刻蝕技術(shù)，構(gòu)圖偽硅氧化膜12a、硅氮化膜10a和聚硅膜5a。通過該構(gòu)圖，偽硅氧化膜12a、硅氮化膜10a和聚硅膜5a就分別成為偽硅氧化膜圖形12、第五絕緣膜10和第三柵極5。(圖5(c))。將偽硅氧化膜圖形12、第五絕緣膜10和第三柵極5構(gòu)圖成在Y方向(第二方向)上延伸的條紋狀。之后，沉積硅氧化膜7a，使上述條紋狀圖形的空隙部分不被完全填入。(圖6(a))。
接著，通過選擇性地回蝕(エツチバツク)硅氧化膜7a，在偽硅氧化膜圖形12、第五絕緣膜10和第三柵極5的側(cè)壁上形成第四絕緣膜7(圖6(b))。這時，在上述Y方向上延伸形成的條紋狀圖形的空隙部分中，柵絕緣膜11也被去除。接著，利用熱氧化或CVD形成柵絕緣膜6(圖6(c))。接著，沉積成為浮柵的聚硅膜3a，使上述空隙完全填滿(圖7(a))。
接著，利用回蝕或化學(xué)機械拋光(CMP(Chemical Mechanical Polishing即，化學(xué)機械拋光))去除聚硅膜3a，直到偽硅氧化膜圖形12露出(圖7(b))，接著，利用干法刻蝕或濕法刻蝕去除偽硅氧化膜圖形12和第四絕緣膜7，直到第五絕緣膜10露出(圖7(c))。在此，利用使用了各向同性刻蝕條件的干法刻蝕或濕法刻蝕來刻蝕聚硅膜3a(圖8(a))。這樣，聚硅膜3a就成為截面是凸型的條紋狀圖形，構(gòu)成浮柵3。在該階段中，條紋狀圖形成為在Y方向上延伸的狀態(tài)。
接著，形成對浮柵3和控制柵進行電氣性絕緣的第二絕緣膜8。在該第二絕緣膜8中可以使用例如硅氧化膜或硅氧化膜/硅氮化膜/硅氧化膜的疊層膜。接著，沉積控制柵材料4a。在該控制柵材料4a中可以使用例如聚硅膜/氮化鎢膜/鎢膜的疊層膜，即所謂的多金屬膜(圖8(b))。
利用平版印刷術(shù)和干法刻蝕技術(shù)進行構(gòu)圖，形成控制柵4(字線WL)(圖9)。在構(gòu)圖時，使用在X方向上延伸的條紋狀的掩模圖形，利用控制柵4、第二絕緣膜8和浮柵3的同時加工。
圖9的沿A-A’線的剖面、沿B-B’線的剖面和沿C-C’線的剖面進行字線構(gòu)圖后，分別成為圖10(a)、10(b)和10(c)。
之后，在形成層間絕緣膜后，形成通到控制柵4、阱2和第三柵極5的接觸孔、和向位于存儲器陣列外部的成為源極、漏極的反型層供電用的接觸孔，接著，沉積金屬膜，將其構(gòu)圖成布線，完成存儲單元。
在經(jīng)過以上工序制成的非易失性半導(dǎo)體存儲器的存儲單元中，浮柵3的、與控制柵4之間夾有第二絕緣膜8的部分，成為比浮柵3的低部小的尺寸。這樣，既足夠確保浮柵3與控制柵4之間的面積，又能夠降低相鄰字線WL下的浮柵3間的對置面積。即，能夠兼顧確?？刂茤?與浮柵3之間的耦合比和降低相鄰字線WL下的浮柵3間的電容耦合。其結(jié)果，能夠兼顧確保寫入/刪除的性能和降低因相鄰單元的狀態(tài)變化而引起的閾值變動。
圖11示出本第一實施方式的凸型浮柵的閾值變動量和長方體形的浮柵的閾值變動量。特別是已知在字線間距小的情況下效果顯著。
再有，在圖7(c)中，在去除偽硅氧化膜圖形12和第四絕緣膜7時，也可以同時各向同性地刻蝕聚硅膜3a。利用該方法，如圖12(a)所示，能夠使浮柵的上部變細。利用同樣的工序，能夠制作圖12(b)中示出的存儲單元，但在該形狀中，既能充分確保浮柵3與控制柵4之間的面積，又能夠降低相鄰字線WL下的浮柵3間的對置面積。即，能夠兼顧確保控制柵4與浮柵3之間的耦合比和降低相鄰字線WL下的浮柵3間的電容耦合。
(第二實施方式)在上述第一實施方式中，通過各向同性地刻蝕條紋狀的聚硅膜的一部分，將浮柵的形狀形成為凸型，但也可以通過用兩層聚硅膜形成浮柵，將浮柵的形狀形成為凸型。
圖13(a)～圖16(c)是示出本第二實施方式的非易失性半導(dǎo)體存儲器制造方法一例的主要部分剖面圖或主要部分俯視圖。
首先，與上述第一實施方式的圖5(a)～圖7(a)中示出的工序同樣地，在構(gòu)圖為條紋狀的偽硅氧化膜圖形12、第五絕緣膜10和第三柵極5的側(cè)壁上形成第四絕緣膜7，沉積成為浮柵的第一層聚硅膜3a，使得條紋狀圖形的空隙完全填滿。接著，利用回蝕去除一部分聚硅膜3a，形成空隙13(圖13(a))。接著，沉積硅氧化膜14a，使空隙13不被完全填入(圖13(b))。接著，回蝕硅氧化膜14a，形成由硅氧化膜14a構(gòu)成的側(cè)壁14(圖13(c))。
接著，沉積成為浮柵的第二層的聚硅膜15(圖14(a))。聚硅膜3a與聚硅膜15電連接。
接著，利用回蝕或CMP去除一部分聚硅膜15，使偽硅氧化膜12、第四絕緣膜7和側(cè)壁14的上部露出(圖14(b))。接著，利用濕法刻蝕或干法刻蝕，去除偽硅氧化膜12、第四絕緣膜7的一部分和側(cè)壁14，使第五絕緣膜10露出(圖14(c))。
這樣，由聚硅膜3a和聚硅膜15的層疊構(gòu)成的聚硅圖形，成為剖面是凸型的條紋狀圖形，構(gòu)成浮柵3。在該階段中，由聚硅膜3a和聚硅膜15的層疊構(gòu)成的聚硅圖形成為在Y方向上延伸的狀態(tài)。
之后，與上述第一實施方式同樣地，形成對浮柵3與控制柵進行電氣性絕緣的第二絕緣膜8，并沉積控制柵材料，利用平版印刷術(shù)和干法刻蝕將其構(gòu)圖，形成控制柵4(字線WL)(圖15)。在構(gòu)圖時，使用在X方向上延伸的條紋狀的掩模圖形，利用控制柵4、第二絕緣膜8和浮柵3的同時加工。
圖15的沿A-A’線的剖面、沿B-B’線的剖面和沿C-C’線的剖面進行字線構(gòu)圖后，分別成為圖16(a)、16(b)和16(c)。
之后，在形成了層間絕緣膜后，形成通到控制柵4、阱2和第三柵極5的接觸孔、和向位于存儲器陣列外部的成為源極、漏極的反型層供電用的接觸孔，接著，沉積金屬膜，將其構(gòu)圖成布線，完成存儲單元。
在經(jīng)過以上工序制成的非易失性半導(dǎo)體存儲器的存儲單元中，浮柵3的、與控制柵4之間夾有第二絕緣膜8的部分，成為比浮柵3的低部小的尺寸。這樣，既充分確保浮柵3與控制柵4之間的面積，又能夠降低相鄰字線WL下的浮柵3間的對置面積。即，能夠兼顧確?？刂茤?與浮柵3之間的耦合比和降低相鄰字線WL下的浮柵3間的電容耦合。其結(jié)果，能夠兼顧確保寫入/刪除的性能和降低因相鄰單元的狀態(tài)變化而引起的閾值變動。
(第三實施方式)在上述第二實施方式中，通過回蝕浮柵的第一層，形成了形成有浮柵的第二層聚硅圖形的空隙，但在本第三實施方式中示出制作形成第二層聚硅圖形的空隙的其他例子。
圖17(a)～圖22(b)是示出本第三實施方式的非易失性半導(dǎo)體存儲器制造方法一例的主要部分剖面圖。
首先，在半導(dǎo)體基板1上形成p型的阱2，利用例如熱氧化法，在阱2上形成10nm左右的柵絕緣膜11(圖17(a))。
接著，依次沉積成為第三柵極的摻雜了磷的聚硅膜5a和成為第五絕緣膜的硅氮化膜10a(圖17(b))。
接著，利用平版印刷術(shù)和干法刻蝕技術(shù)構(gòu)圖硅氮化膜10a和聚硅膜5a。通過該構(gòu)圖，硅氮化膜10a和聚硅膜5a就分別成為第五絕緣膜10和第三柵極5(圖17(c))。將第五絕緣膜10和第三柵極5構(gòu)圖成在Y方向上延伸的條紋狀。之后，沉積硅氧化膜7a，使上述條紋狀圖形的空隙部分不被完全填入(圖18(a))。
接著，通過選擇性地刻蝕硅氧化膜7a，在第五絕緣膜10和第三柵極5的側(cè)壁上形成第四絕緣膜7(圖18(b))。這時，在上述Y方向上延伸形成的條紋狀圖形的空隙部分中，柵絕緣膜11也被去除。接著，利用熱氧化或CVD形成柵絕緣膜(第一絕緣膜)6(圖18(c))。接著，沉積成為浮柵的聚硅膜3a，使上述空隙完全填滿(圖19(a))。接著，利用回蝕或CMP去除一部分聚硅膜3a，使第五絕緣膜10的上部露出(圖19(b))。
接著，依次沉積硅氧化膜16和硅氮化膜17a(圖19(c))。接著，利用平版印刷術(shù)和干法刻蝕技術(shù)成形硅氮化膜17a，形成在Y方向上延伸的硅氮化膜圖形17。這時，使硅氮化膜圖形17的線/空隙的間距與第三柵極5的線/空隙的間距相等。此外，使硅氮化膜圖形17的線部分與第三柵極5的線部分大致重疊(圖20(a))。接著，沉積硅氮化膜18a，使上述硅氮化膜圖形17的空隙部分不被完全填入(圖20(b))。
接著，對硅氮化膜18a進行回蝕，在形成了側(cè)壁18后，將硅氮化膜圖形17和側(cè)壁18作為掩模，干法刻蝕硅氧化膜16，使聚硅膜3a露出(圖21(a))。接著，沉積成為浮柵的第二層的聚硅膜15，使空隙被完全填入(圖21(b))。
接著，對聚硅膜15進行回蝕，使硅氮化膜圖形17和側(cè)壁18的上部露出(圖22(a))。接著，去除硅氮化膜圖形17和側(cè)壁18，然后去除硅氧化膜16(圖22(b))。
這樣，由聚硅膜3a和聚硅膜15的層疊構(gòu)成的聚硅圖形就成為截面是凸型的條紋狀圖形，構(gòu)成浮柵3。在該階段中，由上述聚硅膜3a和聚硅膜15的層疊構(gòu)成的聚硅圖形成為在Y方向上延伸的狀態(tài)。
之后，與上述第二實施方式同樣地，形成對浮柵3與控制柵進行電氣性絕緣的第二絕緣膜8，沉積控制柵材料，利用平版印刷術(shù)和干法刻蝕將其構(gòu)圖，形成控制柵4(字線WL)。在構(gòu)圖時，使用在X方向(第一方向)上延伸的條紋狀的掩模圖形，利用控制柵4、第二絕緣膜8和浮柵3的同時加工。
之后，在形成了層間絕緣膜后，形成通到控制柵4、阱2和第三柵極5的接觸孔、和向位于存儲器陣列外部的成為源極、漏極的反型層供電用的接觸孔，接著，沉積金屬膜，將其構(gòu)圖成為布線，完成存儲單元。
在經(jīng)過以上工序制成的非易失性半導(dǎo)體存儲器的存儲單元中，浮柵3的、與控制柵4之間夾有第二絕緣膜8的部分，成為比浮柵3的低部小的尺寸。這樣，既能充分確保浮柵3與控制柵4之間的面積，又能夠降低相鄰字線WL下的浮柵3間的對置面積。即，能夠兼顧確?？刂茤?與浮柵3之間的耦合比和降低相鄰字線WL下的浮柵3間的電容耦合。其結(jié)果，能夠兼顧確保寫入/刪除的性能和降低因相鄰單元的狀態(tài)變化而引起的閾值變動。
(第四實施方式)在上述第一實施方式至第三實施方式中，按每個存儲單元分離浮柵時，進行了控制柵材料、浮柵與控制柵之間的層間絕緣膜、浮柵材料的同時加工，但也可以不進行上述同時加工而按每個存儲單元分離浮柵。
圖23(a)～圖38(b)是示出本第四實施方式的非易失性半導(dǎo)體存儲器制造方法一例的主要部分剖面圖或主要部分俯視圖。
首先，在半導(dǎo)體基板19上形成p型的阱20，利用例如熱氧化法，在阱20上形成10nm左右的柵絕緣膜(第三絕緣膜)21(圖23(a))。
接著，依次沉積成為第三柵極的摻雜了磷的聚硅膜22a、成為第五絕緣膜的硅氧化膜23a和硅氮化膜24a(圖23(b))。
接著，利用平版印刷術(shù)和干法刻蝕技術(shù)構(gòu)圖硅氮化膜24a、硅氧化膜23a和聚硅膜22a。通過該構(gòu)圖，硅氮化膜24a、硅氧化膜23a和聚硅膜22a就分別成為硅氮化膜圖形24、第五絕緣膜23和第三柵極22(圖23(c))。將硅氮化膜圖形24、第五絕緣膜23和第三柵極22構(gòu)圖成在Y方向上延伸的條紋狀。之后，沉積硅氧化膜25a，使上述條紋狀圖形的空隙部分不被完全填入(圖24(a))。
接著，通過選擇性地回蝕硅氧化膜25a，在硅氮化膜圖形24、第五絕緣膜23和第三柵極22的側(cè)壁上形成第四絕緣膜25(圖24(b))。這時，在上述Y方向上延伸形成的條紋狀圖形的空隙部分，柵絕緣膜21也被去除。接著，利用熱氧化或CVD形成柵絕緣膜(第一絕緣膜)26(圖24(c))。接著，沉積成為浮柵的聚硅膜27a，使上述空隙完全填滿(圖25(a))。
接著，利用回蝕或CMP去除一部分聚硅膜27a，使硅氮化膜圖形24的上部露出(圖25(b))。接著，沉積硅氮化膜28(圖25(c))。
接著，使用在垂直于Y方向的方向(X方向)上延伸的條紋狀的掩模圖形，依次刻蝕硅氮化膜28、硅氮化膜圖形24和聚硅膜27a。圖26中示出該階段中的主要部分俯視圖。此外，圖26的沿A-A’線的剖面和沿B-B’線的剖面在進行字線構(gòu)圖后分別成為圖27(a)和27(b)，圖26的沿C-C’線的剖面和沿D-D’線的剖面在進行字線構(gòu)圖后分別成為圖28(a)和28(b)。第三柵極22不被切斷、而依舊是在Y方向上延伸的狀態(tài)。此外，在該階段中，成為浮柵的聚硅膜27a在每個存儲單元中分離著。
接著，沉積硅氧化膜29，但這時，由硅氮化膜28、硅氮化膜圖形24和聚硅膜27a構(gòu)成的圖形的空隙部分被完全填入。若利用回蝕或CMP去除硅氧化膜29的一部分，使硅氮化膜28的上部露出，則上述圖26的沿A-A’線的剖面和沿B-B’線的剖面就分別成為圖29(a)和29(b)，圖26的沿C-C’線的剖面和沿D-D’線的剖面就分別成為圖30(a)和30(b)。
接著，將硅氧化膜29作為掩模，利用干法刻蝕去除硅氮化膜28和硅氮化膜圖形24。上述圖26的沿A-A’線的剖面和沿B-B’線的剖面就分別成為圖31(a)和31(b)，圖26的沿C-C’線的剖面和沿D-D’線的剖面就分別成為圖32(a)和32(b)。
接著，在利用各向同性的刻蝕(例如濕法刻蝕)部分去除聚硅膜27a側(cè)壁的第四絕緣膜25后，利用各向同性的刻蝕來刻蝕聚硅膜27a。上述圖26的沿A-A’線的剖面和沿B-B’線的剖面就分別成為圖33(a)和33(b)，圖26的沿C-C’線的剖面和沿D-D’線的剖面就分別成為圖34(a)和34(b)。浮柵(第一柵極)27就成為從圖33(a)看是凸型的形狀。
接著，依次沉積將浮柵27與控制柵之間絕緣的第二絕緣膜30和控制柵材料31a。上述圖26的沿A-A’線的剖面和沿B-B’線的剖面就分別成為圖35(a)和35(b)，圖26的沿C-C’線的剖面和沿D-D’線的剖面就分別成為圖36(a)和36(b)。
接著，利用CMP或回蝕去除控制柵材料31a，直到硅氧化膜29的上部露出。上述圖26的沿A-A’線的剖面和沿B-B’線的剖面就分別成為圖37(a)和37(b)，圖26的沿C-C’線的剖面和沿D-D’線的剖面就分別成為圖38(a)和38(b)。
在該階段中形成在X方向(第一方向)上延伸的控制柵(第二柵極)31(字線WL)。相鄰的字線WL間通過硅氧化膜29絕緣。此外，由于在上述圖26的階段中，每個存儲單元的浮柵27分離著，因此，在加工控制柵31時，不需要同時進行加工。
之后，在形成了層間絕緣膜后，形成通到控制柵31、阱20和第三柵極22的接觸孔、和向位于存儲器陣列外部的成為源極、漏極的反型層供電用的接觸孔，接著，沉積金屬膜，將其構(gòu)圖成為布線，完成存儲單元。
在經(jīng)過以上工序制成的非易失性半導(dǎo)體存儲器的存儲單元中，浮柵27的、與控制柵31之間夾有第二絕緣膜30的部分，成為比浮柵27的低部小的尺寸。這樣，既能充分確保浮柵27與控制柵31之間的面積，又能夠降低相鄰字線WL下的浮柵27間的對置面積。即，能夠兼顧確?？刂茤?1與浮柵27之間的耦合比和降低相鄰字線WL下的浮柵27間的電容耦合。其結(jié)果，能夠兼顧確保寫入/刪除的性能和降低因相鄰單元的狀態(tài)變化而引起的閾值變動。
(第五實施方式)在本第五實施方式中，例舉了疊層型存儲單元的一例即所謂的NAND型快閃存儲器中的例子。
圖39(a)、39(b)中示出NAND型快閃存儲器的讀出和寫入操作。
在讀出時，如圖39(a)所示，對選擇位線施加1V，對源極施加0V。為了判定選擇單元的狀態(tài)，與選擇位線連接的非選擇字線下的單元需要不取決于寫入狀態(tài)而使溝道成為導(dǎo)通，因此，對字線施加5V左右的電壓。這樣，就能夠判定選擇單元的閾值。
另一方面，在寫入時，對選擇位線施加0V，對非選擇位線施加5V。對選擇字線施加18V左右的高電壓，利用從硅基板流向浮柵的溝道電流進行寫入。
在非選擇位，對位線施加5V左右，緩和溝道與浮柵的電位差，禁止寫入。從而，非選擇字線下的溝道需要不取決于單元的寫入狀態(tài)而設(shè)為導(dǎo)通，需要對非選擇字線施加8V左右的電位。
圖40(a)～圖45(b)是示出本第五實施方式的非易失性半導(dǎo)體存儲器制造方法一例的主要部分剖面圖或主要部分俯視圖。
首先，在硅基板41中形成p型的阱42，接著利用熱氧化形成柵絕緣膜(第一絕緣膜)43(圖40(a))，在其上面利用例如CVD依次沉積成為浮柵的聚硅膜44a和硅氮化膜45a(圖40(b))。
接著，利用平版印刷術(shù)和干法刻蝕技術(shù)，將硅氮化膜45a和聚硅膜44a構(gòu)圖成條紋狀，形成硅氮化膜圖形45和聚硅膜圖形44b(圖40(c))。接著，將硅氮化膜圖形45和聚硅膜圖形44b作為掩模，依次刻蝕了柵絕緣膜43和硅基板41后，沉積硅氧化膜46，使它與硅氮化膜圖形45間的間隙被完全填入(圖41(a))。接著，利用CMP去除硅氧化膜46的一部分，使硅氮化膜圖形45的表面露出(圖41(b))。接著，刻蝕硅氧化膜46，使聚硅膜圖形44b的側(cè)壁露出(圖41(c))。
接著，對聚硅膜圖形44b進行各向同性的刻蝕(圖42(a))。之后，利用于法刻蝕或濕法刻蝕去除硅氮化膜圖形45(圖42(b))。這樣，聚硅膜圖形44b就成為截面是凸型的條紋狀圖形，構(gòu)成浮柵(第一柵極)44。接著，形成將浮柵44與控制柵電氣性絕緣的第二絕緣膜47。在該第二絕緣膜47中可以使用例如硅氧化膜或硅氧化膜/硅氮化膜/硅氧化膜的疊層膜。接著，沉積控制柵材料48a。在該控制柵材料48a可以使用例如聚硅膜、氮化鎢膜和鎢膜的疊層膜，即所謂的多金屬膜(圖42(c))。
利用平版印刷術(shù)和干法刻蝕技術(shù)對其構(gòu)圖，形成控制柵(第二柵極)48(字線WL)(圖43)。在構(gòu)圖時，使用在X方向上延伸的條紋狀的掩模圖形，利用控制柵48、第二絕緣膜47和浮柵44的同時加工。
上述圖43的沿A-A’線的剖面和沿B-B’線的剖面就分別成為圖44(a)和44(b)，圖43的沿C-C’線的剖面和沿D-D’線的剖面就分別成為圖45(a)和45(b)。
之后，在形成了層間絕緣膜后，形成通到控制柵48和阱42的接觸孔、和向位于存儲器陣列外部的成為源極、漏極的反型層供電用的接觸孔，接著，沉積金屬膜，將其構(gòu)圖成為布線，完成存儲單元。
在經(jīng)過以上工序制成的非易失性半導(dǎo)體存儲器的存儲單元中，浮柵44的、與控制柵48之間夾有第二絕緣膜47的部分，成為比浮柵44的低部小的尺寸。這樣，既能充分確保浮柵44與控制柵48之間的面積，又能夠降低相鄰字線WL下的浮柵44間的對置面積。即，能夠兼顧確?？刂茤?8與浮柵44之間的耦合比和降低相鄰字線WL下的浮柵44間的電容耦合。其結(jié)果，能夠兼顧確保寫入/刪除的性能和降低因相鄰單元的狀態(tài)變化而引起的閾值變動。
(第六實施方式)在上述第五實施方式中，在形成浮柵的條紋狀圖形后，利用各向同性刻蝕將浮柵的形狀形成為凸型，但也可以通過用兩層聚硅形成浮柵，來將浮柵的形狀形成為凸型。
圖46(a)～圖49(c)是示出本第六實施方式的非易失性半導(dǎo)體存儲器制造方法一例的主要部分剖面圖。
首先，在硅基板41中形成p型的阱42，接著，利用例如熱氧化法形成柵絕緣膜43(圖46(a))，在其上面利用例如CVD依次沉積成為浮柵的聚硅膜44a和硅氮化膜45a(圖46(b))。
接著，利用平版印刷術(shù)和干法刻蝕技術(shù)，將硅氮化膜45a和聚硅膜44a構(gòu)圖成條紋狀，形成硅氮化膜圖形45和聚硅膜圖形44b(圖46(c))。接著，將硅氮化膜圖形45和聚硅膜圖形44b作為掩模，依次刻蝕柵絕緣膜43和硅基板41后，沉積硅氧化膜46，使它與硅氮化膜圖形45間的間隙被完全填入(圖47(a))。接著，利用CMP去除硅氧化膜46的一部分，使硅氮化膜圖形45的表面露出(圖47(b))。接著，利用干法刻蝕去除硅氮化膜圖形45，使聚硅膜圖形44b的表面露出(圖47(c))。
接著，沉積硅氧化膜49a，使去除了硅氮化膜圖形45后的空隙不被完全填入(圖48(a))。接著，回蝕硅氧化膜49a，形成側(cè)壁49(圖48(b))。然后，沉積成為浮柵(第二層)的聚硅膜50(圖48(c))。
接著，利用回蝕或CMP部分去除聚硅膜50，使硅氧化膜46的表面露出(圖49(a))。接著，利用回蝕去除硅氧化膜46的一部分和側(cè)壁49，使聚硅膜50的側(cè)壁和聚硅膜圖形44b上部中的沒被聚硅膜50覆蓋的部分露出(圖49(b))。這樣，聚硅膜圖形44b和聚硅膜50的疊層就成為截面是凸型的條紋狀圖形，構(gòu)成浮柵44。接著，形成將浮柵44與控制柵電氣性絕緣的第二絕緣膜47。在該第二絕緣膜47中可以使用例如硅氧化膜或硅氧化膜/硅氮化膜/硅氧化膜的疊層膜。接著，沉積控制柵材料48a。在該控制柵材料48a中可以使用例如聚硅膜、氮化鎢膜和鎢膜的疊層膜，即所謂的多金屬膜(圖49(c))。
之后，與上述第五實施方式同樣地，利用平版印刷術(shù)和干法刻蝕技術(shù)對其構(gòu)圖，形成控制柵48(字線WL)。在構(gòu)圖時，使用在X方向上延伸的條紋狀的掩模圖形，利用控制柵48、第二絕緣膜47和浮柵44的同時加工。
之后，在形成了層間絕緣膜后，形成通到控制柵48和阱42的接觸孔、和向位于存儲器陣列外部的成為源極、漏極的反型層供電用的接觸孔，接著，沉積金屬膜，將其構(gòu)圖成為布線，完成存儲單元。
在經(jīng)過以上工序制成的非易失性半導(dǎo)體存儲器的存儲單元中，浮柵44的、與控制柵48之間夾有第二絕緣膜47的部分，成為比浮柵44的低部小的尺寸。這樣，既能充分確保浮柵44與控制柵48之間的面積，又能夠降低相鄰字線WL下的浮柵44間的對置面積。即，能夠兼顧確?？刂茤?8與浮柵44之間的耦合比和降低相鄰字線WL下的浮柵44間的電容耦合。其結(jié)果，能夠兼顧確保寫入/刪除的性能和降低因相鄰單元的狀態(tài)變化而引起的閾值變動。
(第七實施方式)在上述第五實施方式、第六實施方式中，按每個存儲單元分離浮柵時，進行了控制柵材料、浮柵與控制柵之間的層間絕緣膜(第二絕緣膜)、浮柵材料的同時加工，但也可以不進行上述同時加工而按每個存儲單元分離浮柵。
圖50(a)～圖63(b)是示出本第七實施方式的非易失性半導(dǎo)體存儲器制造方法一例的主要部分剖面圖或主要部分俯視圖。
首先，在硅基板51中形成p型的阱52，接著，利用例如熱氧化法形成柵絕緣膜(第一絕緣膜)53(圖50(a))，在其上面利用例如CVD依次沉積成為浮柵的聚硅膜54a和硅氮化膜55a(圖50(b))。接著，利用平版印刷術(shù)和干法刻蝕技術(shù)，將硅氮化膜55a和聚硅膜54a構(gòu)圖成條紋狀，分別形成硅氮化膜圖形55和聚硅膜圖形54b(圖50(c))。
接著，將聚硅膜圖形54b和硅氮化膜圖形55作為掩模，依次刻蝕柵絕緣膜53和硅基板51后，沉積硅氧化膜56，使它與硅氮化膜圖形55間的間隙被完全填入(圖51(a))。接著，利用CMP去除硅氧化膜56的一部分，使硅氮化膜圖形55的表面露出(圖51(b))。接著，利用干法刻蝕去除硅氧化膜56，使聚硅膜圖形54b側(cè)面的一部分露出(圖51(c))。
接著，對聚硅膜圖形54b進行各向同性的刻蝕(圖52(a))。這樣，聚硅膜圖形54b就成為截面是凸型的條紋狀圖形。
之后，沉積硅氮化膜57(圖52(b))。接著，使用具有與條紋狀聚硅膜圖形54b的條紋方向垂直的線/空隙的條紋的掩模，依次刻蝕硅氮化膜57、硅氮化膜圖形55和聚硅膜圖形54b。圖53示出該階段中的主要部分俯視圖。此外，上述圖53的沿A-A’線的剖面和沿B-B’線的剖面分別成為圖54(a)和54(b)，圖53的沿C-C’線的剖面和沿D-D’線的剖面分別成為圖55(a)和55(b)。在該階段中，條紋狀的聚硅膜圖形54b按每個存儲單元被分離，成為浮柵(第一柵極)54。
接著，沉積硅氧化膜58，但這時，由硅氮化膜57、硅氮化膜圖形55和浮柵54構(gòu)成的圖形的空隙部分被完全填入。若利用回蝕或CMP去除硅氧化膜58的一部分，使硅氮化膜57的上部露出，則上述圖53的沿A-A’線的剖面和沿B-B’線的剖面就分別成為圖56(a)和56(b)，圖53的沿C-C’線的剖面和沿D-D’線的剖面就分別成為圖57(a)和57(b)。
接著，將硅氧化膜58作為掩模，利用干法刻蝕去除硅氮化膜57和硅氮化膜圖形55。上述圖53的沿A-A’線的剖面和沿B-B’線的剖面就分別成為圖58(a)和58(b)，圖53的沿C-C’線的剖面和沿D-D’線的剖面就分別成為圖59(a)和59(b)。
接著，依次沉積將浮柵54與控制柵之間絕緣的第二絕緣膜59、控制柵材料60a。上述圖53的沿A-A’線的剖面和沿B-B’線的剖面就分別成為圖60(a)和60(b)，圖53的沿C-C’線的剖面和沿D-D’線的剖面就分別成為圖61(a)和61(b)。
接著，利用CMP或回蝕去除控制柵材料60a，直到第二絕緣膜59的上部或硅氧化膜58的上部露出。上述圖53的沿A-A’線的剖面和沿B-B’線的剖面就分別成為圖62(a)和62(b)，圖53的沿C-C’線的剖面和沿D-D’線的剖面就分別成為圖63(a)和63(b)。
在該階段形成在X方向上延伸的控制柵(第一柵極)60(字線WL)。相鄰的控制柵60之間通過硅氧化膜58被絕緣。此外，由于在上述圖53的階段浮柵54在每個存儲單元分離著，因此，在加工控制柵60時，不需要同時進行加工。
之后，在形成了層間絕緣膜后，形成通到控制柵60和阱52的接觸孔、和向位于存儲器陣列外部的成為源極、漏極的反型層供電用的接觸孔，接著，沉積金屬膜，將其構(gòu)圖成為布線，完成存儲單元。
在經(jīng)過以上工序制成的非易失性半導(dǎo)體存儲器的存儲單元中，浮柵54的、與控制柵60之間夾有第二絕緣膜59的部分，成為比浮柵54的低部小的尺寸。這樣，既能充分確保浮柵54與控制柵60之間的面積，又能夠降低相鄰字線WL下的浮柵54間的對置面積。即，能夠兼顧確?？刂茤?0與浮柵54之間的耦合比和降低相鄰字線WL下的浮柵54間的電容耦合。其結(jié)果，能夠兼顧確保寫入/刪除的性能和降低因相鄰單元的狀態(tài)變化而引起的閾值變動。
工業(yè)上的可利用性本發(fā)明的非易失性半導(dǎo)體存儲器，可適用于便攜式個人計算機和數(shù)字靜像攝像機等小型便攜式信息設(shè)備用存儲裝置。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲器，具有形成在硅基板上的第一導(dǎo)電型的阱；多個第一柵極，在上述硅基板上夾著第一絕緣膜與上述硅基板平行、且在與第一方向垂直的第二方向上等間隔排列；第二柵極，在上述第一方向上延伸，并夾著覆蓋上述第一柵極的第二絕緣膜而形成，其特征在于，上述第一柵極的與上述第二絕緣膜接觸的部分的上述第一方向的尺寸，小于上述第一柵極的與上述第一絕緣膜接觸的部分的上述第一方向的尺寸。
2.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲器，其特征在于，具有在上述第二方向上延伸的多個第三柵極，上述第三柵極與上述硅基板之間夾著第三絕緣膜、與上述第一柵極之間夾著第四絕緣膜、與上述第二柵極之間夾著第五絕緣膜及上述第二絕緣膜而形成。
3.如權(quán)利要求2所述的非易失性半導(dǎo)體存儲器，其特征在于，具有多個在上述第一方向上延伸的條紋狀的第六絕緣膜，在上述第六絕緣膜的空隙部分填入有上述第一柵極，上述第一柵極的上部表面及上述第六絕緣膜的空隙部分夾著上述第二絕緣膜被上述第二柵極填入。
4.如權(quán)利要求2所述的非易失性半導(dǎo)體存儲器，其特征在于，使用在上述第三柵極上施加電壓而形成的反型層作為數(shù)據(jù)線。
5.如權(quán)利要求2所述的非易失性半導(dǎo)體存儲器，其特征在于，上述第一柵極由一層聚硅膜形成。
6.如權(quán)利要求2所述的非易失性半導(dǎo)體存儲器，其特征在于，上述第一柵極由兩層聚硅膜形成。
7.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲器，其特征在于，具有在上述第二方向上延伸的上述硅基板表面上形成的多個溝槽、和填入在上述多個溝槽中的第三絕緣膜。
8.如權(quán)利要求7所述的非易失性半導(dǎo)體存儲器，其特征在于，具有在上述第一方向上延伸的多個條紋狀的第四絕緣膜，在上述第四絕緣膜的空隙部分填入有上述第一柵極，上述第一柵極的上部表面及上述第四絕緣膜的空隙部分夾著上述第二絕緣膜被上述第二柵極填入。
9.如權(quán)利要求7所述的非易失性半導(dǎo)體存儲器，其特征在于，上述第一柵極由一層聚硅膜形成。
10.如權(quán)利要求7所述的非易失性半導(dǎo)體存儲器，其特征在于，上述第一柵極由兩層聚硅膜形成。
11.一種非易失性半導(dǎo)體存儲器的制造方法，包括(a)在硅基板上形成第一導(dǎo)電型的阱的工序；(b)在上述硅基板上形成第一絕緣膜的工序；(c)形成多個第一柵極的工序，上述第一柵極與上述阱之間夾著上述第一絕緣膜，上述第一柵極平行于上述硅基板、且在垂直于第一方向的第二方向上等間隔排列；(d)在上述第一方向上延伸形成第二柵極的工序，上述第二柵極與上述第一柵極之間夾著第二絕緣膜，其特征在于，將上述第一柵極的與上述第二絕緣膜接觸的部分的上述第一方向的尺寸，設(shè)置成小于上述第一柵極的與上述第一絕緣膜接觸的部分的上述第一方向的尺寸。
12.一種非易失性半導(dǎo)體存儲器的制造方法，包括(a)在硅基板上形成第一導(dǎo)電型的阱的工序；(b)在上述硅基板上形成第一絕緣膜的工序；(c)形成多個第一柵極的工序，上述第一柵極與上述阱之間夾著上述第一絕緣膜，上述第一柵極平行于上述硅基板、且在垂直于第一方向的第二方向上等間隔排列；(d)形成在上述第二方向上延伸的多個第三柵極的工序，上述第三柵極與上述硅基板之間夾著第三絕緣膜、與上述第一柵極之間夾著第四絕緣膜；(e)形成在上述第一方向上延伸的多個第二柵極的工序，上述第二柵極與上述第一柵極之間夾著第二絕緣膜、與上述第三柵極之間夾著第五絕緣膜及上述第二絕緣膜，其特征在于，將上述第一柵極的與上述第二絕緣膜接觸的部分的上述第一方向的尺寸，設(shè)置成小于上述第一柵極的與上述第一絕緣膜接觸的部分的上述第一方向的尺寸。
13.如權(quán)利要求12所述的非易失性半導(dǎo)體存儲器的制造方法，其特征在于，還具有(f)沉積形成上述第一柵極的材料的工序；(g)將形成上述第一柵極的上述材料加工成在上述第二方向上延伸的條紋狀的線和空隙的工序；(h)使形成為條紋狀的上述材料的上部變細的工序。
14.如權(quán)利要求13所述的非易失性半導(dǎo)體存儲器的制造方法，其特征在于，還具有(i)形成在上述第二方向上延伸的條紋狀的絕緣膜圖形的工序，使得上述第一柵極存在于形成為條紋狀的上述絕緣膜圖形的空隙中；(j)用上述第二絕緣膜覆蓋上述第一柵極的上部表面和形成為條紋狀的上述絕緣膜圖形的空隙部分的工序；(k)在上述第一柵極上夾著上述第二絕緣膜形成上述第二柵極的工序。
15.如權(quán)利要求12所述的非易失性半導(dǎo)體存儲器的制造方法，其特征在于，還具有(f)沉積形成上述第一柵極的第一材料的工序；(g)將形成上述第一柵極的上述第一材料加工成在上述第二方向上延伸的條紋狀的線和空隙的工序；(h)在形成為條紋狀的上述第一材料的上部形成比上述第一材料的線寬細的第二材料的條紋圖形、且使其與上述第一材料接觸的工序。
16.如權(quán)利要求15所述的非易失性半導(dǎo)體存儲器的制造方法，其特征在于，還具有(i)形成在上述第二方向上延伸的條紋狀的絕緣膜圖形的工序，使得上述第一柵極存在于形成為條紋狀的上述絕緣膜圖形的空隙中；(j)用上述第二絕緣膜覆蓋上述第一柵極的上部表面和形成為條紋狀的上述絕緣膜圖形的空隙部分的工序；(k)在上述第一柵極上夾著上述第二絕緣膜形成上述第二柵極的工序。
17.如權(quán)利要求12所述的非易失性半導(dǎo)體存儲器的制造方法，其特征在于，還具有(f)沉積形成上述第一柵極的材料的工序；(g)在每個存儲單元將形成上述第一柵極的上述材料分離的工序；(h)使在每個上述存儲單元分離的上述材料的上部在上述第一方向上變細的工序。
18.如權(quán)利要求17所述的非易失性半導(dǎo)體存儲器的制造方法，其特征在于，還具有(i)形成在上述第二方向上延伸的條紋狀的絕緣膜圖形的工序，使得上述第一柵極存在于形成為條紋狀的上述絕緣膜圖形的空隙中；(j)用上述第二絕緣膜覆蓋上述第一柵極的上部表面和形成為條紋狀的上述絕緣膜圖形的空隙部分的工序；(k)在上述第一柵極上夾著上述第二絕緣膜形成上述第二柵極的工序。
19.一種非易失性半導(dǎo)體存儲器的制造方法，包括(a)在硅基板上形成第一導(dǎo)電型的阱的工序；(b)在上述硅基板上形成第一絕緣膜的工序；(c)形成多個第一柵極的工序，上述第一柵極與上述阱之間夾著上述第一絕緣膜，且上述第一柵極平行于上述硅基板、且在垂直于第一方向的第二方向上等間隔排列；(d)在上述硅基板的表面上形成在上述第二方向上延伸的多個溝槽的工序；(e)在上述多個溝槽中填入第三絕緣膜的工序；(f)形成與上述第一柵極之間夾著第二絕緣膜、且在上述第一方向上延伸的多個第二柵極的工序，其特征在于，將上述第一柵極的與上述第二絕緣膜接觸的部分的上述第一方向的尺寸，設(shè)置成小于上述第一柵極的與上述第一絕緣膜接觸的部分的上述第一方向的尺寸。
20.如權(quán)利要求19所述的非易失性半導(dǎo)體存儲器的制造方法，其特征在于，還具有(g)沉積形成上述第一柵極的材料的工序；(h)將形成上述第一柵極的上述材料加工成在上述第二方向上延伸的條紋狀的線和空隙的工序；(i)使形成為條紋狀的上述材料的上部變細的工序。
21.如權(quán)利要求20所述的非易失性半導(dǎo)體存儲器的制造方法，其特征在于，還具有(j)形成在上述第二方向上延伸的條紋狀的絕緣膜圖形的工序，使得上述第一柵極存在于形成為條紋狀的上述絕緣膜圖形的空隙中；(k)用上述第二絕緣膜覆蓋上述第一柵極的上部表面和形成為條紋狀的上述絕緣膜圖形的空隙部分的工序；(l)在上述第一柵極上夾著上述第二絕緣膜形成上述第二柵極的工序。
22.如權(quán)利要求19所述的非易失性半導(dǎo)體存儲器的制造方法，其特征在于，還具有(g)沉積形成上述第一柵極的第一材料的工序；(h)將形成上述第一柵極的上述第一材料加工成在上述第二方向上延伸的條紋狀的線和空隙的工序；(i)在形成為條紋狀的上述第一材料的上部，形成比上述第一材料的線寬細的第二材料的條紋圖形、且使其與上述第一材料接觸的工序。
23.如權(quán)利要求22所述的非易失性半導(dǎo)體存儲器的制造方法，其特征在于，還具有(j)形成在上述第二方向上延伸的條紋狀的絕緣膜圖形的工序，使得上述第一柵極存在于形成為條紋狀的上述絕緣膜圖形的空隙中；(k)用上述第二絕緣膜覆蓋上述第一柵極的上部表面和形成為條紋狀的上述絕緣膜圖形的空隙部分的工序；(l)在上述第一柵極上夾著上述第二絕緣膜形成上述第二柵極的工序。
24.如權(quán)利要求19所述的非易失性半導(dǎo)體存儲器的制造方法，其特征在于，還具有(g)沉積形成上述第一柵極的材料的工序；(h)在每個存儲單元將形成上述第一柵極的上述材料分離的工序；(i)使在每個上述存儲單元分離的上述材料的上部在上述第一方向上變細的工序。
25.如權(quán)利要求24所述的非易失性半導(dǎo)體存儲器的制造方法，其特征在于，還具有(j)形成在上述第二方向上延伸的條紋狀的絕緣膜圖形的工序，使得上述第一柵極存在于形成為條紋狀的上述絕緣膜圖形的空隙中；(k)用上述第二絕緣膜覆蓋上述第一柵極的上部表面和形成為條紋狀的上述絕緣膜圖形的空隙部分的工序；(l)在上述第一柵極上夾著上述第二絕緣膜形成上述第二柵極的工序。
全文摘要
本發(fā)明涉及一種非易失性半導(dǎo)體存儲器及其制造方法。在90nm級以后的進一步微細化的非易失性半導(dǎo)體存儲器中，提供一種能夠降低相鄰的浮柵間的靜電電容、且降低因相鄰的存儲單元間的干擾而產(chǎn)生的閾值變化的技術(shù)。通過將存儲單元的浮柵(3)的形狀設(shè)置為凸型，使浮柵(3)的通過控制柵(4)和第二絕緣膜(8)的部分具有比浮柵(3)的低部小的尺寸，既能夠充分確保浮柵(3)與控制柵(4)之間的面積，又能降低相鄰的字線(WL)下的浮柵(3)間的對置面積，在確保浮柵(3)與控制柵(4)之間的電容耦合比的同時，降低相鄰的浮柵(3)間的對置面積，進而降低閾值變動的影響。
文檔編號H01L27/10GK1674285SQ20051000384
公開日2005年9月28日 申請日期2005年1月7日 優(yōu)先權(quán)日2004年3月24日
發(fā)明者笹子佳孝, 小林孝 申請人:株式會社瑞薩科技