專利名稱：高密度finfet集成方案的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及晶體管，尤其涉及公知如FinFET的鰭片型晶體管及改進(jìn)的制造工藝和FinFET結(jié)構(gòu)。
背景技術(shù)：
隨著晶體管尺寸繼續(xù)減小的需求，出現(xiàn)了新的并且更小型的晶體管。晶體管技術(shù)的一個(gè)最近的發(fā)展是公知為FinFET的鰭片型場(chǎng)效應(yīng)晶體管的引入。通過參考在文中接合的Hu等(下文中為“Hu”)的美國專利6,413,802公開了包括中心鰭片的FinFET結(jié)構(gòu)，所述中心鰭片具有沿其中心的溝道和鰭片結(jié)構(gòu)末端處的源極和漏極。柵極導(dǎo)體覆蓋所述溝道部分。
盡管FinFET結(jié)構(gòu)減小了晶體管基器件的尺寸，但繼續(xù)減小FinFET晶體管的尺寸仍很重要。下面描述的本發(fā)明提供了減小相鄰FinFET之間的距離的方法和結(jié)構(gòu)，由此減小晶體管基結(jié)構(gòu)的整體尺寸。

發(fā)明內(nèi)容
本發(fā)明提供了一種制造鰭片型場(chǎng)效應(yīng)晶體管(FinFET)的方法，所述方法始于在襯底上構(gòu)圖矩形犧牲心軸。接著，本發(fā)明沿所述心軸的垂直表面形成掩模側(cè)壁。接下來，除去所述心軸并蝕刻所述半導(dǎo)體層未被所述硬掩模保護(hù)的部分，以留下具有兩個(gè)較長鰭片和兩個(gè)較短部分的半導(dǎo)體材料的獨(dú)立矩形環(huán)。本工藝?yán)^續(xù)在所述兩個(gè)較長鰭片的中心部分上構(gòu)圖矩形柵極導(dǎo)體，其中所述柵極導(dǎo)體與所述兩個(gè)較長鰭片交叉。接著，本發(fā)明摻雜所述半導(dǎo)體材料未被所述柵極導(dǎo)體覆蓋的部分，以在所述鰭片的延伸超過所述柵極的部分中形成源極和漏極區(qū)。隨后，本發(fā)明沿所述柵極導(dǎo)體形成絕緣側(cè)壁。
然后，本發(fā)明用導(dǎo)電接觸材料覆蓋所述柵極導(dǎo)體和所述半導(dǎo)體材料，并在所述兩個(gè)較長鰭片的第一鰭片的源極和漏極區(qū)上的一部分所述導(dǎo)電接觸材料之上形成接觸掩模。本發(fā)明隨之選擇性蝕刻所述導(dǎo)電接觸材料和所述半導(dǎo)體材料未被所述接觸掩模保護(hù)的區(qū)域。這在所述第一鰭片的源極和漏極區(qū)上留下所述導(dǎo)電接觸材料，并除去所述兩個(gè)較長鰭片的第二鰭片的源極和漏極區(qū)。
此工藝形成了獨(dú)特的FinFET，它具有包括中心溝道區(qū)和鄰近所述溝道區(qū)的源極和漏極區(qū)的第一鰭片，與所述第一鰭片交叉并覆蓋所述溝道區(qū)的柵極結(jié)構(gòu)，以及只具有溝道區(qū)的第二鰭片。所述第二鰭片平行于所述第一鰭片，并被所述柵極覆蓋。
在此獨(dú)特結(jié)構(gòu)中，所述第二鰭片具有與所述柵極結(jié)構(gòu)的寬度相等的長度而所述第一鰭片長于所述第二鰭片。所述第一鰭片的源極和漏極區(qū)延伸超過所述柵極結(jié)構(gòu)；然而，所述第二鰭片沒有延伸超過所述柵極結(jié)構(gòu)。所述源極和漏極接觸只覆蓋所述第一鰭片的所述源極和漏極區(qū)，而沒有接觸置于鄰近所述第二鰭片。


參考附圖，通過下述本發(fā)明優(yōu)選實(shí)施例的詳細(xì)描述，將更好地理解上述和其它目的、方面和優(yōu)點(diǎn)，其中圖1A為根據(jù)本發(fā)明部分完成的FinFET結(jié)構(gòu)的示意性頂部視圖；圖1B為沿圖1A中的線A-A’的橫截面圖；圖1C為沿圖1A中的線B-B’的橫截面圖；圖2A為根據(jù)本發(fā)明部分完成的FinFET結(jié)構(gòu)的示意性頂部視圖；圖2B為沿圖2A中的線A-A’的橫截面圖；圖2C為沿圖2A中的線B-B’的橫截面圖；圖3A為根據(jù)本發(fā)明部分完成的FinFET結(jié)構(gòu)的示意性頂部視圖；圖3B為沿圖3A中的線A-A’的橫截面圖；
圖3C為沿圖3A中的線B-B’的橫截面圖；圖4A為根據(jù)本發(fā)明部分完成的FinFET結(jié)構(gòu)的示意性頂部視圖；圖4B為沿圖4A中的線A-A’的橫截面圖；圖4C為沿圖4A中的線B-B’的橫截面圖；圖4D為沿圖4A中的線C-C’的橫截面圖；圖5A為示意性透視圖，示出了與柵極交叉的本發(fā)明的鰭片；圖5B為圖5A中所示結(jié)構(gòu)的示意性頂部視圖；圖6A為示意性頂部視圖，示出了當(dāng)利用常規(guī)修整(trim)掩模時(shí)所需的間隔；圖6B為示意性頂部視圖，示出了當(dāng)避免使用修整掩模時(shí)利用本發(fā)明可以獲得的間隔；以及圖7為流程圖，示出了本發(fā)明的優(yōu)選方法。
具體實(shí)施例方式
由于FinFET中的硅鰭片明顯薄于柵極長度，限定鰭片厚度的非常規(guī)方式是有用的。為了形成鰭片，本發(fā)明使用了側(cè)壁圖像轉(zhuǎn)移(SIT)工藝。由于所有通過SIT工藝留在晶片上的圖形為環(huán)形，所以需要修整掩模(TR)除去在側(cè)壁圖像轉(zhuǎn)移工藝期間形成的多余的鰭片圖形。修整掩模將環(huán)斷為具有末端的線。修整掩模需要臨界圖像容差和布局。因此，修整掩模成本高并會(huì)降低產(chǎn)量。此外，由于修整的鰭片為二次對(duì)準(zhǔn)到后來的掩模，所以修整掩模增加了其它覆層的需求。下面描述的本發(fā)明消除了使用此種修整掩模的需要。
如上所述，本發(fā)明使用側(cè)壁圖像轉(zhuǎn)移工藝形成用于FinFET器件的鰭片，而同時(shí)本發(fā)明取消了對(duì)分離修整掩模的需求。相反，本發(fā)明使用與限定源極和漏極接觸相同的掩模修整在側(cè)壁圖像轉(zhuǎn)移工藝期間形成的環(huán)結(jié)構(gòu)的多余部分。本發(fā)明的方法始于構(gòu)圖覆蓋半導(dǎo)體材料層11的硬掩模層16上的矩形犧牲心軸10，如圖1A所示。接下來，本發(fā)明形成沿心軸10垂直表面的側(cè)壁隔離物12。通過淀積掩模材料并接著實(shí)施選擇性各向異性蝕刻工藝形成側(cè)壁隔離物12，所述蝕刻工藝以基本上高于從垂直表面除去材料的速率從水平表面除去材料。此工藝只留下沿心軸10的側(cè)面的淀積的掩模材料12，如圖1A所示。接著，除去心軸10，使用隔離物12作為掩模蝕刻硬掩模材料16，并除去隔離物12，以留下具有兩個(gè)較長部分15和兩個(gè)較短部分14的掩模材料16的獨(dú)立矩形環(huán)。
使用蝕刻工藝除去下面的半導(dǎo)體材料11未被掩模16保護(hù)的部分。這會(huì)留下如圖1B和1C中清楚示出的被掩模材料16覆蓋的半導(dǎo)體材料11的獨(dú)立矩形環(huán)。圖1A為結(jié)構(gòu)的頂部視圖，圖1B為沿圖1A中的線A-A’的橫截面圖，而圖1C為沿圖1A中的線B-B’的橫截面圖。半導(dǎo)體材料11的較長鰭片21垂直于半導(dǎo)體材料11的較短部分22。
通過構(gòu)圖兩個(gè)較長鰭片21的中心部分之上的矩形柵極導(dǎo)體20繼續(xù)該工藝，其中柵極導(dǎo)體20與兩個(gè)較長鰭片21交叉，如圖2A-2C所示。接下來，本發(fā)明摻雜半導(dǎo)體環(huán)11未被柵極導(dǎo)體20覆蓋的部分，以在較長鰭片21的延伸超過柵極20的部分中形成導(dǎo)電源極和漏極區(qū)。在此之后，本發(fā)明沿柵極導(dǎo)體20形成絕緣側(cè)壁31，如圖3C所示。在這里隔離物31和柵極20有時(shí)稱作柵極結(jié)構(gòu)。
然后，如圖3A-3C所示，本發(fā)明用導(dǎo)電接觸材料30(例如多晶硅)覆蓋柵極導(dǎo)體20和半導(dǎo)體材料11。如圖3B和3C中清楚所示，導(dǎo)電材料30完全覆蓋鰭片結(jié)構(gòu)11，而具有小于柵極20和隔離物31的高度。導(dǎo)電材料30不應(yīng)該覆蓋柵極20，否則柵極20可能短路到源極和漏極接觸?？梢赃x擇性淀積導(dǎo)電材料30以不超過柵極20的高度，或者可以隨后使用公知的蝕刻或過拋光工藝使導(dǎo)電材料30凹入柵極20的高度之下。
下一步，如圖4A所示，本發(fā)明在兩個(gè)較長鰭片21的第一個(gè)鰭片42的源極和漏極區(qū)之上的一部分導(dǎo)電接觸材料30上形成接觸掩模40。緊接著，本發(fā)明選擇性蝕刻導(dǎo)電接觸材料30和半導(dǎo)體材料11的未被接觸掩模保護(hù)的區(qū)域。此蝕刻將不會(huì)影響柵極20或隔離物31。這只會(huì)在第一鰭片42的源極和漏極區(qū)上留下導(dǎo)電接觸材料30，并會(huì)除去兩個(gè)較長鰭片21的第二鰭片41的源極和漏極區(qū)。因此，接觸掩模40通過構(gòu)圖源極和漏極接觸和通過修整半導(dǎo)體材料11的多余部分，實(shí)現(xiàn)兩個(gè)功能。通過以這種方式利用接觸掩模，本發(fā)明避免了對(duì)分離修整掩模的需求。
圖4B為沿圖4A中的線A-A’的橫截面圖，圖4C為沿圖4A中的線B-B’的橫截面圖，而圖4D為沿圖4A中的線C-C’的橫截面圖。此外，圖5A為示意性透視圖，示出了與柵極20交叉的本發(fā)明的鰭片41、42，而圖5B為圖5A中所示結(jié)構(gòu)的示意性頂部視圖。這些附圖顯示出，所得的本發(fā)明的結(jié)構(gòu)為獨(dú)特的FinFET，它具有包括中心溝道區(qū)55和鄰近溝道區(qū)55的源極和漏極區(qū)56的第一鰭片42。柵極20與第一鰭片42交叉，并覆蓋溝道區(qū)55。第二鰭片41只具有溝道區(qū)。第二鰭片41平行于第一鰭片42，并被柵極結(jié)構(gòu)覆蓋。
在此獨(dú)特結(jié)構(gòu)中，第二鰭片41具有與柵極結(jié)構(gòu)的寬度相等的長度而第一鰭片42長于第二鰭片。第一鰭片的源極和漏極區(qū)56延伸超過柵極結(jié)構(gòu)；然而，第二鰭片41沒有延伸超過柵極結(jié)構(gòu)，這是因?yàn)楫?dāng)構(gòu)圖源極和漏極接觸30時(shí)第二鰭片41的那部分被修整了。源極和漏極接觸30只覆蓋第一鰭片42的源極和漏極區(qū)56，而沒有接觸置于鄰近第二鰭片41。
圖6A為示意性頂部視圖，示出了當(dāng)利用修整掩模53時(shí)所需的間隔，而圖6B為示意性頂部視圖，示出了當(dāng)避免使用修整掩模時(shí)利用本發(fā)明可以獲得的間隔。如圖6A所示，至少要產(chǎn)生一個(gè)單位間隔“Z”以容納修整掩模53。在本實(shí)例中，在修整掩模53和鄰近硅島掩模RX(51)之間提供了半個(gè)單位(Z/2)，并且修整掩模本身延伸超過與修整掩模53相關(guān)的硅島掩模RX(50)的邊緣半個(gè)單位(Z/2)。相反，如圖6B所示，由于沒有在本發(fā)明中使用修整掩模，所以鄰近硅島掩模51可以置于半導(dǎo)體環(huán)11的邊緣的半個(gè)單位(Z/2)之內(nèi)(或與鄰近硅島掩模50間距一個(gè)單位(Z))。由于RX尺寸減小，所以從接觸區(qū)會(huì)獲得更低的寄生電容。得到了具有更簡單布圖規(guī)則的更密集布圖和減少的工藝成本。
圖7為流程圖，示出了本發(fā)明的優(yōu)選方法。更具體地說，本方法在半導(dǎo)體層上構(gòu)圖矩形犧牲心軸700、沿心軸的垂直表面形成掩模側(cè)壁702、除去心軸704、并蝕刻硬掩模未被側(cè)壁保護(hù)的部分。在除去掩模側(cè)壁之后，本發(fā)明蝕刻半導(dǎo)體層未被硬掩模保護(hù)的部分706，以留下具有兩個(gè)較長鰭片和兩個(gè)較短部分的半導(dǎo)體材料的獨(dú)立矩形環(huán)。本發(fā)明在兩個(gè)較長鰭片的中心部分上構(gòu)圖矩形柵極導(dǎo)體708。本發(fā)明摻雜半導(dǎo)體材料未被柵極導(dǎo)體覆蓋的部分710，以在鰭片的延伸超過柵極的部分中形成源極和漏極區(qū)。接著，本發(fā)明沿柵極導(dǎo)體形成絕緣側(cè)壁712，并用導(dǎo)電接觸材料覆蓋柵極導(dǎo)體和半導(dǎo)體材料。平面化或回蝕刻導(dǎo)電材料，直到暴露柵極導(dǎo)體。然后，本發(fā)明在兩個(gè)較長鰭片的第一鰭片的源極和漏極區(qū)之上的一部分導(dǎo)電接觸材料上形成接觸掩模714，并選擇性蝕刻導(dǎo)電接觸材料和半導(dǎo)體材料未被接觸掩模保護(hù)的區(qū)域716。選擇性蝕刻工藝716在第一鰭片的源極和漏極區(qū)上留下導(dǎo)電接觸材料，并除去兩個(gè)較長鰭片的第二鰭片的源極和漏極區(qū)。
因此，如上所示，只在常規(guī)CMOS設(shè)計(jì)中添加了一個(gè)掩模即“FN”級(jí)掩模，此掩模用于限定在其周圍形成隔離物的心軸10。在柵極光刻和處理(PC)之后使用常規(guī)硅島掩模(RX)，以同時(shí)限定柵極外部的源極/漏極區(qū)，和修整電路不需要的鰭片。這消除了“修整”掩模(TR)和相關(guān)的處理。因?yàn)镽X到TR的二次對(duì)準(zhǔn)(兩級(jí)都正常對(duì)準(zhǔn)到FN)，這也消除了一些密度損失，并由此產(chǎn)生了更密集的設(shè)計(jì)。
由于RX尺寸減小，從接觸區(qū)會(huì)獲得更低的寄生電容。通過小RX尺寸獲得更密集的布圖，它又導(dǎo)致電路相居更近。這轉(zhuǎn)向更短的互連和更低的布線電阻和電容。最終得到的是更低的成本、更低的功耗和更快的電路。
盡管依照優(yōu)選實(shí)施例描述了本發(fā)明，但是本領(lǐng)域內(nèi)的技術(shù)人員將認(rèn)識(shí)到，在所附權(quán)利要求的精神和范圍之內(nèi)可以利用修改實(shí)踐本發(fā)明。
權(quán)利要求
1.一種鰭片型場(chǎng)效應(yīng)晶體管(FinFET)，包括第一鰭片，具有中心溝道區(qū)和鄰近所述溝道區(qū)的源極和漏極區(qū)；柵極結(jié)構(gòu)，與所述第一鰭片交叉并覆蓋所述溝道區(qū)；以及第二鰭片，包括溝道區(qū)，所述第二鰭片平行于所述第一鰭片并被所述柵極結(jié)構(gòu)覆蓋。
2.根據(jù)權(quán)利要求1的FinFET，其中所述第二鰭片具有與所述柵極結(jié)構(gòu)的寬度相等的長度。
3.根據(jù)權(quán)利要求1的FinFET，其中所述第一鰭片長于所述第二鰭片。
4.根據(jù)權(quán)利要求1的FinFET，其中所述第一鰭片的所述源極和漏極區(qū)延伸超過所述柵極結(jié)構(gòu)。
5.根據(jù)權(quán)利要求1的FinFET，其中所述第二鰭片沒有延伸超過所述柵極結(jié)構(gòu)。
6.根據(jù)權(quán)利要求1的FinFET，還包括覆蓋所述第一鰭片的所述源極和漏極區(qū)的源極和漏極接觸。
7.根據(jù)權(quán)利要求1的FinFET，其中沒有接觸置于鄰近所述第二鰭片。
8.一種鰭片型場(chǎng)效應(yīng)晶體管(FinFET)，包括第一鰭片，具有中心溝道區(qū)和鄰近所述溝道區(qū)的源極和漏極區(qū)；以及第二鰭片，包括溝道區(qū)。
9.根據(jù)權(quán)利要求8的FinFET，其中所述第一鰭片長于所述第二鰭片。
10.根據(jù)權(quán)利要求8的FinFET，還包括與所述第一鰭片交叉并覆蓋所述溝道區(qū)的柵極。
11.根據(jù)權(quán)利要求10的FinFET，其中所述第二鰭片具有與所述柵極結(jié)構(gòu)的寬度相等的長度。
12.根據(jù)權(quán)利要求10的FinFET，其中所述第一鰭片的所述源極和漏極區(qū)延伸超過所述柵極結(jié)構(gòu)。
13.根據(jù)權(quán)利要求10的FinFET，其中所述第二鰭片沒有延伸超過所述柵極結(jié)構(gòu)。
14.根據(jù)權(quán)利要求8的FinFET，還包括覆蓋所述第一鰭片的所述源極和漏極區(qū)的源極和漏極接觸。
15.根據(jù)權(quán)利要求8的FinFET，其中沒有接觸置于鄰近所述第二鰭片。
16.一種制造鰭片型場(chǎng)效應(yīng)晶體管(FinFET)的方法，所述方法包括以下步驟在覆蓋半導(dǎo)體層的硬掩模上構(gòu)圖矩形犧牲心軸；沿所述心軸的垂直表面形成側(cè)壁；除去所述心軸；蝕刻所述硬掩模未被所述側(cè)壁保護(hù)的部分；除去所述側(cè)壁；蝕刻所述半導(dǎo)體層未被所述硬掩模側(cè)壁保護(hù)的部分，以留下具有兩個(gè)較長鰭片和兩個(gè)較短部分的半導(dǎo)體材料的獨(dú)立矩形環(huán)，其中所述較長鰭片與所述較短部分垂直；在所述兩個(gè)較長鰭片的中心部分上構(gòu)圖矩形柵極導(dǎo)體，其中所述柵極導(dǎo)體與所述兩個(gè)較長鰭片交叉；摻雜所述半導(dǎo)體材料未被所述柵極導(dǎo)體覆蓋的部分，以在所述鰭片的延伸超過所述柵極的部分中形成源極和漏極區(qū)；沿包括柵極結(jié)構(gòu)的所述柵極導(dǎo)體形成絕緣側(cè)壁；用導(dǎo)電接觸材料覆蓋所述柵極導(dǎo)體和所述半導(dǎo)體材料；在所述兩個(gè)較長鰭片的第一鰭片的源極和漏極區(qū)上的一部分所述導(dǎo)電接觸材料之上形成接觸掩模；以及選擇性蝕刻所述導(dǎo)電接觸材料和所述半導(dǎo)體材料未被所述接觸掩模保護(hù)的區(qū)域，其中所述選擇性蝕刻工藝在所述第一鰭片的源極和漏極區(qū)上留下所述導(dǎo)電接觸材料，以及其中所述選擇性蝕刻工藝除去所述兩個(gè)較長鰭片的第二鰭片的源極和漏極區(qū)。
17.根據(jù)權(quán)利要求16的FinFET，其中在所述選擇性蝕刻工藝之后，所述第一鰭片長于所述第二鰭片。
18.根據(jù)權(quán)利要求16的FinFET，其中在所述選擇性蝕刻工藝之后，所述第二鰭片具有與包括柵極結(jié)構(gòu)的所述柵極導(dǎo)體的寬度相等的長度。
19.根據(jù)權(quán)利要求16的FinFET，其中在所述選擇性蝕刻工藝之后，所述第一鰭片的所述源極和漏極區(qū)延伸超過所述柵極。
20.根據(jù)權(quán)利要求16的FinFET，其中在所述選擇性蝕刻工藝之后，所述第二鰭片沒有延伸超過所述柵極結(jié)構(gòu)。
21.根據(jù)權(quán)利要求16的FinFET，其中所述選擇性蝕刻工藝形成覆蓋所述第一鰭片的所述源極和漏極區(qū)的源極和漏極接觸。
22.根據(jù)權(quán)利要求16的FinFET，其中在所述選擇性蝕刻工藝之后，沒有接觸置于鄰近所述第二鰭片。
23.一種制造鰭片型場(chǎng)效應(yīng)晶體管(FinFET)的方法，所述方法包括以下步驟在襯底上形成至少兩個(gè)平行鰭片；在所述鰭片的中心部分上構(gòu)圖柵極導(dǎo)體，其中所述柵極導(dǎo)體與所述鰭片交叉；用導(dǎo)電接觸材料覆蓋所述柵極導(dǎo)體和所述半導(dǎo)體材料；在所述鰭片的第一鰭片的源極和漏極區(qū)上的一部分所述導(dǎo)電接觸材料之上形成接觸掩模；以及選擇性蝕刻所述導(dǎo)電接觸材料和所述半導(dǎo)體材料未被所述接觸掩模保護(hù)的區(qū)域，其中所述選擇性蝕刻工藝在所述第一鰭片的源極和漏極區(qū)上留下所述導(dǎo)電接觸材料，以及其中所述選擇性蝕刻工藝除去所述鰭片的第二鰭片的源極和漏極區(qū)。
24.根據(jù)權(quán)利要求23的FinFET，其中在所述選擇性蝕刻工藝之后，所述第一鰭片長于所述第二鰭片。
25.根據(jù)權(quán)利要求23的FinFET，其中在所述選擇性蝕刻工藝之后，所述第二鰭片具有與所述柵極結(jié)構(gòu)的寬度相等的長度。
26.根據(jù)權(quán)利要求23的FinFET，其中在所述選擇性蝕刻工藝之后，所述第一鰭片的所述源極和漏極區(qū)延伸超過所述柵極結(jié)構(gòu)。
27.根據(jù)權(quán)利要求23的FinFET，其中在所述選擇性蝕刻工藝之后，所述第二鰭片沒有延伸超過所述柵極結(jié)構(gòu)。
28.根據(jù)權(quán)利要求23的FinFET，其中所述選擇性蝕刻工藝形成覆蓋所述第一鰭片的所述源極和漏極區(qū)的源極和漏極接觸。
29.根據(jù)權(quán)利要求23的FinFET，其中在所述選擇性蝕刻工藝之后，沒有接觸置于鄰近所述第二鰭片。
全文摘要
本發(fā)明提供了一種制造鰭片型場(chǎng)效應(yīng)晶體管(FinFET)的方法，所述方法始于構(gòu)圖具有兩個(gè)較長鰭片(21)和兩個(gè)較短部分(22)的半導(dǎo)體材料(16)的矩形環(huán)。較長鰭片(21)與較短部分(22)垂直。工藝?yán)^續(xù)在兩個(gè)較長鰭片(21)的中心部分上構(gòu)圖矩形柵極導(dǎo)體(20)，其中柵極導(dǎo)體(20)垂直于兩個(gè)較長鰭片(21)。接著，本發(fā)明摻雜半導(dǎo)體材料(11)未被柵極導(dǎo)體(20)覆蓋的部分，以在鰭片(21)的延伸超過柵極(20)的部分中形成源極和漏極區(qū)。接著，本發(fā)明沿柵極導(dǎo)體(20)形成絕緣側(cè)壁(31)。然后，本發(fā)明用導(dǎo)電接觸材料(30)覆蓋柵極導(dǎo)體(20)和半導(dǎo)體材料(11)，并在兩個(gè)較長鰭片(21)的第一鰭片(42)的源極和漏極區(qū)之上的一部分導(dǎo)電接觸材料(30)上形成接觸掩模。本發(fā)明隨之選擇性蝕刻導(dǎo)電接觸材料(30)和半導(dǎo)體材料(11)未被接觸掩模保護(hù)的區(qū)域。這在第一鰭片(42)的源極和漏極區(qū)上留下導(dǎo)電接觸材料(30)，并除去兩個(gè)較長鰭片(21)的第二鰭片(41)的源極和漏極區(qū)。此工藝形成了獨(dú)特的FinFET，它具有包括中心溝道區(qū)(55)和鄰近溝道區(qū)(55)的源極和漏極區(qū)(56)的第一鰭片(42)，與第一鰭片(42)交叉并覆蓋溝道區(qū)(55)的柵極(20)，以及只具有溝道區(qū)的第二鰭片(41)。第二鰭片平行于第一鰭片(42)，并被柵極覆蓋。
文檔編號(hào)H01L21/336GK1839483SQ200480024187
公開日2006年9月27日 申請(qǐng)日期2004年6月25日 優(yōu)先權(quán)日2003年6月25日
發(fā)明者E·J·諾瓦克 申請(qǐng)人:國際商業(yè)機(jī)器公司