專利名稱:沿多個(gè)表面具有應(yīng)變晶格結(jié)構(gòu)的fet溝道的制作方法
技術(shù)領(lǐng)域:
此技術(shù)一般涉及到設(shè)置在半導(dǎo)體晶片或芯片上的場(chǎng)效應(yīng)晶體管(FET),確切地說(shuō)是涉及到作為連接FET源與漏的溝道的層狀結(jié)構(gòu),其中各個(gè)層中一個(gè)層的特征在于應(yīng)變的晶格結(jié)構(gòu)。
背景技術(shù):
半導(dǎo)體和集成電路芯片由于其成本和尺寸不斷降低而已經(jīng)在許多產(chǎn)品中變得隨處可見(jiàn)。小型化通常能夠在更低的功率電平和更低的成本下提高性能(單位時(shí)間內(nèi)的處理次數(shù)更多且產(chǎn)生的熱更少)。目前的技術(shù)處于或接近諸如邏輯門、FET、電容器之類的某些微器件的原子級(jí)尺寸。具有成千上萬(wàn)這種器件的電路芯片并不罕見(jiàn)。而且,尺寸的減小看來(lái)接近了埋置在其半導(dǎo)體襯底上以及埋置在其半導(dǎo)體襯底內(nèi)的軌線和微器件的物理極限。本發(fā)明的目標(biāo)就是這種微尺寸的FET器件。FET是一種由源、柵、漏組成的晶體管。FET的作用依賴于多數(shù)載流子沿源與漏之間的越過(guò)柵行進(jìn)的溝道的流動(dòng)。通過(guò)源與漏之間的溝道的電流,由柵下方的橫向電場(chǎng)來(lái)控制??梢杂靡粋€(gè)以上的柵來(lái)更有效地控制溝道。柵的長(zhǎng)度決定了FET轉(zhuǎn)換的快慢以及電路所能夠工作的速度,且通常大約與溝道的長(zhǎng)度(亦即源與漏之間的距離)相同。目前現(xiàn)有技術(shù)的柵長(zhǎng)度約為50nm,并在下一個(gè)10年內(nèi)正向10nm推進(jìn)。這種尺寸的減小應(yīng)該能夠在單個(gè)芯片上得到10億個(gè)以上的器件。但這種小尺寸要求對(duì)諸如短溝道效應(yīng)、穿通、以及MOS泄漏電流之類的性能問(wèn)題進(jìn)行更嚴(yán)格的控制。
通過(guò)使用一個(gè)或多個(gè)稱之為鰭的鰭形溝道,新近已經(jīng)成功地減小了FET的尺寸。采用鰭的FET被稱之為FinFET。先前,互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件除了FET柵被設(shè)置在溝道頂部上之外,基本上沿半導(dǎo)體襯底表面是平坦的。鰭利用垂直結(jié)構(gòu)突破了這一范例,以便盡量增大暴露于柵的溝道表面積。由于柵延伸在鰭形溝道的3個(gè)側(cè)面上而不是僅僅跨越更傳統(tǒng)的平坦溝道的頂部,故柵對(duì)溝道的控制更強(qiáng)。是為具有6個(gè)鰭的現(xiàn)有技術(shù)FET的TEM顯微照片的圖1,示出了FinFET的一個(gè)例子。各個(gè)成對(duì)的鰭包含NFET和PFET。
提高鰭性能的一種方法是在不同材料的層中形成鰭。在美國(guó)專利No.6252284 B1“Planarized Silicon Fin Device”中,描述了一種受讓于本發(fā)明受讓人的用來(lái)控制短溝道效應(yīng)的示例性器件。
多層平整FET鰭中多個(gè)層之一常常是應(yīng)變硅。先前已經(jīng)發(fā)現(xiàn),對(duì)硅的晶格結(jié)構(gòu)進(jìn)行雙軸拉伸,能夠加速電子通過(guò)晶體管的流動(dòng),從而提高性能并降低功耗。不同層中的原子有一種自然的傾向,即借助于沿失配的平坦界面拉伸和/或壓縮其失配的晶格結(jié)構(gòu)而彼此對(duì)準(zhǔn)。改變各個(gè)材料的厚度和化學(xué)組成,有助于控制各個(gè)材料中的延伸和壓縮程度。作為一個(gè)例子,圖2不按比例地示出了天然(未被拉伸)狀態(tài)下的硅晶格和鍺晶格。當(dāng)硅被設(shè)置(或生長(zhǎng))在較厚的鍺層上時(shí),如在圖2b的SiGe化合物中那樣,硅的晶格拉伸而鍺的晶格基本上保持不變,得到應(yīng)變硅。由于鍺層相對(duì)地較大的厚度產(chǎn)生了較大的結(jié)構(gòu)完整性和對(duì)壓縮的較大阻力,故得到了這一結(jié)果。晶格拉伸的實(shí)際過(guò)程也可以引起Si和Ge的原子在晶格結(jié)構(gòu)內(nèi)相互混合。這使二種原子匯集在單個(gè)層內(nèi),其中,與天然(未被拉伸的)硅晶格結(jié)構(gòu)相比,較大的Ge原子強(qiáng)迫匯集的晶格結(jié)構(gòu)發(fā)生拉伸。還可能實(shí)現(xiàn)與圖2b所示相反的效應(yīng),其中,較薄的鍺層當(dāng)被鍵合到較厚的硅層時(shí),呈現(xiàn)出晶格壓縮。在NFET中,應(yīng)變硅已經(jīng)顯示出直至70%的電子/空穴遷移率提高,而在PFET中,已經(jīng)顯示出直至30%的電子/空穴遷移率提高。諸如硅鍺碳之類的其它材料也可以被用來(lái)形成提高導(dǎo)電性的結(jié)晶異質(zhì)結(jié)構(gòu)。存在著幾種用來(lái)形成應(yīng)變層的方法,包括化學(xué)氣相淀積(CVD)和分子束外延(MBE)。
沿平面設(shè)置的應(yīng)變硅已經(jīng)被用于現(xiàn)有技術(shù)的FinFET中。但電流泄漏一直是進(jìn)一步向原子極限縮小FET的一個(gè)限制因素。由于通常伴隨溝道長(zhǎng)度的長(zhǎng)度較短的FET柵對(duì)電荷載流子(空穴或電子)的控制能力較小,故隨著小型化的進(jìn)展,電流泄漏成了一個(gè)日益重要的關(guān)切。
晶體管被關(guān)斷時(shí)的非有意電荷載流子流動(dòng),被稱為“電流泄漏”。電流泄漏是待機(jī)晶體管消耗功率的主要來(lái)源。電流泄漏可以被分為二種類型MOS關(guān)斷電流和柵隧穿泄漏電流,在MOS關(guān)斷電流中,非有意電流通過(guò)溝道而不管柵是否試圖完全切斷電流,在柵隧穿泄漏電流中,非有意電流跟隨寄生路徑流動(dòng),流入到溝道中、擴(kuò)散區(qū)中、或硅本體中。隨著FET溝道長(zhǎng)度不斷地減小,柵隧穿泄漏電流有望成為設(shè)計(jì)者的重要關(guān)切。鰭結(jié)構(gòu)增強(qiáng)了柵對(duì)溝道的控制,但柵對(duì)電流的控制不是無(wú)限制的,即使在現(xiàn)有技術(shù)的FinFET中也是如此。綜合電流泄漏問(wèn)題,小型化使得能夠得到甚至更低的功率水平,而這要求更絕對(duì)的柵控制。逃脫柵控制的電流泄漏更不容易區(qū)別于有意電流,特別是在低電流電平下更是如此。
所需要的是一種具有提高了的NFET和PFET性能的能夠按比例縮小的FET。此FET優(yōu)選應(yīng)該改善鰭結(jié)構(gòu)中的柵控制,顯示出提高了的載流子輸運(yùn)性質(zhì)。
發(fā)明內(nèi)容
根據(jù)這些論述的本優(yōu)選實(shí)施方案,克服了上述和其它的問(wèn)題,并實(shí)現(xiàn)了其它的一些優(yōu)點(diǎn)。本發(fā)明涉及到用來(lái)電連接場(chǎng)效應(yīng)晶體管(FET)的源與漏的溝道,通常稱為FinFET的鰭。此溝道包括溝道核心和溝道外殼(channel envelope)。溝道核心被耦合到諸如SIMOX晶片(具有被注入氧分隔開的上部區(qū)域的晶片)或鍵合晶片之類的襯底。溝道核心確定了分隔于襯底的頂部表面以及襯底與頂部表面之間的相反的側(cè)面。溝道核心由確定第一晶格結(jié)構(gòu)的第一半導(dǎo)體材料組成。
溝道外殼與溝道核心的相反的側(cè)面以及頂部表面相接觸。溝道外殼由確定不同于第一晶格結(jié)構(gòu)的第二晶格結(jié)構(gòu)的第二半導(dǎo)體材料組成。晶格結(jié)構(gòu)的這一差異由于晶格結(jié)構(gòu)的拉伸或壓縮而提供了增強(qiáng)的導(dǎo)電性。此二種材料優(yōu)選為硅和硅鍺化合物。
在本發(fā)明的另一情況下,溝道核心確定了頂部表面和鄰接的側(cè)面。在一個(gè)優(yōu)選實(shí)施方案中,頂部表面是水平頂部,而側(cè)面是溝道核心二個(gè)直立側(cè)壁之一,但可以采用二個(gè)從襯底延伸且會(huì)合于頂峰處的二個(gè)直立表面或由第三橫向表面連接的二個(gè)側(cè)壁。溝道核心包含第一半導(dǎo)體材料,而溝道外殼包含不同于第一半導(dǎo)體材料的第二半導(dǎo)體材料。至少第一或第二半導(dǎo)體材料之一由于拉伸或壓縮晶格結(jié)構(gòu)之一而顯示出提高了的導(dǎo)電性。溝道外殼與頂部表面和側(cè)面相接觸,與僅僅沿頂部表面提供界面的現(xiàn)有技術(shù)的溝道相比,提供了不同晶格材料之間更大的界面面積。上述的示例性材料可用來(lái)提供拉伸的或壓縮的晶格結(jié)構(gòu)。
本發(fā)明還包括制作FET溝道的方法。在一種方法中,襯底被提供成具有第一半導(dǎo)體材料的重疊層。例如,利用掩蔽和腐蝕技術(shù),第一溝道核心由重疊層確定。溝道核心確定了與襯底分隔開的頂部表面以及襯底與頂部表面之間的相反的第一和第二側(cè)壁。此方法還包括將第二半導(dǎo)體材料層設(shè)置成至少接觸二個(gè)表面(亦即頂部表面以及第一側(cè)壁和第二側(cè)壁中的至少二個(gè))。通過(guò)不同于第一半導(dǎo)體材料的第二半導(dǎo)體材料層的導(dǎo)電性由于其與溝道核心接觸而得到提高。第二半導(dǎo)體材料層可以經(jīng)由真空淀積來(lái)淀積,或可以被生長(zhǎng)在載體晶片上并與之分隔開以便接觸溝道核心的適當(dāng)表面。
形成溝道的另一種方法包括在襯底上提供第一半導(dǎo)體材料層。此方法包括在上層中形成溝槽,然后由溝槽將上層分成第一區(qū)和第二區(qū)??梢杂弥T如TEOS(也稱為四乙氧基硅烷、四乙基原硅酸鹽、四乙烯基原硅酸鹽、四乙氧基硅化物)之類的緩沖材料來(lái)填充此溝槽。然后清除第二區(qū)部分,留下厚度小于溝槽深度的第一半導(dǎo)體材料的剩余層。這暴露了部分溝槽。然后,此方法包括將第二半導(dǎo)體材料層設(shè)置在剩余層上鄰接于溝槽。上面討論了示例性半導(dǎo)體材料。剩余層優(yōu)選小于大約15nm。在第二半導(dǎo)體材料是SixGe1-x的情況下,可以選擇鍺的相對(duì)濃度來(lái)促進(jìn)溝道的熱穩(wěn)定性。鍺的含量?jī)?yōu)選約為8-22%,最優(yōu)選約為10-20%,且低溫化學(xué)氣相淀積工藝被用來(lái)形成第二半導(dǎo)體材料層。
而且,此處所述的是一種用來(lái)電連接場(chǎng)效應(yīng)晶體管(FET)的源與漏的溝道,它包含溝道核心以及溝道外殼,溝道核心包含耦合到襯底的底部表面,并確定與襯底分隔開的頂部表面以及底部表面與頂部表面之間的相反的側(cè)壁表面,其中,溝道核心由確定第一晶格結(jié)構(gòu)的第一半導(dǎo)體材料組成,溝道外殼與頂部表面、底部表面、以及側(cè)壁表面之一中的至少一個(gè)(或它們的組合)相接觸,其中,溝道外殼包含第二半導(dǎo)體材料,它包含不同于第一晶格結(jié)構(gòu)的應(yīng)變晶格結(jié)構(gòu),此溝道外殼被電耦合到柵電極。此溝道優(yōu)選由馳豫的Si-Ge晶格組成,而外殼由應(yīng)變的硅晶格組成。
此處公開了采用根據(jù)本論述的FinFET的一種示例性電路SRAM電路。
參照附圖,在優(yōu)選實(shí)施方案的下列詳細(xì)描述中,這些論述的上述和其它的情況變得更為明顯。在這些附圖中圖1是具有6個(gè)鰭的現(xiàn)有技術(shù)FET的TEM顯微照片;圖2a和2b是現(xiàn)有技術(shù)圖,示出了當(dāng)設(shè)置成相反于其天然狀態(tài)(圖2a)的鄰接于鍺(圖2b)時(shí),硅的晶格結(jié)構(gòu)的應(yīng)變情況;圖3是方框圖,示出了一種其中可以應(yīng)用本發(fā)明的FinFET;圖4是沿圖3中4’-4’線的剖面圖;圖5a-5f是放大的剖面圖,示出了一種利用掩蔽和腐蝕將溝道外殼淀積到溝道核心上來(lái)制作根據(jù)本發(fā)明的溝道的方法;圖6a-6h是放大的剖面圖,示出了另一種利用載體晶片和處置晶片來(lái)制作至少一個(gè)溝道的方法;圖7a-7f是放大的剖面圖,示出了另一種利用淺溝槽來(lái)制作PFET溝道的方法;圖8a-8f是FinFET器件各種實(shí)施方案的透視圖;而圖9示出了一種SRAM電路,可用來(lái)討論量子化。
具體實(shí)施例方式
上面描述了圖1和2a-2b,并用來(lái)理解本發(fā)明。圖3在方框圖中示出了FET 10。如本技術(shù)領(lǐng)域所知,源12和漏14經(jīng)由被柵18跨越的溝道16被電連接。在單個(gè)FET 10中可以有一個(gè)或多個(gè)溝道16和柵18。如此處所使用的那樣,溝道16的長(zhǎng)度是從源12到漏14的距離,如圖3所示。
圖4示出了溝道16沿剖面線4’-4’的剖面圖。FET 10被設(shè)置在諸如其上有埋置氧化物層22的硅21之類的襯底20上。溝道核心24由設(shè)置在襯底20上的第一半導(dǎo)體材料組成。如本技術(shù)領(lǐng)域所知,襯底20優(yōu)選為硅基晶片,例如SIMOX晶片、鍵合晶片、或CZ硅晶片(用切克拉爾斯基工藝制作的硅晶片)。溝道核心優(yōu)選被制作在形成部分襯底20的埋置氧化物層22的頂部上。溝道核心24確定了底部表面27(被示為附著于襯底20)、分隔于襯底20的頂部表面26、以及設(shè)置在襯底20與頂部表面26之間的相反的側(cè)壁28和30。組成溝道核心的第一半導(dǎo)體材料確定了第一天然晶格結(jié)構(gòu)。如此處使用的那樣,除非另有說(shuō)明,特定材料(元素或化合物)的天然晶格結(jié)構(gòu)指的是所涉及的特定材料在其天然狀態(tài)下的晶格結(jié)構(gòu),亦即未被諸如上述對(duì)應(yīng)變硅那樣的外部操縱而拉伸、壓縮、或應(yīng)變的晶格結(jié)構(gòu)。顯示出馳豫晶格結(jié)構(gòu)的化合物此處未被描述為天然狀態(tài)的晶格結(jié)構(gòu),在馳豫的晶格結(jié)構(gòu)中,馳豫僅僅是由于目的在于清除可能存在的張應(yīng)力或壓應(yīng)力而進(jìn)行的退火或其它處理。
當(dāng)在剖面中觀察溝道16時(shí),溝道外殼32基本上被設(shè)置在溝道核心部分24的沒(méi)有直接與襯底20相接觸的部分上,至少在被柵18跨越的溝道16部分處。溝道外殼32優(yōu)選被耦合到溝道核心24的頂部表面26以及相反的側(cè)壁28和30。溝道外殼32由確定不同于第一晶格結(jié)構(gòu)的第二晶格結(jié)構(gòu)的第二半導(dǎo)體材料組成。第一與第二半導(dǎo)體材料的不同的天然晶格結(jié)構(gòu)至少在溝道核心24與溝道外殼32之間的邊界處引起張應(yīng)力或壓應(yīng)力。此處稱為“異質(zhì)結(jié)”的這一天然晶格的失配,方便了柵介質(zhì)接觸異質(zhì)結(jié)疊層處的載流子輸運(yùn)。但載流子輸運(yùn)不一定要在異質(zhì)結(jié)處被最大化;如本技術(shù)領(lǐng)域所知,依賴于各種因素,載流子輸運(yùn)的主溝道也可以形成在一種材料或其它不同的材料內(nèi)。溝道核心24確定了核心的寬度wc和核心高度hc。同樣,溝道外殼32確定了外殼寬度we和核心高度he。可以選擇這些尺寸的任何一個(gè)或全部來(lái)優(yōu)化或控制相反側(cè)壁28和30與頂部表面26的組合表面積。在溝道核心24和/或外殼32不是矩形(如此處主要所示的那樣)的情況下,例如當(dāng)溝道核心24是三角形且溝道外殼32被設(shè)置在溝道核心24的二側(cè)上時(shí),寬度和高度被認(rèn)為是特定分量的平均值。可以根據(jù)第一和/或第二半導(dǎo)體材料的特定材料、摻雜劑在其中的存在、或核心24和外殼32的尺寸,來(lái)選擇采用此處所述的本發(fā)明溝道16的FET 10的閾值電壓。
對(duì)于PFET,包含溝道核心24的第一半導(dǎo)體材料優(yōu)選是硅,而包含溝道外殼32的第二半導(dǎo)體材料優(yōu)選是諸如Si0.7Ge0.3之類的包含硅和鍺的化合物。對(duì)于NFET,包含溝道核心24的第一半導(dǎo)體材料優(yōu)選是被處理成顯示出馳豫晶格結(jié)構(gòu)的包含硅和鍺的化合物,而包含溝道外殼32的第二半導(dǎo)體材料優(yōu)選是硅。
可以由多晶或金屬或本技術(shù)領(lǐng)域所知的其它材料組成的柵18,被設(shè)置在溝道16上,以便通過(guò)設(shè)置在溝道外殼32周圍的也稱為柵介質(zhì)的介質(zhì)層33而接觸溝道外殼32。介質(zhì)層33可以包括氧化物、氮氧化物、或稀土氧化物(例如氧化鉿)。溝道外殼32被設(shè)置為基本上防止和優(yōu)選完全地防止柵18與溝道核心24之間的接觸。
圖5示出了用來(lái)制作根據(jù)此處所述的FET 10的一種優(yōu)選方法。圖5a-5f示出了一個(gè)實(shí)施方案,其中,PFET溝道34和NFET溝道36二者都被設(shè)置在同一個(gè)襯底20上。
在圖5a中,提供了包括埋置氧化物層(BOX)22并層疊有諸如硅之類的第一半導(dǎo)體材料層18的襯底20??梢杂帽炯夹g(shù)領(lǐng)域所知的SIMOX晶片,可以用鍵合晶片,或可以用切克拉爾斯基工藝提供的晶片,來(lái)提供襯底層20、BOX層22、以及第一半導(dǎo)體材料層38的組合。在圖5b中,利用掩蔽和腐蝕,或利用本技術(shù)所知的其它方法,第一溝道核心40和第二溝道核心42由第一半導(dǎo)體材料層38確定。第一溝道核心40的長(zhǎng)度和/或?qū)挾瓤梢圆煌诘诙系篮诵?2的長(zhǎng)度和/或?qū)挾?。圖5c示出了第二溝道核心42上以及除了第一溝道核心40緊鄰之外的所有區(qū)域上的掩模44(示出了二個(gè)掩模)。腐蝕或其它所知的工藝可以被用來(lái)從與第一溝道核心40的相反的側(cè)壁表面的接觸清除掩模44,或用來(lái)防止掩模44接觸這些側(cè)壁。第一溝道核心40將成為PFET溝道34。
圖5d示出了第二半導(dǎo)體材料46在整個(gè)晶片上的淀積。第二半導(dǎo)體材料層46優(yōu)選是通過(guò)超高真空化學(xué)氣相淀積(UHVCVD)所淀積的硅和鍺的化合物,但其它化學(xué)淀積工藝也是兼容的。層46最優(yōu)選將厚度確定為5-10nm,且層46的厚度決定于鍺的濃度以及有關(guān)這種鍺濃度的層熱穩(wěn)定性的標(biāo)準(zhǔn)。整個(gè)圖5d在圖5e中被整平,以便清除重疊掩模44的整個(gè)第二半導(dǎo)體材料層46部分。掩模44的剩余部分在圖5f中被清除,留下PFET溝道34和鄰近的NFET溝道36。更新近開發(fā)的各種方法描述了在硅上選擇性地淀積SiGe。利用這種技術(shù),SiGe層46能夠被選擇性地淀積在暴露的硅溝道核心40上,并能夠經(jīng)由化學(xué)腐蝕清除任何殘留物。在第一半導(dǎo)體材料層38是硅,且第二半導(dǎo)體材料層46是SixGe1-x的情況下,由SixGe1-x化合物組成的溝道外殼由于下方硅層18較小的天然晶格結(jié)構(gòu)而處于壓應(yīng)力下。
圖6示出了一種變通的方法。在圖6a中,處置晶片48包括前面所述的埋置氧化物層22以及諸如硅的第一半導(dǎo)體材料的上方層38。圖6b示出了使用掩蔽和腐蝕來(lái)確定鄰接于第一半導(dǎo)體材料層38的剩余部分38a的一個(gè)或多個(gè)溝槽47。考慮到處置晶片48的總體膨脹,溝槽47和/或第一半導(dǎo)體材料層38的剩余部分38a可以相連或不相連。與圖6a-6b所述工藝同時(shí)或分隔開一定時(shí)間,在圖6c中將諸如應(yīng)變的或馳豫的SiGe之類的第二半導(dǎo)體材料層46層疊在分立的載體晶片50上。然后在圖6c中,對(duì)具有上方層46的載體晶片50進(jìn)行離子注入。如本技術(shù)領(lǐng)域所知,諸如氫或硼離子的離子52的注入使上層46能夠在通常低于大約600℃的溫度下被退火并分隔于載體晶片50,同時(shí)還提供了無(wú)位錯(cuò)的高質(zhì)量的SiGe。還能夠達(dá)到SiGe層46的幾乎完全(大于或等于95%)應(yīng)變馳豫。上述工藝在本技術(shù)領(lǐng)域中被提出稱為“智能切割”技術(shù),并在此處列為參考的論文Lijuan Huang et al,ELECTRON AND HOLE MOBILITY ENHANCEMANT INSTRAINED SOI BY WAFER BONDING,IEEE Transactions onElectron Devices,vol.49,no.9,September 2002,pp.1566-1571中更確切地進(jìn)行了描述。在圖6d中,掩蔽和腐蝕被用來(lái)從第二半導(dǎo)體材料層46確定一個(gè)或多個(gè)小島49。載體晶片50上小島49的形狀互補(bǔ)于處置晶片48上的溝槽47的形狀。薄的氧化物層51優(yōu)選被設(shè)置在至少小島49上,以便于稍后鍵合到處置晶片48。一旦形成了小島49,就可以根據(jù)諸如側(cè)壁圖象轉(zhuǎn)移之類的熟知的FinFET加工技術(shù)來(lái)進(jìn)一步加工。
圖6e示出了與圖6b的結(jié)構(gòu)結(jié)合在一起的圖6d結(jié)構(gòu)。在圖6e中,載體晶片50被倒置在處置晶片48上。小島49與溝槽47被彼此準(zhǔn)確對(duì)準(zhǔn),優(yōu)選精確到0.25微米以內(nèi)。智能切割技術(shù)的上述退火工藝被用來(lái)從載體晶片50移去小島49。小島49從而位于溝槽47內(nèi),并被薄氧化物層51鍵合到處置晶片48。優(yōu)選移去載體晶片50,以便在高溫退火和拋光之后重新用作處置晶片。在某些實(shí)施方案中,通過(guò)上層46的垂直腐蝕以及由此垂直腐蝕限定的離子注入,被用來(lái)將一個(gè)以上的層(一種以上的半導(dǎo)體材料)組合在小島49中。如上所述可以安置這種小島49來(lái)配合處置晶片48上的凹陷溝槽47,或可以在處置晶片48上的硅或其它半導(dǎo)體材料的抬高的表面上淀積這種小島49。如下面更充分地描述的那樣,這些實(shí)施方案導(dǎo)致二層以上的異質(zhì)結(jié)。
圖6f示出了小島49和剩余部分38a的暴露表面的整平,其中,這些表面與處置晶片48相反。整平和拋光被用來(lái)得到基本上均勻的高度。
圖6g示出了一個(gè)步驟,其中,小島49和剩余部分38a都被掩蔽和腐蝕即被加工,以便確定一個(gè)或多個(gè)PFET溝道核心53,優(yōu)選還確定一個(gè)或多個(gè)NFET溝道核心55。雖然如此處所述優(yōu)選同時(shí)制作PFET和NFET,但本發(fā)明并不要求如此。如圖6h所示,不同于第一半導(dǎo)體材料的半導(dǎo)體材料外延層被生長(zhǎng)或設(shè)置在PFET溝道核心53上,以便形成溝道外殼32,產(chǎn)生應(yīng)變硅或其它異質(zhì)層。
依賴于生成的溝道16的所需性質(zhì),溝道外殼32的材料可以是應(yīng)變的或非應(yīng)變的。沿溝道核心24的相反側(cè)壁表面28或30和底部表面27/頂部表面26所確定的線而出現(xiàn)最大的晶格不連續(xù)性。
PFET溝道34或NFET溝道36優(yōu)選特征在于約為100-150埃的寬度和約為500-600埃的高度。這些尺寸可以按比例改變。應(yīng)變晶格優(yōu)選沿PFET溝道34或NFET溝道36的側(cè)壁28和30以及頂部表面26二者設(shè)置。
靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)中的FET 10是其中能夠利用沿應(yīng)變側(cè)壁的載流子通道的一種具體應(yīng)用。SRAM是一種存儲(chǔ)器,它不像動(dòng)態(tài)RAM(DRAM)那樣需要刷新,故SRAM通??焖俚枚?典型地說(shuō),SRAM約為10ns,而DRAM約為60ns)且更可靠。此外,由于SRAM在各個(gè)存取之間不需要暫停,故其周期(存儲(chǔ)器芯片能夠做到的二個(gè)緊挨存取的快速程度的一種度量)比DRAM的短得多。SRAM的設(shè)計(jì)通常將FET假定為幾種固定的尺寸(量子化)。但溝道16的寬度對(duì)于SRAM的穩(wěn)定性是關(guān)鍵的,從而在尺寸與穩(wěn)定性之間有一折中。為了調(diào)制溝道的高度,以便能夠得到仍然確保SRAM穩(wěn)定性的更小的FET 10,可以采用根據(jù)本發(fā)明的使用鰭的FET 10,而不選擇沿x-y平面(圖3的平面)的量子化溝道寬度可能比所需更大的FET。在制作過(guò)程中,初始硅至少可以與估計(jì)的最高的鰭一樣高。單元內(nèi)某些器件的選擇性掩蔽和腐蝕對(duì)鰭的高度進(jìn)行裁剪,以便達(dá)到所希望的SRAM穩(wěn)定性。優(yōu)選采用慢腐蝕來(lái)確保均勻性和鰭高度的精細(xì)控制。此外,可以利用多個(gè)鰭,優(yōu)選按并列關(guān)系,來(lái)調(diào)整有效溝道寬度。
圖7是一系列方框圖,示出了制作PFET過(guò)程中的各個(gè)工藝步驟。圖7示出了安放于諸如SiGe之類的第一半導(dǎo)體材料與諸如Si之類的第二半導(dǎo)體材料之間的淺溝槽隔離(STI)。在圖7a中,襯底20支持著上面有諸如硅之類的第一半導(dǎo)體材料層38的埋置氧化物層(BOX)22。如前面所述和本技術(shù)領(lǐng)域所知那樣,此襯底/BOX/上層的組合70,可以是SIMOX晶片、鍵合晶片、或CZ晶片。在圖7b中,形成了溝槽58,并如本技術(shù)領(lǐng)域所知,用氧化物或諸如TEOS之類的其它絕緣體填充此溝槽58。要指出的是,在幾個(gè)步驟中來(lái)執(zhí)行圖7b所表示的溝槽形成和填充,且溝槽58將第一半導(dǎo)體材料層38分成第一區(qū)域62和PFET區(qū)域64。作為變通,可以腐蝕溝槽58而不填充,也不偏離本發(fā)明的優(yōu)點(diǎn)。在圖7c中,掩模層44被選擇性地設(shè)置在溝槽58和第一半導(dǎo)體材料區(qū)域62上。在圖7d中,PFET區(qū)域64被回腐蝕成薄層60,優(yōu)選厚度約為10nm。在圖7e中,在清除掩模44之前或之后,第二半導(dǎo)體材料層46被設(shè)置在薄層60上。如圖7e所示,薄層60包括水平表面67和基本上垂直的表面68。
第二半導(dǎo)體材料46優(yōu)選為中等濃度的SiGe。當(dāng)層46的厚度約為10-30nm時(shí),10-20%的Ge濃度對(duì)于熱穩(wěn)定的鰭是優(yōu)選的。已經(jīng)發(fā)現(xiàn),更厚的SiGe層46和/或更高的Ge濃度將是亞穩(wěn)的,并可能需要進(jìn)一步熱處理,但不是退火。本發(fā)明的任何一個(gè)實(shí)施方案優(yōu)選包括柵介質(zhì)或柵氧化物的外包層。如圖3所示,根據(jù)本發(fā)明的溝道16可以是FinFET 10的一部分,且FinFET 10優(yōu)選可以是集成電路100的一部分。如圖4所示,溝道16可以包括具有基本上直立的側(cè)壁28和30、頂部表面26、以及底部表面27的溝道核心,或如圖7e所示可以被形成為僅僅確定水平表面67和基本上垂直的表面68。作為進(jìn)一步的變通,如圖7f所示,溝道16可以具有從襯底22延伸并在尖銳峰或圓峰71處連結(jié)的二個(gè)側(cè)壁表面74,以便確定一個(gè)與諸如薄層60的剖面之類的此處所示的矩形剖面相反的基本上三角形的剖面75。預(yù)計(jì)利用頂部上與柵氧化物相接觸的應(yīng)變硅,確定非正交剖面的溝道可能被優(yōu)化。溝道外殼32可以接觸溝道核心24的表面26、27、28、30中的任何二個(gè)或所有不接觸襯底20的表面26、28、30。與現(xiàn)有技術(shù)FinFET相比,在上述任何一個(gè)實(shí)施方案中,承載電荷(電子或空穴)的應(yīng)變晶格結(jié)構(gòu)的更寬大的表面被更好地暴露于柵18,使柵18的控制能夠更強(qiáng),且電流輸運(yùn)能夠更為有效。
圖8說(shuō)明了根據(jù)此處論述的FinFET結(jié)構(gòu)的各種其它的實(shí)施方案。在圖8所示的各種實(shí)施方案中,各結(jié)構(gòu)包括具有上方應(yīng)變硅層的馳豫的Si-Ge層。這種組合提供了改進(jìn)的電子-空穴遷移率。
圖8A-B所示的溝道16由溝道核心24組成,且上方有圖4所示的溝道外殼32。如圖8所示,襯底20包括埋置的氧化物層22以及硅層21。圖8所示的各個(gè)結(jié)構(gòu)包括源12、漏14、以及溝道16。還示出了了設(shè)置在溝道16與各個(gè)柵之間的介質(zhì)層33。由于溝道16在圖8C-E所示的結(jié)構(gòu)內(nèi)部,因而不可見(jiàn),僅僅在圖8A-B和8F中示出了溝道16。盡管如此,圖8A-8F的各個(gè)實(shí)施方案可以包括如前面所述的溝道核心24和溝道外殼32。
在圖8A中,示出了一種單柵FinFET 90。在此實(shí)施方案中,溝道16包括馳豫的Si-Ge層和應(yīng)變硅層。薄的氧化物層33被設(shè)置在溝道16與單柵95之間。圖8B表示FinFET的一種雙柵實(shí)施方案91。除了圖8A所示的單柵95之外,表示了一個(gè)第二柵96。在此實(shí)施方案中,第二柵96被埋置在埋置氧化物層22中的溝槽內(nèi)。圖8C示出了一種三柵FinFET 92,其中,三重柵97被形成在設(shè)置于溝道16(圖8A-B所示)上的薄的氧化物層33上。圖8D示出了一種四柵FinFET93,其中,四重柵98有效地環(huán)繞著溝道16。在圖8D中,部分四重柵98被潛入埋置的氧化物層22中。在圖8E中,示出了一種具有Pi柵99的FinFET94。Pi柵99向下延伸,并至少部分地進(jìn)入到埋置的氧化物層22中。
圖8F是雙柵FinFET 87的另一實(shí)施方案,確定了第一柵88和第二柵89??梢岳缃柚趯?duì)圖8C的FinFET進(jìn)行拋光,直至清除溝道16上方的圖8C的三重柵97部分,留下圖8F的雙柵88和89,來(lái)形成圖8F的FinFET。溝道優(yōu)選包括應(yīng)變的硅鍺。圖8F柵安排的一個(gè)優(yōu)點(diǎn)在于各個(gè)柵88和89可以被獨(dú)立地控制,致使例如第一柵88是典型的FinFET柵,而第二柵89可以施加可變電壓。以這種方式,當(dāng)源12與漏14之間的電流在開通與關(guān)斷之間轉(zhuǎn)換時(shí),第二柵89是一個(gè)控制耗盡區(qū)的背柵。這種第二柵89利用可變電壓更好地控制了第一柵88的泄漏和性能;致使僅僅施加控制泄漏電流所必須的最小電壓。
在四重柵FinFET 93和Pi柵FinFET 94上淀積應(yīng)變硅層,其中,F(xiàn)inFET 93和94是PFET(不是NFET),改善了PFET中的遷移率,同時(shí)保留了PFET和NFET的有益方面。還要指出的是,沿[110]方向淀積應(yīng)變硅層也改善遷移率。[110]方向與結(jié)晶軸成45度角。
圖9示出了6晶體管SRAM單元的一個(gè)實(shí)施方案。為了SRAMFinFET量子化,優(yōu)選在6晶體管常規(guī)SRAM中最小的器件(例如NFET通過(guò)門77(Pg)和上拉PFET 76(PL)的尺寸較小)上進(jìn)行PFET量子化。這樣,鰭高度的量子化能夠基于各個(gè)器件,即將通過(guò)門NFET和上拉PFET定在一個(gè)量子高度,并將較大的NFET 78(Cc)定在另一個(gè)量子高度。或者,可以采用用于圖8A-F所示實(shí)施方案的多個(gè)NFET和PFET器件中的較小的鰭高度。這一量子化將有助于形成耐用而穩(wěn)定的單元。
雖然在這些優(yōu)選實(shí)施方案中進(jìn)行了描述,但本技術(shù)領(lǐng)域的熟練人員能夠?qū)ι鲜龈鱾€(gè)實(shí)施方案做出各種修正和改變,且所有這些修正和改變?nèi)匀辉诒景l(fā)明和所附權(quán)利要求的范圍內(nèi)。此處的各個(gè)例子被認(rèn)為是示例性的而不是本發(fā)明論述的全部。
權(quán)利要求
1.一種用來(lái)電連接場(chǎng)效應(yīng)晶體管(FET)的源和漏的溝道,包括耦合到襯底并確定分隔于襯底的頂部表面以及襯底與頂部表面之間相反的側(cè)壁表面的溝道核心,其中,溝道核心包括確定第一晶格結(jié)構(gòu)的第一半導(dǎo)體材料;與相反的側(cè)壁表面和頂部表面相接觸的溝道外殼,其中,溝道外殼包括確定不同于第一晶格結(jié)構(gòu)的第二晶格結(jié)構(gòu)的第二半導(dǎo)體材料;以及設(shè)置在與溝道核心面對(duì)的溝道外殼表面周圍的柵氧化物。
2.權(quán)利要求1的溝道,還包括通過(guò)柵氧化物耦合到溝道外殼所確定的至少二個(gè)表面的柵。
3.權(quán)利要求1的溝道,其中,至少一個(gè)側(cè)壁表面確定高度hc,且頂部表面確定寬度wc,且其中,hc≥3wc。
4.權(quán)利要求1的溝道,其中,溝道是FET的組成部分,而FET是SRAM的組成部分,且至少一個(gè)側(cè)壁表面確定高度hc,此高度hc被選擇來(lái)提高SRAM穩(wěn)定性。
5.權(quán)利要求1的溝道,其中,頂部表面確定寬度w,此寬度w被選擇來(lái)使第一和第二半導(dǎo)體材料之一的晶格結(jié)構(gòu)的拉伸和壓縮之一最大化。
6.權(quán)利要求1的溝道,其中,第二半導(dǎo)體材料基本上覆蓋二個(gè)側(cè)壁表面和頂部表面。
7.權(quán)利要求1的溝道,其中,第一和第二半導(dǎo)體材料之一包括硅和鍺。
8.在場(chǎng)效應(yīng)晶體管的溝道中,改進(jìn)包括溝道核心,它至少確定頂部表面和至少一個(gè)鄰接的側(cè)面,溝道外殼,它與頂部表面和至少一個(gè)側(cè)面相接觸,以及柵氧化物,它設(shè)置在溝道外殼的至少二個(gè)表面上,溝道外殼的所述表面面對(duì)頂部表面和至少一個(gè)側(cè)面,其中,溝道核心包括第一半導(dǎo)體材料,而溝道外殼包括第二半導(dǎo)體材料,且至少第一和第二半導(dǎo)體材料之一顯示出拉伸和壓縮晶格結(jié)構(gòu)之一。
9.一種形成FET溝道的方法,包括提供襯底和襯底上方的第一半導(dǎo)體材料;從第一半導(dǎo)體材料確定第一溝道核心,其中,溝道核心確定分隔于襯底的頂部表面以及襯底與頂部表面之間的相反的第一和第二側(cè)壁;設(shè)置第二半導(dǎo)體材料層,以便接觸頂部表面、第一側(cè)壁、以及第二側(cè)壁中的至少二個(gè);以及在面對(duì)頂部表面、第一側(cè)壁、以及第二側(cè)壁中的至少二個(gè)的溝道外殼的至少二個(gè)外表面上,設(shè)置柵氧化物。
10.權(quán)利要求9的方法,其中,第一半導(dǎo)體材料包括Si或SixGe1-x之一,第二半導(dǎo)體材料包括Si或SixGe1-x中的另一個(gè)。
11.權(quán)利要求9的方法,其中,設(shè)置第二半導(dǎo)體材料層包括掩蔽和腐蝕。
12.權(quán)利要求11的方法,其中,確定第一溝道核心包括確定彼此分隔開的第一和第二溝道核心,且設(shè)置第二半導(dǎo)體材料層包括將所述層設(shè)置在第一溝道核心上但不設(shè)置在第二溝道核心上。
13.權(quán)利要求9的方法,其中,設(shè)置第二半導(dǎo)體材料層包括將具有第二半導(dǎo)體材料層的載體晶片設(shè)置在第一溝道核心上、至少將部分所述層分隔于所述載體晶片、以及移去所述載體晶片。
14.一種形成PFET溝道的方法,包括提供襯底和襯底上方的第一半導(dǎo)體材料層;在所述第一半導(dǎo)體材料層中確定將所述層分成第一區(qū)和第二區(qū)的溝槽;清除部分第二區(qū),使剩余的第一半導(dǎo)體材料層的厚度小于溝槽的深度,并暴露部分溝槽;將第二半導(dǎo)體材料層設(shè)置在剩余的層上且鄰接溝槽。
15.權(quán)利要求14的方法,其中,在清除部分第二區(qū)之前,填充溝槽。
16.權(quán)利要求14的方法,其中,剩余層的厚度小于大約15nm。
17.權(quán)利要求14的方法,其中,第二半導(dǎo)體材料包括SixGe1-x。
18.權(quán)利要求17的方法,其中,剩余層的厚度小于大約15nm。
19.一種設(shè)置在襯底上的場(chǎng)效應(yīng)晶體管,包括源;漏;將源連接到漏且確定溝道核心和溝道外殼的鰭;通過(guò)柵介質(zhì)耦合到鰭的至少二個(gè)表面的柵,其中,溝道核心確定至少二個(gè)從襯底延伸的表面,且包括第一半導(dǎo)體材料,溝道外殼與至少二個(gè)表面相接觸,且包括第二半導(dǎo)體材料,且其中,至少第一或第二半導(dǎo)體材料之一顯示出拉伸和壓縮晶格結(jié)構(gòu)之一。
20.一種集成電路,包括至少一個(gè)根據(jù)權(quán)利要求19的場(chǎng)效應(yīng)晶體管。
21.一種場(chǎng)效應(yīng)晶體管(FET),包括源、漏、溝道、柵電極、以及柵介質(zhì),其中,溝道包括溝道核心,此溝道核心確定底部表面以及被設(shè)置在底部表面與頂部表面之間的橫向相反的側(cè)壁表面分隔于底部表面的頂部表面,其中,溝道核心包括確定第一晶格結(jié)構(gòu)的第一半導(dǎo)體材料;溝道還包括與至少溝道核心的頂部表面相接觸的溝道外殼,其中,溝道外殼包括確定不同于第一晶格結(jié)構(gòu)的第二晶格結(jié)構(gòu)的第二半導(dǎo)體材料,其中,第一和第二晶格結(jié)構(gòu)之一是拉伸的和壓縮的晶格結(jié)構(gòu)之一;且其中,僅僅在與溝道核心頂部表面面對(duì)的溝道外殼頂部表面處,柵電極通過(guò)柵介質(zhì)被耦合到溝道外殼。
22.權(quán)利要求21的FET,其中,第一晶格結(jié)構(gòu)相對(duì)于第二晶格結(jié)構(gòu)被馳豫。
23.一種場(chǎng)效應(yīng)晶體管(FET),包括源、漏、溝道、柵電極、以及柵介質(zhì);其中,溝道包括溝道核心,此溝道核心確定底部表面以及被設(shè)置在底部表面與頂部表面之間的橫向相反的側(cè)壁表面分隔于底部表面的頂部表面,其中,溝道核心包括確定第一晶格結(jié)構(gòu)的第一半導(dǎo)體材料;溝道還包括與至少溝道核心的頂部表面相接觸的溝道外殼,其中,溝道外殼包括確定不同于第一晶格結(jié)構(gòu)的第二晶格結(jié)構(gòu)的第二半導(dǎo)體材料;且其中,僅僅在與溝道核心頂部表面和底部表面面對(duì)的溝道外殼表面處,柵電極通過(guò)柵介質(zhì)被耦合到溝道外殼。
24.權(quán)利要求23的FET,其中,第一晶格結(jié)構(gòu)相對(duì)于第二晶格結(jié)構(gòu)被馳豫。
25.一種場(chǎng)效應(yīng)晶體管(FET),包括源、漏、溝道、柵電極、以及柵介質(zhì);其中,溝道包括溝道核心,此溝道核心確定底部表面以及被設(shè)置在底部表面與頂部表面之間的橫向相反的側(cè)壁表面分隔于底部表面的頂部表面,其中,溝道核心包括確定第一晶格結(jié)構(gòu)的第一半導(dǎo)體材料;溝道還包括與至少頂部表面和側(cè)壁表面相接觸的溝道外殼,其中,溝道外殼包括確定不同于第一晶格結(jié)構(gòu)的第二晶格結(jié)構(gòu)的第二半導(dǎo)體材料;且其中,僅僅在與溝道核心頂部表面和側(cè)壁表面面對(duì)的溝道外殼表面處,柵電極通過(guò)柵介質(zhì)被耦合到溝道外殼。
26.權(quán)利要求25的FET,其中,第一晶格結(jié)構(gòu)相對(duì)于第二晶格結(jié)構(gòu)被馳豫。
27.一種固定到襯底的場(chǎng)效應(yīng)晶體管(FET),包括源、漏、溝道、柵電極、以及柵介質(zhì);其中,溝道包括溝道核心,此溝道核心確定底部表面以及被設(shè)置在底部表面與頂部表面之間的橫向面對(duì)的側(cè)壁表面分隔于底部表面的頂部表面,其中,溝道核心包括確定第一晶格結(jié)構(gòu)的第一半導(dǎo)體材料;溝道還包括與至少頂部表面相接觸的溝道外殼,其中,溝道外殼包括確定不同于第一晶格結(jié)構(gòu)的第二晶格結(jié)構(gòu)的第二半導(dǎo)體材料;且其中,在與溝道核心的頂部表面、側(cè)壁表面、以及底部表面面對(duì)的表面處,柵電極通過(guò)柵介質(zhì)被耦合到溝道外殼。
28.權(quán)利要求27的FET,其中,第一晶格結(jié)構(gòu)相對(duì)于第二晶格結(jié)構(gòu)被馳豫。
29.一種固定到襯底的場(chǎng)效應(yīng)晶體管(FET),包括源、漏、溝道、柵電極、以及柵介質(zhì);其中,溝道包括溝道核心,此溝道核心確定底部表面以及被設(shè)置在底部表面與頂部表面之間的橫向相反的側(cè)壁表面分隔于底部表面的頂部表面,其中,溝道核心包括確定第一晶格結(jié)構(gòu)的第一半導(dǎo)體材料;溝道還包括與至少頂部表面相接觸的溝道外殼,其中,溝道外殼包括確定不同于第一晶格結(jié)構(gòu)的第二晶格結(jié)構(gòu)的第二半導(dǎo)體材料;且其中,在與溝道核心的頂部表面、側(cè)壁表面、以及底部表面面對(duì)的表面處,柵電極通過(guò)柵介質(zhì)被耦合到溝道外殼。
30.權(quán)利要求29的FET,其中,第一晶格結(jié)構(gòu)相對(duì)于第二晶格結(jié)構(gòu)被馳豫。
31.一種至少包括二個(gè)場(chǎng)效應(yīng)晶體管(FET)的靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM),其中,各個(gè)FET包括源、漏、柵、確定高度和寬度的溝道;其中,各個(gè)至少二個(gè)FET溝道確定相同的寬度,且各個(gè)至少二個(gè)FET溝道確定不同的高度。
32.權(quán)利要求31的SRAM,其中,各個(gè)FET的溝道還包括溝道核心,它耦合到襯底,并確定分隔于襯底的頂部表面以及襯底與頂部表面之間的相反的側(cè)壁表面,其中,溝道核心包括確定第一晶格結(jié)構(gòu)的第一半導(dǎo)體材料;以及至少與相反的側(cè)壁表面和頂部表面之一相接觸的溝道外殼,其中,溝道外殼包括確定不同于第一晶格結(jié)構(gòu)的第二晶格結(jié)構(gòu)的第二半導(dǎo)體材料。
33.權(quán)利要求31的SRAM,其中,對(duì)于至少一個(gè)FET,相反的側(cè)壁之間的頂部表面的寬度對(duì)相反的側(cè)壁之一的高度的比率,提升了SRAM的穩(wěn)定性。
34.一種場(chǎng)效應(yīng)晶體管(FET),它包括源、漏、確定至少二個(gè)確定不同平面的表面的溝道、通過(guò)柵介質(zhì)與至少二個(gè)表面之一相接觸的第一柵、以及通過(guò)柵介質(zhì)與至少二個(gè)表面的另一個(gè)相接觸的第二柵,其中,施加在第一柵或第二柵中至少一個(gè)的電壓,是可變的。
35.權(quán)利要求34的FET,其中溝道確定溝道核心和溝道外殼,其中,溝道核心包括確定第一晶格結(jié)構(gòu)的第一半導(dǎo)體材料,而溝道外殼包括確定不同于第一晶格結(jié)構(gòu)的第二晶格結(jié)構(gòu)的第二半導(dǎo)體材料,第一和第二柵與溝道外殼相接觸。
全文摘要
一種FinFET(10)的溝道(16),它具有溝道核心(24)和溝道外殼(32),各由確定不同晶格結(jié)構(gòu)的半導(dǎo)體材料組成,以便利用應(yīng)變硅的性質(zhì)。柵通過(guò)柵介質(zhì)被耦合到溝道外殼。示例性材料是Si和Si
文檔編號(hào)H01L29/06GK1826690SQ200480021046
公開日2006年8月30日 申請(qǐng)日期2004年7月19日 優(yōu)先權(quán)日2003年7月21日
發(fā)明者拉齊夫·V·約什, 理查德·Q·威廉姆斯 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司