專利名稱：具有非均勻溝道電介質厚度的eeprom單元結構及制造方法
技術領域：
本發(fā)明涉及一種具有非均勻溝道電介質厚度的電可擦除可編程只讀存儲器單元結構及其制造方法。
背景技術：
電可擦除可編程只讀存儲器(EEPROMs)是公知的。圖1是典型EEPROM單元結構100的剖面圖，根據(jù)背景技術，該結構包括基板101上的一個存儲器晶體管(MTR)140和一個相應的選擇晶體管142。MTR140包括一個柵極電介質結構156，該結構包括一個厚度為T104a和T104z的柵極電介質部分104a和104z，其中T104z＞T104a。圖1中，附圖標記118a表示一個中間電介質層。
對MTR140的浮動柵極116a(包括多晶硅層(多個))充電/放電，增大/減小MTR140相對于額定值的閾電壓(Vth)。在EEPROM單元結構100中，用一個增加/減少的(decreased/increased)閾電壓(Vthdecreased，Vthincreased)或反過來表示邏輯0/1值。該邏輯值存儲在MTR100中并通過預定的讀電壓(Vr)是否足以開啟MTR100來反映。
如同其他的集成電路，正在進行的設計目的是為了進一步高度集成該EEPROM，特別是通過減小單元結構的尺寸來實現(xiàn)。由于溝道長度L的減小，MTR 140表現(xiàn)出短溝道的效果，這是人們所不希望的。該背景技術通過相對于基板101的低摻雜濃度(P-)形成一個高摻雜(例如，P-類型)濃度(P+)的防擊穿(PTP)區(qū)149，來彌補了這一缺陷。

發(fā)明內容
本發(fā)明的實施例之一涉及一個具有非均勻柵極電介質厚度的EEPROM單元結構。該EEPROM單元結構可以包括一半導體基板；基板上的一存儲器晶體管和一選擇晶體管；以及在基板中晶體管之間形成的并且部分地延伸到該存儲器晶體管下面的一浮動結；存儲器晶體管中的一柵極電介質層，沿橫向，被安排到具有厚度Ttunnel的隧道(tunnel)區(qū)中與浮動結的一部分重疊，一厚度為Tnear＞Ttunne并被設置在隧道區(qū)的旁邊與選擇晶體管相對1的近溝道區(qū)，以及一厚度為Tfar＜Tnear并被設置在近溝道層的一邊與隧道區(qū)相對的遠溝道區(qū)。
本發(fā)明的另一個實施例涉及一種制造具有非均勻柵極電介質厚度的EEPROM單元結構的方法。該方法可以包括在半導體基板上形成一柵極電介質第一層，其中所述基板具有分別相應于隨后制造的隧道、遠溝道和近溝道區(qū)的第一，第二和第三區(qū)域，該第一和第三區(qū)域被第二區(qū)域分開；選擇性地除掉部分在第一和第三區(qū)域上的第一層；在第一層和基板暴露部分上形成柵極電介質第二層；在第一，第二和第三區(qū)域上的柵極電介質材料的厚度分別為Ttunnel，Tnear和Tfar，具有關系Tnear＞Ttunnel和Tnear＞Tfar；在第二層上繼續(xù)形成相應于一晶體管的成分的附加層；以及選擇性地除掉部分該第一，第二和附加層用以定義初期的存儲器和選擇晶體管以至使該第一，第二和第三區(qū)域被設置在存儲器晶體管下面。
通過下述的實施例和附圖的具體描述本發(fā)明的其他特征和優(yōu)點將更加明顯。


圖1是根據(jù)背景技術的電可擦除可編程只讀存儲器(EEPROM)單元結構的剖面圖。
其他的圖是用于描述本發(fā)明的實施例而不應被解釋為對其范圍的限定。
圖2是根據(jù)本發(fā)明的一個實施例的EEPROM單元結構的剖面圖。
圖3是圖2所示的重疊電路圖像的一個簡單的說明。
圖4是圖2的說明，其標出了所選成分的厚度和長度。
圖5A-5H是根據(jù)本發(fā)明的實施例制造EEPROM單元結構時各階段的剖面圖。
具體實施例方式
圖2是根據(jù)本發(fā)明的一個實施例的電可擦除可編程只讀存儲器(EEPROM)單元結構200的剖面圖。該EEPROM單元結構200包括在諸如多晶硅這樣的半導體的基板201上形成的一存儲器晶體管(MTR)240和一相應的選擇晶體管(STR)242。MTR240和STR242為，例如，諸如MOSFETs(金屬氧化物半導體場效應晶體管)這樣的場效應晶體管。作為將在剩余部分進行討論的一個例子，可以用P-型摻雜物摻雜基板201；可選的，也可以用N-型摻雜物。
在基板201中形成的區(qū)包括場效應區(qū)202；與STR242聯(lián)合的漏極/源極(D/S)區(qū)246；與MTR240聯(lián)合的D/S區(qū)248；一個防擊穿(PTP)區(qū)249，其相對于P-型摻雜物濃度較低(P-)的基板101來說P-型摻雜物的濃度較高(例如，P+，根據(jù)上面所介紹的例子)；以及一個浮動結244，其位于MTR240和STR242之間并且部分地延伸到MTR240下面。浮動結244是一個雙摻雜物漏極(DDD)，其具有相對于N-型摻雜物濃度較高(N+)的區(qū)域206來說N-型摻雜物濃度較低(例如，N-，根據(jù)上面介紹的例子)的區(qū)域228。區(qū)域206是浮動結244延伸到MTR240下面的部分，而區(qū)域228一般位于MTR240和STR242之間的區(qū)域。D/S區(qū)246和248具有輕摻雜漏極(LDD)結構，分別包括位于MTR240和STR242上面附近的低摻雜物濃度(例如，N-，根據(jù)最初介紹的例子)的區(qū)域231和227；以及位于場效應區(qū)202附近的高摻雜物濃度N+的區(qū)域230和226。
基板201也可以具有可選的補償區(qū)250，其緊接著D/S248的區(qū)域227占用了一部分MTR240的溝道區(qū)。根據(jù)本發(fā)明補償區(qū)250的存在與缺乏代表不同的實施例。補償區(qū)比D/S248的區(qū)域227的摻雜物濃度(例如，N--，根據(jù)上面介紹的例子)低。
每一個MTR240和STR242都具有一雙柵極(浮動柵極和控制柵極)結構。MTR240包括以下結構一柵極電介質，例如，氧化硅，具有204a，204b，204c和204d部分的結構256；浮動柵極層216a，例如，由多晶硅構成；一電介質結構218a，例如，一氧化物-氮化物-氧化物(ONO)結構；以及一控制柵極層220a，例如，由多晶硅構成。應該注意的是，柵極電介質部分204b和204c合起來與背景技術的柵極電介質部分104z相對應。同時注意到的是，柵極電介質部分204b和204c代表柵極電介質材料的非均勻厚度，然而相反的是，背景技術的柵極電介質部分104z的厚度T104z是均勻的。
柵極電介質部分204a位于浮動結244的區(qū)域206之上，并且與MTR240的隧道區(qū)相應，通過該隧道區(qū)首先利用Fowler-Nordheim(F-N)隧道效應發(fā)生充電/放電。F-N隧道效應是主要機制，利用該機制，對浮動柵極216a充電/放電以便增大/減少Vth閾值。柵極電介質部分204b和204c位于基板201中溝道區(qū)的上方。同樣，柵極電介質部分204b和204c可以被描述為近溝道和遠溝道部分，因為它們分別與隧道效應區(qū)和柵極電介質部分204a相對地接近和遠離。柵極電介質部分204e位于(同樣)區(qū)域206上；在柵極電介質部分204a的一邊與柵極電介質部分204b相對；并且在柵極電介質部分204a和STR242之間。
為了抑制該區(qū)域通過其發(fā)生隧道效應，柵極電介質部分204b和204d的厚度Tnear和Tedge應比厚度Ttunnel大得多，即，分別為Tnear＞Ttunnel和Tedge＞Ttunnel。同樣，厚度Tfar應比Tnear小得多，即Tfar＜Tnear。柵極電介質部分204a的厚度Ttunnel可以與柵極電介質部分204c的厚度Tfar大約相等，Ttunnel≈Tfar。為了生產(chǎn)效率，柵極電介質部分204d的厚度Tedge和柵極電介質結構204e的厚度TSTR各自可以與厚度Tnear大約相等，即Tedge≈Tnear和TSTR≈Tnear。而且，厚度的比率 可以在范圍1<TnearTtunnel<(≈4)]]>內。并且厚度的比率 可以在范圍1<TnearTfar<(≈4)]]>內。近溝道區(qū)的側向尺寸，Lnear，應該為Lnear≥0.1μm以便抑制與柵極電介質部分204a相應區(qū)的隧道效應。作為與柵極電介質部分204d相應的邊緣區(qū)的長度也是如此。
STR242與204e相對照；一浮動柵極層216b，例如，由多晶硅構成；電介質結構218b，例如，ONO結構；以及一控制柵極層220b，例如，由多晶硅構成。相對于柵極電介質結構256和204e，項目號216a/b-220a/b可以被描述成表示典型地在場效應晶體管中所見到的其他成分，以及為了簡短，可以作為附加層222a/b分別被聚合在一起。
單元結構200還包括分別位于區(qū)域231和227上的側壁隔片252；以及隔片254，其相應于在形成過程中連在一起的諸如隔片252這樣的隔片。
在本發(fā)明的展開過程中，背景技術中的以下問題被認識并且確定了其物理性質。在使用PTP區(qū)149之前，通常把一個1.8伏的讀電壓Vr加到EEPROM單元結構100上。根據(jù)背景技術PTP區(qū)149的使用一律將Vthdecreased和Vthincreased向上改變/增加一個量ΔVPTP。因此，典型分配(Vthdecreased+ΔVPTP)i的{(Vthdecreased+ΔVPTP)i}值現(xiàn)在包括一個上范圍{Vth(i)decreased(+)}，其具有比讀電壓大的值。具有Vthdecreased(+)的MTR140的一個例子，將一直被解釋成存有相同的邏輯值而不管實際存儲的邏輯值，因為Vthdecreased(+)＞Vr，這是一個問題。對該問題的一個簡單的解決辦法是通過將Vr相應的向上改變/增加ΔVPTP來補償，Vrsimplistic＝Vr+ΔVPTP。但是這個簡單的補償同樣相應的增加了電源的消費量，這也是一個問題。在EEPROM單元結構100被用于低電耗設備的情況下，例如，像智能卡這樣的小型電池供電設備，Vrsimplistic是特別不合需要的。替代地，需要這樣一種技術，通過該技術，能夠減少VthPTP＝Vthpre-PTP+ΔVPTP作為對該PTP-感應閾電壓增加的補償。在其他的情況中，根據(jù)本發(fā)明的實施例，顯示出了在域值電壓(Vth)中有一個統(tǒng)一的向下改變/減少ΔVnon-unichannel-dielec≈-ΔVPTP從而得到以下等式，Vthcomp＝VthPTP+ΔVnon-unichannel-dielec＝(Vthpre-PTP+ΔVhalo)+(-ΔVhalo)Vthcomp≈Vthpre-PTP(等式1)其中ΔVnon-unichannel-dielec代表閾電壓中統(tǒng)一的由于存儲器晶體管的溝道區(qū)上柵極電介質材料不均勻的厚度(下面將作更詳細的討論)所引起的向下改變/減小。
根據(jù)本發(fā)明的一個方面，這種減小或補償?shù)拈撾妷?Vth)，即Vthcomp，被解釋如下。形成MTR240的柵極電介質結構256，以至于柵極電介質部分204b和204c一起表示溝道上柵極電介質材料的非均勻厚度。該不均勻的程度，遠遠大于在厚度均勻層的制造中所產(chǎn)生的制造公差。由柵極電介質部分204b和204c一起表示的溝道上柵極電介質材料的這種非均勻的厚度，實現(xiàn)了在VthPTP中向下改變/減少相同的ΔVnon-unichannel-dielec≈-ΔVPTP。
更具體地，MTR240可以由下述的電路表示， (電路1)
其具有串聯(lián)的電容器C1＝C218a和C2＝C256(C2與零伏特連接)。在充電過程中，V1是高電壓(VH)，V1＝VH并且被加到控制柵極層220a，而V3是零伏特，V3＝0V，并且被加到浮動結244。相反地，在放電過程中，V1＝0V被加到控制柵極層220，而V3＝VH被加到浮動結244。電壓V1經(jīng)過電容器C1和C2分壓，形成如下的V2V2=V1(Cdielec_nearest_VHC218a+C256)]]>(等式2)其中 是電容耦合率，Cdielec_nearest_VH是離所加電壓為VH的結點最近的電容器的容量。應注意到的是，V2與MRT240充電/放電的強度正好成正比。
同樣注意到的是C256＝C204c+C204b+C204a+C204d。相應地，電路1可以如下面這樣被重新繪制， 和204c的電容C204a和C204c小得多。因此，電路2又可以如下重新繪制。
(電路3)圖3是圖2的一個簡單的說明，其示出了電路3在MTR240上的重疊。根據(jù)等式3，電容C204b和C204d可以忽略并且不參與等式，如下所示。
V2=V1(Cdielec_adjacent_VHC218a+C204c+C204a)]]>(等式4)根據(jù)本發(fā)明的實施例，等式5是閾電壓統(tǒng)一向下改變/減小的解釋，例如，對VthPTP的補償。此外，在充電過程中，V1＝VH并被加到控制柵極層220a，而V3＝0V并被加到浮動結244，因此Cdielec_adjacent_VH＝C218a。代入等式4得到下面的等式。
V2charge=VH(C218aC218a+C204c+C204a)]]>(等式5)此外，在放電過程中，V1＝0V并被加到控制柵極層220a，而V3＝VH并被加到浮動結244，并且Cdielec_adjcent_VH＝C204a。代入等式4得到下面的等式。
V2discharge=VH(C204aC218a+C204c+C204a)]]>(等式6)通過對等式5和6的查看顯示了V2charge∝1C218a+C204c+C204a]]>和V2discharge∝1C218a+C204c+C204a,]]>可以概括為如下等式。
V2MTR_240∝1C218a+C204c+C204a]]>(等式7)相反，根據(jù)背景技術MTR140的V2的比率如下。
V2MTR_140∝1C118a+C104a]]>(等式7)由柵極電介質部分204c和204b一起表示的不均勻性，根據(jù)本發(fā)明的實施例把一個額外的項引入了V2比率的分母中，即C204c。
換句話說，根據(jù)本發(fā)明的實施例，存在比率V2MTR_240∝1C204c]]>(等式8)其與在V2MTR_240比率中沒有相應于C204c的項的背景技術形成對比。同樣地，柵極電介質部分204c可以用于向下改變/減小閾電壓。
回顧一下電容與厚度成反比，C∝1thickness,]]>(等式9)可以通過將Tfar減小到比Ttunnel小來提高電容C204c，即Tfar＜Ttunnel。通過提高C204c來減小相對于背景技術的V2MTR_140的V2MTR_240。
由柵極電介質部分204b和204c一起來表示的柵極電介質材料的非均勻的厚度(根據(jù)本發(fā)明的實施例)產(chǎn)生了一個與背景技術相比較小的V2值，V2MTR_240＜V2MTR_140，這樣就使得MTR240與背景技術的MTR140相比充電功能較弱。這種較弱的充電導致閾電壓相應的減小。同樣，通過柵極電介質部分204b和204c一起來表示該不均勻性致使與背景技術的MTR140相對的MTR240的放電功能較強。這種較強的放電同樣導致閾電壓相對減小。因此，根據(jù)ΔVnon-unigate-dielec≈-ΔVPTP，柵極電介質部分204b和204c一起表示的該不均勻性的凈效應電壓中所產(chǎn)生的不想要的增加，因為柵極電介質部分204b和204c一起所表示的所述非均勻性的凈效應而得到了補償。
上面介紹的例子現(xiàn)在將結合用于EEPROM單元結構200的一些參數(shù)的近似值(雖然是例子)來擴展，如下表中所示。圖4是圖2的說明，其示出了下面提及的擴展例子的厚度和長度。長度LMTR是MTR240的長度。柵極電介質部分204a-204d的長度分別為La，Lb，Lc和Ld。

此外，上面表格中長度和厚度的具體的值僅僅是例子并不是起限定作用的。
現(xiàn)在將討論用于制造本發(fā)明的實施例的方法的例子，根據(jù)以前介紹的例子，并相對于圖5A-5H，其為根據(jù)本發(fā)明的實施例制造EEPROM單元結構200時各種狀態(tài)的橫截面。圖5A中，提供了P-型傳導的基板201。通過離子注入形成PTP層249，例如，700Kev & 2.0(1013)/cm2硼，也可以50Kev &1.5(1012)/cm2。然后，形成場效應區(qū)202。形成一厚度大約為240～280的柵極電介質第一層204。然后在N-型摻雜物的制造區(qū)域206執(zhí)行離子注入，例如，使用50-70Kev & 7.0(1013)/cm2的磷或60-120Kev & 7.0(1013)～1.5(1014)/cm2的砷。
在圖5B中，設計了第一層204，然后把位于區(qū)域208和210上的那部分除掉，其中區(qū)域208和210分別與隨后制造的隧道區(qū)和遠溝道層相對應。
圖5C中，任選地執(zhí)行更多離子注入以制造補償區(qū)250，例如，采用25-45Kev & 2.0(1011)/cm2～5.0(1011)/cm2的砷。如果產(chǎn)生了區(qū)250，那么區(qū)域206中的N-型摻雜物的濃度就被提高了。圖5D中，形成厚度大約為70～80的柵極電介質的第二層204，其生成了柵極電介質部分204c，204b，204a和204y。
圖5E中，形成浮動柵極層216，例如，厚度大約為1000～2000的多晶硅。圖5F中，形成電介質結構218，例如，厚度大約為50的具有低氧化物層的ONO結構，厚度大約為80的氮化物層和厚度大約為60的上氧化物層。然后，形成控制柵極層220，例如，厚度大約為1000～2000的多晶硅，這就形成了中間結構。
圖5G中，設計了中間結構502并有選擇地除掉某些部分用以定義初期的MTR240和初期的STR242。結果，柵極電介質部分204y成為初期的MTR240的柵極電介質部分204d和初期的STR242的柵極電介質部分204e。然后執(zhí)行更多離子注入用以制造具有N-型摻雜物一較低濃度(N-)的初期的區(qū)域227，228和231，例如，采用25Kev & 2.0(1014)/cm2的砷。圖5H中，形成側壁隔片252和254。然后，執(zhí)行更多的離子注入以形成具有N-型摻雜物一較高濃度(N+)的區(qū)域226和230，例如，采用50Kev & 5.0(1015)/cm2的砷。相應地初期的區(qū)域的濃度上升為N+。最后，執(zhí)行另一個離子注入以將區(qū)域228的濃度變回N-，例如，采用90Kev & 8.0(1012)/cm2的磷。接下來，在MTR和STR的側壁上形成側壁隔片252和254。
本發(fā)明被如此描述，顯而易見的是，可以采用多種方法來改變此結構和方法。這種變化并不脫離本發(fā)明的精神和范圍，并且所有這樣的修改都包括在本發(fā)明的范圍中。
權利要求
1.一個具有非均勻溝道電介質厚度的EEPROM單元結構，該EEPROM單元結構包括一半導體基板；基板上的一存儲器晶體管和一選擇晶體管；以及在基板中晶體管之間形成的并且部分地延伸到存儲器晶體管下面的一浮動結；存儲器晶體管中的一柵極電介質層，沿橫向被安排到厚度為Ttunnel并疊加在一部分浮動結上的一隧道區(qū)，厚度為Tnear＞Ttunnel并位于隧道區(qū)的旁邊與選擇晶體管相對的一近溝道區(qū)，以及厚度為Tfar＜Tnear并位于近溝道區(qū)的旁邊與隧道區(qū)相對的一遠溝道區(qū)。
2.如權利要求1的EEPROM單元結構，其中Ttunnel≈Tfar。
3.如權利要求1的EEPROM單元結構，其中至少適合下述之一1<TnearTtunnel<(≈4)]]>和1<TnearTfar<(≈4).]]>
4.如權利要求1的EEPROM單元結構，其中Tnear大約等于選擇晶體管的柵極電介質層的厚度。
5.如權利要求1的EEPROM單元結構，其中近溝道區(qū)的橫向尺寸，Lnear，為Lnear≥0.1μm。
6.如權利要求1的EEPROM單元結構，其中存儲器晶體管中的柵極電介質進一步被布置成包括一厚度為Tedge≈Tnear并位于隧道區(qū)的旁邊與近溝道區(qū)相對的邊緣區(qū)。
7.如權利要求1的EEPROM單元結構，其中該基板為第一傳導類型；并且在柵極電介質遠溝道區(qū)下面的基板中形成第二傳導類型的一個輕摻雜補償區(qū)。
8.如權利要求7的EEPROM單元結構，其中補償區(qū)的一個區(qū)域采用自動對準方式與柵極電介質層的遠溝道區(qū)的區(qū)域相應。
9.如權利要求7的EEPROM單元結構，其中補償區(qū)的深度為dcomp；并且在鄰近補償區(qū)的基板中形成一個深度為dsource＞dcomp的源極區(qū)域。
10.如權利要求7的EEPROM單元結構，其中該補償區(qū)的傳導類型是N-型。
11.如權利要求7的EEPROM單元結構，其中柵極電介質是一種氧化物。
12.如權利要求7的EEPROM單元結構，其中該選擇晶體管包括一柵極電介質層；并且每一個晶體管還包括柵極電介質層上的一多晶硅浮動柵極層，浮動柵極層上的另一個電介質層，以及其他電介質層上的一多晶硅控制柵極層；
13.如權利要求12的EEPROM單元結構，其中該另一種電介質是ONO。
14.一種制造具有非均勻溝道電介質厚度的EEPROM單元結構的方法，該方法包括在半導體基板上形成一柵極電介質第一層，其中所述基板具有與隨后制造的隧道、遠溝道和近溝道區(qū)分別相應的第一、第二和第三區(qū)域，該第一和第三區(qū)域被第二區(qū)域分開；選擇地除掉在第一和第三區(qū)域上的第一層的部分；在第一層和基板的暴露部分上形成柵極電介質第二層；分別在第一，第二和第三區(qū)域上的柵極電介質材料的厚度Ttunnel，Tnear和Tfar，具有關系Tnear＞Ttunnel和Tnear＞Tfar；在第二層上繼續(xù)形成與晶體管的成分相應的附加層；以及選擇地除掉部分第一，第二和附加層以定義初期的存儲器和選擇晶體管以至使該第一，第二和第三區(qū)域位于存儲器晶體管的下面。
15.如權利要求14的方法，其中Ttunnel≈Tfar。
16.如權利要求14的方法，其中至少應用下述之一1<TnearTtunnel<(≈4).]]>和1<TnearTfar<(≈4).]]>
17.如權利要求14的方法，其中Tnear大約等于選擇晶體管的柵極電介質層的厚度。
18.如權利要求14的方法，其中近溝道區(qū)的橫向尺寸，Lnear，為Lnear≥0.1μm。
19.如權利要求14的方法，其中選擇地除掉部分第一層的步驟，導致柵極電介質材料的厚度Tedge具有關系Tedge≈Tnear，其中所述材料在第四區(qū)域上、位于第一區(qū)域的一側與第二區(qū)域相對并相應于邊緣區(qū)。
20.如權利要求14的方法，其中該基板是第一傳導類型；并且該方法還包括在基板的第三區(qū)域中形成第二傳導類型的一輕摻雜補償區(qū)。
21.如權利要求20的方法，還包括將該補償區(qū)向下延伸到深度dcomp；以及在基板中形成一向下深度為dsource＞dcomp的源極區(qū)域。
22.如權利要求20的方法，還包括使該補償區(qū)的傳導類型為N-型。
23.如權利要求14的方法，還包括使用氧化物作為該柵極電介質第一和第二層的材料。
24.一個具有非均勻柵極電介質厚度的EEPROM單元結構，該EEPROM包括一個半導體基板；基板上的一存儲器晶體管和一相應的選擇晶體管；以及在基板中晶體管之間形成的并且部分地延伸到該存儲器晶體管下面的一浮動結；存儲器晶體管中位于溝道區(qū)上面的柵極電介質層部分的厚度不均勻，該不均勻的程度遠大于在厚度均勻的層的制造中所產(chǎn)生的制造公差。
25.如權利要求24的EEPROM單元結構，其中溝道區(qū)上遠離該相應選擇晶體管的柵極電介質層的厚度Tfurther小于溝道區(qū)上接近該相應選擇晶體管的柵極電介質層的厚度Tcloser，Tfurther＜Tcloser。
26.一種制造具有非均勻柵極電介質厚度的EEPROM單元結構的方法，該方法包括在半導體基板上形成柵極電介質第一層；選擇地除掉部分在基板預定區(qū)域上的第一層；在第一層和基板的暴露部分上形成柵極電介質第二層；在第二層上繼續(xù)形成相應于晶體管的成分的附加層；以及選擇地除掉部分該第一，第二和附加層用以定義一初期的存儲器晶體管和一相應初期的選擇晶體管；位于溝道區(qū)上初期的存儲器晶體管中柵極電介質材料的厚度是非均勻的，該不均勻的程度遠大于在制造厚度均勻的層中所產(chǎn)生的制造公差。
27.如權利要求26的EEPROM單元結構，還包括選擇地除掉部分第一層以至于溝道層上遠離相應選擇晶體管的柵極電介質材料的所獲得的厚度Tfurther小于溝道層上接近相應選擇晶體管的柵極電介質層的所獲得的厚度Tcloser，Tfurther＜Tcloser。
全文摘要
一種EEPROM單元結構，具有非均勻的柵極電介質厚度，可以包括一半導體基板；基板上的一存儲器晶體管和一選擇晶體管；以及在基板中晶體管之間形成的并且部分地延伸到存儲器晶體管下面的一浮動結；存儲器晶體管中的一柵極電介質層，沿橫向被安排到厚度為T
文檔編號H01L21/336GK1599071SQ20041006313
公開日2005年3月23日 申請日期2004年5月20日 優(yōu)先權日2003年5月20日
發(fā)明者姜盛澤, 韓晶昱, 尹勝范, 樸成佑 申請人:三星電子株式會社