專利名稱：積體內(nèi)存電路及形成積體內(nèi)存電路的方法
技術領域：
本發(fā)明系有關于積體內(nèi)存電路。特別是，本發(fā)明系有關于所謂的氮化物只讀存儲器(NROM memory)，其乃是基于儲存信息的介電層。
背景技術：
在下列技術出版物中，”Can NROM，two-bit，trapping storageNVM cell，give a real challenge to floating gate cells？”，B.Eitan et al.，International Conference on Solid StateDevices and Materials，Tokyo，1999，一種內(nèi)存電路已經(jīng)被揭露出來，其具有一個氮化物只讀存儲器(NROM)胞元數(shù)組。這個氮化物只讀存儲器(NROM)的概念乃是基于氧化物/氮化物/氧化物(ONO)介電層的電荷儲存的一個雙位閃存(Flash)胞元。氧化物/氮化物/氧化物(ONO)乃是表示氧化物(Oxide)/氮化物(Nitride)/氧化物(Oxide)。其中，一個內(nèi)存胞元乃是利用一種獨特方法感應這個陷入電荷(trapped charge)，藉以儲存兩個實體分離的位。另外，一個內(nèi)存胞元的程序乃是利用信道熱電子射入法(Channel Hot ElectronInjection)執(zhí)行、而一個內(nèi)存胞元的去除則是利用穿隧加強的熱電洞射入法(Tunneling enhanced Hot Hole Injection)執(zhí)行。
一般而言，一個氮化物只讀存儲器(NROM)胞元乃是一個N型信道的金氧半場效晶體管(MOSFET)裝置，其中，這個閘極介電層會利用夾在兩氧化硅層中間的陷入材料(氮化物)取代。這即是先前所述的氧化物/氮化物/氧化物(ONO)結構。其中，上氧化物及下氧化物均會大于1及5奈米(nm)，藉以避免任何直接穿隧現(xiàn)象(directtunneling)。另外，電荷會儲存在緊鄰N+接面的氮化物層。另外，各個氮化物只讀存儲器(NROM)會具有一個源極區(qū)域、一個汲極區(qū)域、及在這個源極區(qū)域及這個汲極區(qū)域中間延伸的一個信道區(qū)域。
在這種習知技術的內(nèi)存胞元中，鄰近內(nèi)存胞元的這些汲極區(qū)域，一方面，及這些源極區(qū)域，另一方面，會利用所謂的”位線”進行連接，其乃是這個半導體基底材料內(nèi)的高度摻質(zhì)區(qū)域。一般而言，習知技術會使用P型摻質(zhì)的半導體基底。另外，這些位線則可以利用重度摻質(zhì)的N型區(qū)域實現(xiàn)。在這些重度摻質(zhì)的N型區(qū)域上方，習知技術亦會提供一層絕緣目的的氧化物，亦即位線氧化物。這類位線可以稱為”埋入”位線。
在這個信道區(qū)域上方，習知技術則會鋪上這個氧化物/氮化物/氧化物(ONO)結構。另外，在這個氧化物/氮化物/氧化物(ONO)結構上方，習知技術則會提供所謂的”字符線”。特別是，字符線會利用大約90°的角度，與這些字符線進行交叉。這類內(nèi)存胞元面積，其包括一個平行位線數(shù)組、及形成在這些位線上方并利用90°的角度與這些位線交叉的一個平行字符線數(shù)組，可以稱為一個虛擬地點數(shù)組(Virtual Ground array)。一般而言，這個虛擬地點數(shù)組(VirtualGround array)乃是一個弱場氧交叉點架構(field-oxide-lesscross point architecture)，其具有5-6F2的胞元大小或每個位2.5-3F2。
這個氮化物只讀存儲器(NROM)胞元的程序乃是利用信道熱電子射入法(Channel Hot Electron Injection)達成。在高閘極電位的時候，這個晶體管會被驅動至夾止狀態(tài)(pinch off)，若源極至汲極間施加足夠電壓。在接近汲極接面的高電場中，電子的溫度會被升高。當這些電子到達特定速度后，由于施加在這個字符線，亦即這個氮化物只讀存儲器(NROM)的閘極，的對應電壓，這些電子便會射入這個氧化物/氮化物/氧化物(ONO)結構的氮化物層。
電子射入氮化物層的現(xiàn)象會發(fā)生在這些電子移往的汲極區(qū)域的金屬接面附近。由于這些電子并無法在這個氮化物層內(nèi)自由移動，因此，這些電子大致上均會陷入字符線及位線的交叉區(qū)域邊緣。
當這個汲極源極電壓反轉時，電子則會以反方向加速。當這些電子到達特定速度時，這些電子將會射入這個氮化物層中、這個字符線與這個內(nèi)存胞元的另一位線的交叉區(qū)域附近。由于這些電子并無法在這個氧化物/氮化物/氧化物(ONO)結構的氮化物層內(nèi)自由移動，因此，一個內(nèi)存胞元便可以儲存兩個位。這些儲存位置乃是位于這個字符線與這個內(nèi)存胞元的第一位線的交叉點邊緣、及這個字符線與這個內(nèi)存胞元的另一位線的另一交叉點邊緣。
一般而言，內(nèi)存胞元的尺寸最好能夠設計至最小。當內(nèi)存胞元尺寸縮小時，具有特定儲存容量的內(nèi)存電路便可以縮小。另一方面，當內(nèi)存胞元尺寸縮小時，具有相同尺寸的內(nèi)存電路亦可以具有更大儲存容量。
內(nèi)存胞元微型化的先前限制是這個裝置必須要具有特定的信道長度。這些沉積層材料的隔離層高度(barrier height)大約3.1eV，其必須要將這些電子的溫度充分升高，藉以在程序期間超越這個隔離層。有鑒于此，典型的汲極電壓大約是5V。另外，為了避免刺穿現(xiàn)象(punch through)，有效信道長度亦不能無限制地縮小。
為了將內(nèi)存胞元的尺寸最小化、并且同時保有特定的信道長度，美國早期公開專利US 2002/0024092 A1系教導使用一個溝槽信道區(qū)域。這個信道形狀會由一維的直線信道形狀改變?yōu)槎S的溝槽信道形狀，因為這個主動信道并不是利用直線連接形成、而是利用通通溝槽底部的U形或V形連接形成。這個氧化物/氮化物/氧化物(ONO)結構會鋪在這個信道溝槽的表面。利用這種溝槽形狀，這個內(nèi)存胞元的尺寸便可以縮小，藉以適應特定芯片尺寸的較高容量內(nèi)存。
在上述的美國早期公開專利US 2002/0021092 A1中，內(nèi)存胞元會具有擴散位線，亦即重度摻質(zhì)這個半導體基底的特定區(qū)域，藉以產(chǎn)生的位線。
已知，即使是利用重度摻質(zhì)形成，這些位線仍然會具有特定的歐姆阻抗，其將會遠大于金屬層的歐姆阻抗(舉例來說)。另一方面，這個汲極區(qū)域或源極區(qū)域亦需要施加相對高的電壓。這些電壓的范圍大約在4.5V附近。為了降低這些位線的歐姆損耗，習知技術可以利用所謂的”位線陷入技術(bit line trapping technique)”。利用這種技術，相鄰字符線中間會應用穿孔(via hole)。這些穿孔會在一個上金屬層及這個位線(亦即重度摻質(zhì)的擴散區(qū)域)中間延伸。利用這種排列，這些位線的歐姆阻抗將不再是利用這些重度摻質(zhì)擴散區(qū)域主導決定，而是利用這個金屬層及這些接觸穿孔的歐姆阻抗決定。
這種觀念的缺點是，在相鄰字符線中間產(chǎn)生穿孔會變得異常困難，因為這些字符線的圖案乃是利用微影制程進行定義。另外，這個字符線微影制程亦是非常吃力的工作，因為這些結構的范圍僅在150至50奈米(nm)間?？梢灶A見地是，要在僅有100奈米(nm)或更小空間內(nèi)、應用直徑大約50奈米(nm)的穿孔將會是難度十足。再者，由于位線及字符線中間、相對高的最大電壓(大約10V)，這種技術亦需要具有充分絕緣層厚度，藉以避免可靠性的問題。另外，這個字符線至位線的容量亦應該維持在低位準，藉以避免切換延遲的問題。
為了解決這個問題，德國專利申請案10129958.3(其申請日為2002年6月21日，且尚未公告)建議不要使用這種位線陷入技術，而是在這個半導體基底上應用具有數(shù)個沉積層的位線結構。在這種方法中，位線乃是利用直接鋪在這個半導體基底表面的一個復晶硅層形成。在這個復晶硅層表面，則會再鋪上一個金屬包含層。這個金屬包含層乃是，舉例來說，一個硅化鎢層及一個硬式罩幕層(舉例來說，氧化物層)，藉以電性隔離這個硅化鎢層及個別環(huán)境。如此，鋪在這個半導體基底表面的位線便可以利用一個復晶硅層、一個硅化鎢層、及一個最上氧化物層形成。再者，除了硅化鎢以外，這種方法亦可以使用氮化鎢及鎢。另外，這種方法亦可以使用鈦及/或硅化鈦。
已知，雖然與位線陷入技術(bit line trapping technique)有關的問題已經(jīng)利用這種方法解決，但是，這種方法亦會造成另一個問題。如先前所述，這個字符線微影制程乃是非常吃力的工作。特別是，這個微影制程的品質(zhì)將會嚴重降低，若這個微影制程的操作表面并不是完美表面，而是具有步階(step)或，概括而言，具有不同位準。
一般而言，一個積體內(nèi)存電路會在周邊區(qū)域設置一個內(nèi)存胞元數(shù)組。另外，在這個周邊區(qū)域中，一個控制電路則會設置以控制這個內(nèi)存胞元數(shù)組。毫無疑問地，這個內(nèi)存胞元數(shù)組的位線及字符線會延伸至這個周邊區(qū)域的控制電路，藉以將需要電壓施加至這些字符線及這些位線。
雖然形成這些閘極溝槽(舉例來說)的制造步驟會限制在這個內(nèi)存胞元數(shù)組，但至少，產(chǎn)生這些字符線的微影制程應該可以”碰觸到”這個周邊區(qū)域的內(nèi)存胞元數(shù)組的控制電路。特定是，形成這些字符線的微影制程步驟亦可以用來定義這個控制電路的晶體管電路中、個別場效晶體管的閘極結構，其通常是基于互補式金氧半導體(CMOS)技術。
在這個半導體基底表面鋪放位線將無可避免地導致這個積體內(nèi)存電路的控制電路及這個內(nèi)存胞元數(shù)組中間的一個步階(step)。特別是，定義這個內(nèi)存胞元數(shù)組的字符線的罩幕并不是完美平面，而會在這個周邊區(qū)域及這個內(nèi)存胞元數(shù)組中間的邊界具有一個步階(step)。
這個步階(step)會導致低生產(chǎn)量或阻礙內(nèi)存胞元尺寸繼續(xù)縮減的問題。在這兩種情況中，內(nèi)存電路的成本均會增加。當生產(chǎn)量降低時，作用內(nèi)存電路的價格便會提高。另一方面，當尺寸縮減不能繼續(xù)時，內(nèi)存胞元的價格亦會提高，因為具有特定容量的內(nèi)存胞元的較高面積消耗。
應該指出的是，內(nèi)存電路市場乃是一個極度競爭的市場，其中，些微的價格差異均可能會直接影響內(nèi)存電路生產(chǎn)者的生存。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的乃是提供一種較便宜的積體內(nèi)存電路、或一種生產(chǎn)較便宜積體內(nèi)存電路的方法。
根據(jù)本發(fā)明，這個目的乃是利用一種積體內(nèi)存電路達成，其包括一半導體基底，具有一半導體基底平坦表面；一內(nèi)存胞元數(shù)組，形成于該半導體基底表面，該內(nèi)存胞元數(shù)組系具有位線及字符線，該等位線及字符線連接該等內(nèi)存胞元，該等位線系利用一材料形成，該材料不同于該半導體基底之一材料，且具有一位線最上平面；一控制電路，形成于該半導體基底表面，用以控制該內(nèi)存胞元數(shù)組，其中，該等位線及該等字符線系延伸至該控制電路中，且其中，該等位線系相對于該半導體基底地凹陷下去，藉以使該位線最上平面及該半導體基底平坦表面間之一差異能夠小于一預定數(shù)值。
根據(jù)本發(fā)明的第二個特征，這個目的乃是利用一種形成積體內(nèi)存電路的方法達成，該方法系包括下列步驟提供一半導體基底；在該半導體基底中，形成位線凹處；在該等凹處中，形成位線，其中，兩相鄰位線系連接一內(nèi)存胞元數(shù)組之一內(nèi)存胞元之一源極區(qū)域及一汲極區(qū)域；形成該等內(nèi)存胞元之閘極區(qū)域；以及在該等內(nèi)存胞元之該等閘極區(qū)域表面、及在該內(nèi)存胞元數(shù)組之一控制電路之晶體管之閘極結構表面，形成字符線，該等字符線及該等位線系延伸至該控制電路中。
本發(fā)明系基于下列發(fā)現(xiàn)，亦即對于進一步的尺寸縮減而言，最重要的應該是，在執(zhí)行最高分辨率的微影制程步驟前，這個半導體基底的表面最好盡可能平坦。特別是，這種情況必須適用于定義字符線的微影制程。為了達到完美平坦或僅具有可忽略步階(step)(亦即小于微影制程設定所決定的預定數(shù)值的步階(step))的半導體基底表面或平面，本發(fā)明積體內(nèi)存電路的位線必須相對于周邊區(qū)域的半導體基底平坦表面地凹陷下去，這個周邊區(qū)域乃是用來產(chǎn)生控制電路。借著形成凹處至這個半導體基底中、并接著在這些凹處中形成位線，這個字符線的微影制程便可以得到一個完美或近乎完全的表面。特別是，提供這個位線的凹處可以形成不同于半導體基底材料的位線，亦即最好能夠金屬化或具有低歐姆阻抗金屬/半導體復合物的位線。如此，本發(fā)明便可以避免使用具有問題的”位線陷入技術(bit linetrapping technique)”。
本發(fā)明概念的一個優(yōu)點乃是，借著提供這些位線的凹處，本發(fā)明便可以遵守最尖端制造廠中、有關裝置功能及可制造性的大部分規(guī)則，其乃是用來處理大約100奈米(nm)的線寬。
本發(fā)明的另一個優(yōu)點乃是，借著提供凹陷的位線，在施加類似這些字符線線寬的最小(關鍵)線寬微影制程以前，本發(fā)明將不可能會出現(xiàn)大于100奈米(nm)的步階(step)，其最好能夠不大于50奈米(nm)或最好能夠不大于30奈米(nm)。
本發(fā)明的又一個優(yōu)點乃是，雖然這個位線間距應該調(diào)整至5F2以下的胞元尺寸，但是，本發(fā)明亦可以產(chǎn)生大約200奈米(nm)的信道長度。本發(fā)明的再一個優(yōu)點乃是，本發(fā)明亦可以產(chǎn)生一個具有金屬位線的虛擬地點非或(NOR)數(shù)組，藉以避免在接觸孔的字符線中間、需要額外空間的位線陷入現(xiàn)象(bit line trapping)。
本發(fā)明的另一個優(yōu)點乃是，同時利用N+離子植入深度及主動渠溝蝕刻制程定義的信道長度可以利用最小制程及單一變異進行制造(亦即具有高重復性)。這乃是由于這兩個制程步驟(亦即形成源極及汲極區(qū)域的離子植入步驟、及主動信道蝕刻步驟)均會相關于同一個原始表面。
本發(fā)明的又一個優(yōu)點乃是，鄰近信道中間的絕緣可以利用已知的淺渠溝絕緣區(qū)域(STI)技術輕易整合。這類鄰近字符線的淺渠溝絕緣區(qū)域(STI)可以降低相鄰內(nèi)存胞元中間的相互干擾，其可能會因為字符線間隔縮減所伴隨的電場增加，進而降低這些內(nèi)存胞元的效能。
目前，雖然氮化物只讀存儲器(NROM)胞元均是制造成平面類型的氮化物只讀存儲器(NROM)晶體管，其乃是利用氧化物/氮化物/氧化物(ONO)結構的介電層做為閘極介電層，但是，本發(fā)明概念亦可以利用溝槽信道技術、及金屬位線。在這個例子中，氮化物乃是用來做為電子儲存層。由于材料專有的特性，在內(nèi)存胞元的程序及去除期間，這個例子僅需要4-6V的源極-汲極電壓。因此，這些晶體管的信道長度便可以不需要根據(jù)現(xiàn)有半導體制造廠提供的遞減設計規(guī)則進行調(diào)整，而可以固定在200奈米(nm)附近。利用溝槽信道區(qū)域、及利用金屬或金屬復合物及淺渠溝絕緣區(qū)域組合而成的凹陷位線，內(nèi)存尺寸便可以進一步縮減，其主要是由于這些凹陷位線、及由此得到的最終字符線微影制程的完美表面。


本發(fā)明較佳實施例乃是配合所附圖式，詳細說明如下，其中第1圖系表示一種制造積體內(nèi)存電路的方法的高階流程圖；第2圖系表示在這個氧化物/氮化物/氧化物(ONO)結構鋪放在信道區(qū)域表面前，這種積體半導體電路的部分三維示意圖。
第3a圖系表示在移除焊墊氮化物的淺渠溝絕緣區(qū)域后，沿著第2圖虛線C或D的剖面圖；第3b圖系表示在未移除焊墊氮化物的淺渠溝絕緣區(qū)域后，沿著第2圖虛線C或D的剖面圖；第4a圖系表示在形成位線罩幕后，沿著第2圖虛線D的剖面圖；第4b圖系表示在形成位線罩幕后，沿著第2圖虛線B的剖面圖；第5a圖系表示在形成位線凹處及金屬位線后，沿著第2圖虛線A的剖面圖；第5b圖系表示在形成位線凹處及金屬位線后，沿著第2圖虛線B的剖面圖；第6a圖系表示在主動溝槽后，沿著第2圖虛線A的剖面圖；第6b圖系表示在主動溝槽后，沿著第2圖虛線B的剖面圖；第7a圖系表示在鋪放儲存與門極介電層后，沿著第2圖虛線B的剖面圖；第7b圖系表示在鋪放儲存與門極介電層后，沿著第2圖虛線c的剖面圖；以及第8圖系表示在形成內(nèi)存胞元數(shù)組的字符線及周邊控制電路的閘極后，沿著第2圖虛線D的剖面圖。
具體實施例方式
下面，請參考第1圖。根據(jù)本發(fā)明，一種形成積體內(nèi)存電路的方法乃是由一個提供步驟(10)開始，用以提供一個半導體基底。在這個半導體基底中，接著，執(zhí)行一個形成步驟(12)，用以在這個半導體基底中，形成位線凹處。隨后，在這些位線凹處中形成位線，其中，一個內(nèi)存胞元的一條位線會連接至這個內(nèi)存胞元的一個源極區(qū)域，而一個內(nèi)存胞元的一條相鄰位線則會連接至這個內(nèi)存胞元數(shù)組中、一個內(nèi)存胞元的一個汲極區(qū)域。特別是，這些位線乃是利用一種材料形成(14)，其中，這種材料并不同于這種半導體基底材料。這表示這些位線乃是利用一個金屬層或一個具有低歐姆阻抗的金屬/半導體復合物層形成。當完成這些位線后，執(zhí)行一個形成步驟(16)，用以形成閘極區(qū)域。最后，執(zhí)行一個形成步驟(18)，用以利用一種微影制程方法，形成這些內(nèi)存胞元中、這個閘極區(qū)域表面的字符線，以及這個內(nèi)存胞元數(shù)組的控制電路中、晶體管的閘極結構。
利用這種方法，本發(fā)明便可以得到一個積體內(nèi)存電路，具有一個半導體基底，其中，這個半導體基底會具有一個半導體基底平坦表面。另外，這個積體內(nèi)存電路亦包括一個內(nèi)存胞元數(shù)組，形成在這個半導體基底表面，其中，這個內(nèi)存胞元數(shù)組具有位線及字符線，且這些位線及這些字符線會分別連接至這些內(nèi)存胞元，這些位線乃是利用不同于半導體基底的材料形成、并具有一個位線最上平面。另外，這個積體內(nèi)存電路更包括一個控制電路，形成在這個半導體基底表面，用以控制這個內(nèi)存胞元數(shù)組，其中，這些位線及這些字符線會延伸至這個控制電路中，藉以施加這些內(nèi)存胞元的讀取、程序、去除動作的必要電壓。根據(jù)本發(fā)明，這些位線會相對于這個半導體基底平坦表面地凹陷下去，藉以使這個位線最上平面及這個半導體基底平坦表面中間的差異小于一個預定數(shù)值。
在特定情況中，這個預定數(shù)值乃是利用這種定義字符線的微影制程方法決定。這個預定數(shù)值應該盡可能保持在低位準，且最好能夠保持為零值。在實際情況下，這個理論上的完美零值可能會很難實現(xiàn)。然而，將這個預定數(shù)值選定在100奈米(nm)，或最好能夠選定為50奈米(nm)、或最好能夠選定為30奈米(nm)，便可以得到一種字符線微影制程，其可以得到高生產(chǎn)量及低成本的高容量積體內(nèi)存電路。
下面，請參考第2圖。第2圖乃是在制造位線后，這個內(nèi)存胞元數(shù)組的三維剖面圖，其中，這個主動渠溝已經(jīng)進行蝕刻、且一個犧牲氧化層亦已經(jīng)進行成長及蝕刻。換句話說，第2圖所示的這個內(nèi)存胞元數(shù)組乃是表示尚未沉積這個氧化物/氮化物/氧化物(ONO)堆棧及這些字符線以前的情況。更重要地，第2圖亦表示各個剖面位置(虛線A、B、C、D)，用以識別第3a圖至第8圖的各個剖面。
下面，第2圖所示的結構將進行詳細說明。這個內(nèi)存胞元數(shù)組會形成在一個半導體基底20表面，其最好能夠是一個P型摻質(zhì)的晶圓。一個內(nèi)存胞元具有一個源極區(qū)域21、一個汲極區(qū)域22、以及一個信道區(qū)域23。這個源極區(qū)域21及這個汲極區(qū)域22乃是利用摻質(zhì)區(qū)域定義，其乃是利用一條虛線23表示。這條虛線23乃是用來表示這個摻質(zhì)深度。為了摻質(zhì)這個源極區(qū)域21及這個汲極區(qū)域22，本發(fā)明最好能夠利用1×1015/cm2劑量的砷正離子(As n+)進行離子植入法。另外，位線25則是形成在這個源極區(qū)域及這個汲極區(qū)域表面。在本發(fā)明的較佳實施例中，這些位線乃是利用幾個沉積層形成。這些沉積層包括有這些離子植入?yún)^(qū)域表面的一個下復晶硅層25a、一個金屬或金屬/半導體層25b、及一個絕緣氧化層25c。這些位線的側邊絕緣乃是利用這條位線25的左右兩邊間隔25d達成。這個位線氧化層25c的最上平面乃是用來定義這個位線最上平面，其最好能夠在產(chǎn)生這些位線、這些主動溝槽、及鄰近位線中間的這個淺渠溝絕緣區(qū)域(STI)以前，與這個半導體基底平坦表面具有相同位準。這個半導體基底平坦表面乃是對應于周邊區(qū)域的平坦表面，用以形成控制內(nèi)存胞元數(shù)組的狀態(tài)的控制電路。
由第2圖可知，這個信道區(qū)域23乃是利用一個溝槽或一個渠溝形成。這可以具有下列效應，亦即由于這個大致上圖形的信道區(qū)域，這個信道長度將會大于這個源極區(qū)域及這個汲極區(qū)域中間的直接連接。另外，相鄰信道區(qū)域乃是利用這個淺渠溝絕緣區(qū)域26彼此分離。較佳者，這個淺渠溝絕緣區(qū)域26乃是利用填滿氧化物的渠溝形成。這個淺渠溝絕緣區(qū)域26必須執(zhí)行至某個深度，藉以使這些渠溝能夠，相較于這個信道、或這些摻質(zhì)的汲極及源極區(qū)域，更深入地延伸至這個半導體基底20中。
最后，一個箭頭27可以用來表示這些字符線的方向，其最好能夠利用90°角度，與這些位線(BL)相交。
因此，一個內(nèi)存胞元會具有兩個相鄰位線、一個汲極區(qū)域、一個源極區(qū)域、一個信道區(qū)域、以及一條字符線。這類內(nèi)存胞元能夠儲存兩個位，亦即在一條字符線及一個內(nèi)存胞元的第一位線的交叉區(qū)域的一個位、以及在這條字符線及第二位線的交叉區(qū)域的另一個位。
下面，請參考這個電路在幾個制程步驟期間的外觀。整個制程乃是由一個提供步驟開始，藉以提供這個半導體基底20。在這個半導體基底20表面，一個焊墊氧化層30會成長在這個半導體基底的表面、且一個焊墊氮化物層31會形成在這個P型摻質(zhì)的晶圓表面。接著，執(zhí)行所有已知步驟，包括定義渠溝的微影制程步驟及平坦化步驟，藉以達到一個填滿氧化物的淺渠溝絕緣區(qū)域26。這些渠溝最好能夠進行蝕刻，用以得到具有大約80°及90°角度中間的大致上完美側壁。在形成這個渠溝及填滿氧化物的制程后，這個表面會利用化學機械研磨(CMP)進行平坦化。在這個階段，這個表面可以包括淺渠溝絕緣區(qū)域(STI)氧化物或焊墊氮化物31。
這個內(nèi)存胞元數(shù)組及這個互補式金氧半導體(CMOS)的井區(qū)離子植入法可以具有兩種選擇。也就是說，這個焊墊氮化物層31可以去除、或這個焊墊氮化物層31亦可以保留。當保留這個焊墊氮化物層31時，本發(fā)明可以在定義位線時具有一個較平坦的表面。在沉積這個第二氮化物層32、這個氧化物層33、及做為一個抗反射被覆層(未示于第3圖中)的另一個沉積層后，這個積體內(nèi)存電路會如同第3a圖及第3b圖所示。請參考第3b圖，這個氧化物/氮化物堆?？梢栽敿氁姷?。特別是，在這個半導體基底20的表面，這個焊墊氧化物層30乃是利用這個淺渠溝絕緣區(qū)域26切割。另外，這個焊墊氧化物層30的最上平面亦會具有這個焊墊氮化物層31。另外，這個焊墊氮化物層31的最上平面可以具有這個氮化物層32。并且，這個氮化物層32的最上平面亦會具有這個氧化物層33。這個氧化物層33乃是用來做為這個位線描述(delineation)的一個硬式罩幕。應該注意的是，這個焊墊氮化物層31并不會出現(xiàn)在第2圖中、沿著虛線C或D的交叉區(qū)域，若選擇第二種選項。
另外，由第3b圖可知，這個淺渠溝絕緣區(qū)域26并不會與這個半導體基底平坦表面齊平，而是延伸至這個平面上方、達到這個焊墊氧化物層30及這個焊墊氮化物層31的高度。然而，由于密度增加及清洗等步驟，這個高度亦會在處理期間略略降低。
下面，請參考第4a圖及第4b圖，其乃是表示鋪放位線罩幕(用以產(chǎn)生位線凹處)后的情況。第4a圖及第4b圖乃是有關于焊墊氮化物層31尚未移除的選項，如第3b圖所示。在焊墊氮化物層被移除的選項中，沉積層31及32則僅需要利用沉積層31取代即可。
第4a圖乃是第2圖中、沿著虛線A的剖面圖，而第4b圖則是第2圖中、沿著虛線B的剖面圖。定義這些位線的微影制程乃是用來開啟一個硬式罩幕(沉積層33，32，31)。特別是，這個氧化物層33首先會在需要形成這些位線凹處的位置40進行蝕刻。這個選擇性的蝕刻制程會停止在這個氮化物層32的表面。隨后，利用另一個蝕刻制程去除這些氮化物層32及31的位置40，若這個氮化物層31先前尚未移除的話。由于選擇性反應離子蝕刻化學作用的使用，這個蝕刻制程會停止在這個焊墊氧化物層30的表面。如此，這個氮化物層32及這個焊墊氮化物層31便可以利用這個焊墊氧化物層30做為一個蝕刻停止層，藉以利用單一選擇性蝕刻步驟進行蝕刻。
隨后，利用另一個微影制程保護周邊區(qū)域，并將砷(As)離子植入做為埋入位線區(qū)域(如第2圖所示的22)。如此，這個離子植入步驟僅會在一個內(nèi)存胞元數(shù)組42中執(zhí)行，而不會在設置一個控制電路34的周邊區(qū)域中執(zhí)行。在離子植入后，這個離子植入?yún)^(qū)域會再進行退火步驟。
另外，由第4a圖可知，這個離子植入步驟可以在這些沉積層33，32，31定義的位線罩幕完成以后執(zhí)行?；蛘?，這個離子植入步驟亦可以在這個焊墊氮化物層31鋪放在這個焊墊氧化物層30以前(亦即利用淺渠溝絕緣區(qū)域(STI)技術，完成第3a圖及第3b圖的隔離區(qū)域以前)執(zhí)行。
第4b圖乃是表示第2圖中、沿著虛線B的剖面圖。這里，應該注意的是，這些沉積層30及31并無法由第4b圖的剖面看見，而是被這個淺渠溝絕緣區(qū)域26遮住。
為了處理第4a圖及第4b圖的電路以達到第5a圖及第5b圖的電路，這個氧化物層30(亦即這個焊墊氧化物層)、這個淺渠溝絕緣區(qū)域(STI)26、及這個半導體基底20(特別是，這個摻質(zhì)區(qū)域22)會利用可比較的蝕刻速率及相對于氮化物硬式罩幕(沉積層31及32)的足夠蝕刻選擇性進行蝕刻。這個氧化物層最好能夠具有一個較高的蝕刻速率，用以在這個淺渠溝絕緣區(qū)域(STI)及這個半導體基底中達到相同深度。
請參考這個控制電路41，這個周邊區(qū)域最好亦能夠利用一個氮化物硬式罩幕(如第5a圖所示)進行保護。接著，在蝕刻這些位線凹處的蝕刻制程停止在這個半導體基底20及這個淺渠溝絕緣區(qū)域(STI)氧化物的預定深度后，這些凹處中將會沈積一個氧化物層、并接著蝕刻這個氧化物層以得到這些間隔25d。接著，沉積及回蝕一個復晶硅層，藉以得到這個復晶硅層25a。接著，沉積、退火、及蝕刻鈷層，藉以利用自我校準硅化物方法(Salicide method)，得到這個硅化鈷層25b?；蛘撸练e及回蝕一個硅化鎢層，藉以得到低歐姆阻抗位線的一個金屬層或金屬/半導體層25。其余的間距會填滿氧化物層、且最后得到的電路結構亦會進行平坦化以得到這個氧化層25c?；瘜W機械研磨法(CMP)可以用來平坦這個表面。由于這些處理步驟僅僅利用相對于氮化物層的選擇性做為特征，因此這些沉積層31，32便可以削薄至僅僅保留部分沉積層31的程度。
這些凹處內(nèi)的部分氧化物層乃是這個位線的絕緣區(qū)域構成。這個部分乃是利用25表示，并且由沉積層25b的上表面延伸至這個半導體基底平坦表面，其在化學機械研磨法(CMP)后仍將會保留下來。
本發(fā)明的重要特征乃是形成區(qū)域22(如第4a圖所示)的離子植入步驟及形成這些凹處的蝕刻步驟乃是由相同或近乎相同的平坦表面開始執(zhí)行。唯一差異僅在于這個非常薄的焊墊氧化物層30。由第5a圖可知，這些位線凹處的下凹處平面及這個n+植入?yún)^(qū)域邊界間的距離乃是用來定義這個信道長度。在第5a圖中，這個距離乃是利用雙箭頭50表示。
當考量第2圖時，這個距離乃是用來表示第2圖中、另一個雙箭頭23表示的信道長度。當這個距離增加時，信道長度便會縮短。另一方面，當這個距離50縮短時，這個信道長度則會增加。如此，這個距離50乃是考量可重制性、及集成電路內(nèi)存儲器胞元的主要關鍵。因此，非常重要地，這個位線凹處蝕刻步驟及定義這些源極及汲極區(qū)域的離子植入步驟必須由相同平面開始(或近乎相同的平面，除了薄焊墊氧化物層30的區(qū)域以外)。這個特征乃是用來確保高可重制性及積體內(nèi)存電路內(nèi)的低變異性。
由第5b圖可知，這個淺渠溝絕緣區(qū)域(STI)不僅是分隔相鄰的信道區(qū)域，并且亦延伸至一個內(nèi)存胞元的源極及汲極區(qū)域中間。如此，這個淺渠溝絕緣區(qū)域(STI)氧化物及這個半導體硅基底的位線會凹陷下去，若已經(jīng)施行先前步驟。
下面，達到第6a圖及第6b圖的步驟將詳細說明，其乃是用來形成一個主動溝槽60。首先，氮化物層32及31的剩余層最好能夠利用反應離子蝕刻法(RIE)予以去除。另外，這個內(nèi)存胞元數(shù)組41(不包括這個控制電路區(qū)域42)的氮化層亦最好去除。
這個步驟可以利用一個保護周邊區(qū)域的微影制程步驟達成。這個蝕刻步驟可以對氧化物具有高度選擇性，藉以讓這個氧化物層自動成為一個蝕刻停止層。如此，整個內(nèi)存胞元數(shù)組便可以覆蓋氧化物，亦即側壁間隔25d及填入氧化物層25c覆蓋位線結構、而焊墊氧化物層則覆蓋整個表面，除了在這些位線結構中間保留的淺渠溝絕緣區(qū)域(STI)以外。
隨后，這些主動渠溝60會進行蝕刻。首先，執(zhí)行一個穿透(breakthrough)步驟以打斷這個焊墊氧化物層。這可以將所有的氧化物表面降低這個焊墊氧化物層厚度左右的高度。
隨后，執(zhí)行一個自我校準蝕刻步驟，用以選擇性地蝕刻這種半導體基底材料，除了不蝕刻一側位線凹處及另一側淺渠溝絕緣區(qū)域中的氧化物以外。由第6a圖可知，這些位線”凹處”將不再能夠由最后的積體內(nèi)存電路中看到。相反地，僅有這些凹陷的內(nèi)容，亦即沉積層25a、25b、25c、及側壁25d能夠保留下來。這乃是由于這些凹處中間的材料均會被蝕刻去除，藉以形成第2圖或第6a圖所示的主動溝槽。然而，必須注意的是，相對于這個半導體基底平坦表面，這些位線的確會向下凹陷，其凹陷數(shù)量可以利用這個復晶硅層25a最下平面及這個半導體基底平坦表面(換句話說這個位線最上平面)中間的距離定義。在第6a圖中，這個凹陷深度表示為62。
由于反應離子蝕刻法(RIE)可能會導致半導體基底平坦表面的晶體破壞，因此，本發(fā)明最好能夠在蝕刻或開啟表面長出一個薄熱氧化物層。這個犧牲氧化物層協(xié)助退火去除這個半導體基底中、極度敏感的信道區(qū)域的晶體缺陷。利用標準濕式清除制程，接著，這個犧牲氧化物層及周邊區(qū)域的其余氮化物層及焊墊氧化物層便可以去除。如此，第6a圖所示的中間制程結果便可以達到。其中，位線結構及周邊晶體管區(qū)域中間的主動溝槽乃是未覆蓋的硅表面。
第6b圖乃是表示與第6a圖相同的中間制程結果，除了是沿著剖面B以外。
為了達到第7a圖所示的中間狀態(tài)，這個氧化物/氮化物/氧化物(ONO)結構70會成長/沉積于第6a圖及第6b圖所示的結構表面。在形成這個氧化物/氮化物/氧化物(ONO)結構70后，周邊控制電路的氧化物/氮化物/氧化物(ONO)結構便可以利用微影制程去除。在這個控制電路41中，這個氧化物/氮化物/氧化物(ONO)結構并不需要使用，而是利用個別互補式金氧半導體(CMOS)電路的場效晶體管的各個不同閘極氧化物層取代。
這個氧化物/氮化物/氧化物(ONO)結構可以利用濕式、干式、或其組合制程進行蝕刻，而這個內(nèi)存胞元數(shù)組則會利用一個阻抗罩幕層進行保護。在移除阻抗層及清除步驟后，一個較厚(約15奈米(nm))的”高電壓”閘極氧化物層便可以形成。這個罩幕程序可以重復蝕刻這個高電壓閘極氧化物層，而這個內(nèi)存胞元數(shù)組及這個高電壓晶體管區(qū)域則會同時利用這個阻抗層保護。再者，在清除步驟后，一個低電壓閘極氧化物層便可以形成。在各種例子中，這些后續(xù)氧化步驟均是用來增加先前沉積層的厚度。這些罩幕步驟可以用來施行額外的信道離子植入步驟、并取得適當?shù)呐R界電壓。
第7b圖系表示與第7a圖相同的中間制程結果，除了是沿著剖面C以外。由剖面C可知，這些間隔25d可以延伸至這個淺渠溝絕緣區(qū)域(STI)26或亦鋪在這個淺渠溝絕緣區(qū)域(STI)26表面的氧化物/氮化物/氧化物(ONO)結構上方。然而，這個延伸將會消失，若特定濕式清除法蝕刻低密度氧化物的速度大于先前曝露于較高熱預算的氧化物。
下面，請參考第8圖，其乃是用來表示在內(nèi)存胞元數(shù)組42中形成字符線后、或在控制電路42的閘極介電層80表面形成互補式金氧半導體(CMOS)閘極堆棧后的情況。首先，在這個氧化物/氮化物/氧化物(ONO)結構70表面鋪放一個復晶硅層80a，其乃是放置在這條位線25的沉積層25c上面。由于復晶硅的完美被覆特性，第7a圖所示的主動溝槽將可以完全填滿，若這個復晶硅層的厚度約略大于這個開口的一半。
在這個復晶硅層80a上方，利用位線金屬層或金屬/半導體層25b所述的相同技術鋪放一個硅化鎢層80b。在這個沉積層80b上方，則是鋪放一個硬式罩幕層80c。
另外，若使用不同層方法，亦即復晶硅、氮化鎢、鎢、及硬式罩幕的順序，則本發(fā)明將可以得到更小的窗體阻抗。
到目前為止，這些沉積層80a、80b、80c乃是鋪放在整個電路表面，亦即這個內(nèi)存胞元數(shù)組42及這個控制電路41表面。接著，執(zhí)行最后的胞元定義微影制程。本發(fā)明的主要優(yōu)點是，對于這個字符線微影制程而言，整個積體內(nèi)存電路的平面均是完美平坦的、或僅具有小于關鍵步階尺寸的步階(step)。如先前所述，這個字符線微影制程乃是極為困難的工作，因為這些字符線間距約在200奈米(nm)的范圍，并且，為了進一步降低這個內(nèi)存胞元數(shù)組的尺寸，這些字符線間距必預降至200奈米(nm)以下。根據(jù)本發(fā)明，這些凹陷下去的位線可以得到這個字符線微影制程的完美或近乎完美條件，藉以維持高生產(chǎn)量、并將積體內(nèi)存電路的成本維持在合理范圍內(nèi)。
在第8圖中，側壁間隔亦有表現(xiàn)出來。根據(jù)閘極氧化物層的數(shù)目，且特別是，根據(jù)周邊電路的NMOS及PMOS裝置類別，除了閘極蝕刻步驟以后的氧化步驟，本發(fā)明還需要一個或多個側壁間隔。為了達到高電壓(大約12V)，本發(fā)明通常會利用厚間隔以完美填滿字符線中間的間隙。然而，這些間隔并不會對胞元裝置或各個周邊晶體管延伸的離子植入造成影響。接著，這種方法通常會繼續(xù)執(zhí)行習知技術方法的步驟，諸如多層隔離、接觸孔及金屬填入、及金屬繞線等等。
在本發(fā)明的另一個較佳實施例中，雙工作用閘極及自我校準的硅化物字符線亦可以利用。
雖然上述方法的各種類型晶體管乃是基于N+復晶硅閘極材料，但是，本發(fā)明亦可以延伸至周邊電路的較高效能PMOS裝置，亦即P+閘極PMOS裝置，其并不是利用先前例子的埋入信道做為特征。由于這種內(nèi)存胞元可以利用區(qū)域金屬位線尋址，這種較佳實施例并不需要窄間隔字符線中間的自我校準接觸。如此，這種較佳實施例將并不需要內(nèi)封氮化物的字符線。因此，未摻質(zhì)復晶硅將可以用來做為閘極接觸，并在離子植入P+或N+源極/汲極延伸的同時進行摻雜。另外，這種較佳實施例的閘極可以利用自我校準的硅化物及硅化鈷進行金屬化。
〔圖式符號〕10→提供半導體基底12→形成位線凹處14→在凹處形成位線16→形成閘極區(qū)域18→形成字符線20→半導體基底21→源極區(qū)域22→汲極區(qū)域23→信道區(qū)域25→位線25a→下復晶硅層25b→金屬或金屬/半導體層25c→絕緣氧化層25d→側壁間隔26→淺渠溝絕緣區(qū)域27→字符線方向30→焊墊氧化物31→焊墊氮化物32→氮化物層33→氧化物層40→位線凹處位置41→控制電路42→內(nèi)存胞元數(shù)組
50→其余摻質(zhì)深度60→主動溝槽62→凹處深度70→氧化物/氮化物/氧化物堆棧80→控制電路的晶體管閘極介電層80a→復晶硅層80b→硅化鎢層
權利要求
1.一種積體內(nèi)存電路，其包括一半導體基底，具有一半導體基底平坦表面；一內(nèi)存胞元數(shù)組，形成于該半導體基底表面，該內(nèi)存胞元數(shù)組系具有位線及字符線，該等位線及字符線連接該等內(nèi)存胞元，該等位線系利用一材料形成，該材料不同于該半導體基底之一材料，且具有一位線最上平面；一控制電路，形成于該半導體基底表面，用以控制該內(nèi)存胞元數(shù)組，其中，該等位線及該等字符線系延伸至該控制電路中；以及其中，該等位線系相對于該半導體基底地凹陷下去，藉以使該位線最上平面及該半導體基底平坦表面間之一差異能夠小于一預定數(shù)值。
2.如申請專利范圍第1項所述之積體內(nèi)存電路，其中，一內(nèi)存胞元系包括一源極區(qū)域，連接一位線；一汲極區(qū)域，連接一鄰近位線；以及一溝槽形狀信道區(qū)域，形成于該源極區(qū)域及該汲極區(qū)域間，該溝槽形狀信道區(qū)域系具有一下絕緣層、一儲存層、及一上絕緣層。
3.如申請專利范圍第2項所述之積體內(nèi)存電路，其中，該內(nèi)存胞元之該源極區(qū)域系連接一第一位線；其中，該內(nèi)存胞元之該汲極區(qū)域系連接一第二鄰近位線；以及其中，該內(nèi)存胞元之一字符線系穿過該第一位線及該第二位線，該字符線系置于該第一位線及該第二位線上方。
4.如申請專利范圍第3項所述之積體內(nèi)存電路，其中，該內(nèi)存胞元系具有二位儲存位置，置于該字符線及該第一位線或該第二位線之交叉區(qū)域。
5.如申請專利范圍第2項所述之積體內(nèi)存電路，其中，該上絕緣區(qū)域及該下絕緣區(qū)域系利用氧化物形成，且該儲存區(qū)域系利用氮化物形成。
6.如申請專利范圍第2項所述之積體內(nèi)存電路，其中，該位線系具有一下復晶硅層、該下復晶硅層上方之一硅化物層、及該硅化物層上方之一填充氧化物層。
7.如申請專利范圍第6項所述之積體內(nèi)存電路，其中，該下絕緣層、該儲存層、及該上絕緣層亦提供于該位線之該填充氧化物層表面。
8.如申請專利范圍第1項所述之積體內(nèi)存電路，其中，一字符線系具有一下復晶硅層、該下復晶硅層上方之一硅化物層、及該硅化物層上方之一抗反射被覆層。
9.如申請專利范圍第1項所述之積體內(nèi)存電路，其中，該字符線系具有一復晶硅層、一氮化鎢層、一鎢層、及該鎢層上方之一硬式罩幕。
10.如申請專利范圍第1項所述之積體內(nèi)存電路，其中，填滿絕緣材料之渠溝系提供于相鄰字符線間，該等渠溝系更深入地延伸至該半導體基底中，相較于一內(nèi)存胞元之一溝槽形狀信道區(qū)域。
11.如申請專利范圍第1項所述之積體內(nèi)存電路，其中，該等位線系排列于該等渠溝之凹處，且延伸于該等渠溝上方。
12.如申請專利范圍第1項所述之積體內(nèi)存電路，其中，該預定數(shù)值系50奈米(nm)。
13.如申請專利范圍第1項所述之積體內(nèi)存電路，其中，該等字符線系具有一字符線最下平面，其中，該字符線最下平面及該半導體基底平坦表面之一差異系小于該預定數(shù)值。
14.如申請專利范圍第1項所述之積體內(nèi)存電路，其中，兩鄰近位線間或兩鄰近字符線間之距離系小于150奈米(nm)。
15.如申請專利范圍第1項所述之積體內(nèi)存電路，其中，該預定數(shù)值系利用一微影技術定義，該微影技術系執(zhí)行以定義該等字符線之圖案。
16.一種方法，用以形成一積體內(nèi)存電路，其包括下列步驟提供一半導體基底；在該半導體基底中，形成位線凹處；在該等凹處中，形成位線，其中，兩相鄰位線系連接一內(nèi)存胞元數(shù)組之一內(nèi)存胞元之一源極區(qū)域及一汲極區(qū)域；形成該等內(nèi)存胞元之閘極區(qū)域；以及在該等內(nèi)存胞元之該等閘極區(qū)域表面、及在該內(nèi)存胞元數(shù)組之一控制電路之晶體管之閘極結構表面，形成字符線，該等字符線及該等位線系延伸至該控制電路中。
17.如申請專利范圍第16項所述之方法，其中，該等位線凹處及該等位線系進行設定，藉以使一位線最上平面及一半導體基底平坦表面間之一差異能夠小于一預定數(shù)值。
18.如申請專利范圍第17項所述之方法，其中，該預定數(shù)值系50奈米(nm)或更小。
19.如申請專利范圍第16項所述之方法，其中，提供一半導體基底之該步驟系提供一氧化物層于該半導體基底表面上方、及一氮化物層于該氧化物層上方；其中，形成位線凹處之該步驟更包括下列子步驟微影定義該等位線凹處；利用該氧化物層做為一蝕刻停止層，選擇性地蝕刻；利用該氮化物層做為一蝕刻停止層，選擇性地蝕刻，直到取得一預定凹處深度。
20.如申請專利范圍第16項所述之方法，其中，在形成位線之該步驟前，系執(zhí)行一離子植入步驟。
21.如申請專利范圍第16項所述之方法，其中，在形成位線之該步驟中系產(chǎn)生金屬位線。
22.如申請專利范圍第21項所述之方法，其中，形成位線之該步驟更具有下列子步驟在該等位線凹處中，形成側壁間隔；在該等位線凹處中，形成一復晶硅層；利用一硅化物方法，在該復晶硅層表面，形成一金屬/硅復合層或一金屬層；以及利用氧化物，填滿該等位線凹處之其余間隙。
23.如申請專利范圍第20項所述之方法，其中，該金屬/硅復合層之金屬系鈷或鎢。
24.如申請專利范圍第16項所述之方法，其中，形成閘極區(qū)域之該步驟更具有下列子步驟微影去除該內(nèi)存胞元數(shù)組內(nèi)部、該半導體基底表面之一氮化物層；利用該等位線之一上氧化層做為一蝕刻停止層，選擇性地蝕刻溝槽至該半導體基底中；以及在該等溝槽中，形成一氧化物/氮化物/氧化物層。
25.如申請專利范圍第16項所述之方法，其中，形成字符線之該步驟更具有下列子步驟利用復晶硅，填滿該等閘極區(qū)域之其余溝槽；提供一金屬/硅復合層于該復晶硅層表面，及提供一硬式罩幕于該金屬/硅復合層表面；以及微影定義該等字符線，及利用該等位線表面之一氧化物層做為一蝕刻停止層，蝕刻該等字符線。
26.如申請專利范圍第16項所述之方法，更包括下列步驟形成該控制電路，用以控制該內(nèi)存胞元數(shù)組做為一互補式金氧半導體(CMOS)電路。
27.如申請專利范圍第16項所述之方法，其中，提供一半導體基底之該步驟系具有一步驟，用以在相鄰字符線間形成一淺渠溝絕緣區(qū)域。
全文摘要
一種氮化物只讀存儲器(NROM)類型的積體內(nèi)存電路，具有凹陷下去的位線，這些位線乃是利用低歐姆電阻的材料形成。相對于內(nèi)存胞元數(shù)組的周邊控制電路的半導體基底表面，將這些位線凹陷下去可以讓字符線形成在完美或近乎完美的平面，藉以提高這個字符線形成步驟的生產(chǎn)量、并進而降低個別積體內(nèi)存電路的生產(chǎn)成本。
文檔編號H01L27/085GK1505158SQ03148638
公開日2004年6月16日 申請日期2003年6月16日 優(yōu)先權日2002年6月14日
發(fā)明者H·帕姆, J·威爾勒, , H 帕姆 申請人:因芬尼昂技術弗拉斯有限責任兩合公司