專利名稱：半導體集成電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體集成電路裝置中的保護電路，特別是省略了半導體集成電路裝置內(nèi)部不需要的配線并且實現(xiàn)配線的低阻抗化的保護電路。
一般的，半導體集成電路裝置當由外部在輸入端子上施加過大的輸入電壓時，內(nèi)部電路就有可能被擊穿，為了將這種擊穿防患于未然，而內(nèi)裝有各種輸入保護電路。
例如，在多晶硅柵的MOS型集成電路中，設(shè)有如圖11中所示的保護電路80。該保護電路80通過串聯(lián)連接兩個保護二極管D3、D4而構(gòu)成。該保護二極管D3的陰極側(cè)與Vcc(電源電壓)連接，保護二極管D4與陽極側(cè)GND(接地電壓)連接。另外，輸入端子81連接在兩個保護二極管D3、D4的接點83上，另外由接點83取出輸出端子82和內(nèi)部電路連接。
通常，保護電路80的輸入端子81會由外部靜電等輸入過大的電壓。在此，在施加高于Vcc電壓的情況下，保護二極管D3導通，固定接點83的電壓電位，抑制由輸出端子82向上述內(nèi)部電路施加高電壓。另外，在施加GND電平以下的負的高電壓的情況下，保護二極管D4導通，固定接點83的電壓電位，抑制由輸出端子82向上述內(nèi)部電路施加負的高電壓。
圖12是顯示在LSI100內(nèi)具有保護電路80的現(xiàn)有半導體集成電路裝置的平面圖。同圖中，作為一例顯示了在LSI100上配置了三個基本電路部件101A～101C、16個底座102A～102P及16個保護電路104A～104P。在此，所謂基本電路部件是指在其內(nèi)部含有多個電阻元件、晶體管、電容元件等的電路。
各底座102A～102P通過配線103和基本電路部件101A～101C連接。另外，各保護電路104A～104P通過配線105和各底座102A～1012P以電導通的方式一個個連接。
此時，保護電路104A～104P的各保護電路是內(nèi)部具有圖11所示的保護電路80的保護電路。該保護電路104A～104P為了和在LSI100上形成的Vcc配線及GND配線電導通，上下必須有兩根配線(無圖示)。另外，該保護電路104A～104P中一個電路占有的面積是底座102A～102P中的一個占有的面積的約1/3～1/2左右。
通常，在決定圖12所示的半導體集成電路裝置的布置圖時，由以下的步驟決定各元件的配置。
第一，將3個基本電路部件101A～101C以處于LSI100上的大概中央位置的方式配置。根據(jù)芯片尺寸及其功能方面決定該3個基本電路部件的位置關(guān)系。在圖12中，相對最大面積的基本電路部件101C，使有同面積的2個基本電路部件101A、101B各自平行配置。
第二，在3個基本電路部件101A～101C的周圍大概等間隔地配置底座102A～102P。
第三，在LSI100內(nèi)配置保護電路104A～104P。此時，因為保護電路104A～104P的1個占有的面積小于底座102A～102P的一個占有的面積，所以各保護電路104A～104P就利用上述基本電路部件101A～101C和底座102A～102P形成的間隙即所謂死角來配置。
之后，為了基本電路部件101A～101C和底座102A～102P電導通配置配線103，為了使各底座102A～102P和各保護電路104A～104P分別電導通配置配線105。另外，保護電路104A～104P和Vcc配線、GND配線導通的配線另外形成。
上述技術(shù)記載于例如專利文獻特開2001-127249號公報中。

發(fā)明內(nèi)容
但是，在配置上述圖12中顯示的現(xiàn)有半導體集成電路裝置的各元件時，可舉出以下的問題。
第一，利用LSI100上的所謂死角，配置保護電路104A～104P，所以會產(chǎn)生配線103和配線105交叉的部位，例如，著眼于圖12的LSI100右下端的底座102A和保護電路104A，則配線103和配線105交叉。
這樣，當配線103和配線105交叉時，有產(chǎn)生非預期的故障(例如，信號線的短路、相互干擾等)的可能性。另外，這些配線103、105和保護電路104A～104P與用于和Vcc配線及GND配線各自導通的配線會相互復雜地纏繞。由此，使配線間的層間絕緣膜的膜厚更厚或需要多于預定的數(shù)量的通孔，或在布圖設(shè)計的階段產(chǎn)生各種不能預想到的各種故障。
第二，由于近年的半導體集成電路裝置結(jié)構(gòu)的積層化，其結(jié)果制造工藝也變得復雜了。為此，有下述缺點，在半導體集成電路裝置上的配線數(shù)量增大，配線阻抗變高，LSI100的特性不能充分發(fā)揮。
本發(fā)明是鑒于上述缺點而開發(fā)的。提供一種半導體集成電路裝置，其將各保護電路104和各底座102鄰接配置，在同一單元內(nèi)，將底座102和保護電路104做成一個整體(一體化物)，減少了不需要的配線長度。另外，通過加厚層疊結(jié)構(gòu)中最上層的金屬的層厚(膜厚)，擴大形成最下層金屬的面積而實現(xiàn)配線的低阻抗。


圖1是本發(fā)明的半導體集成電路裝置的實施例1的平面圖；圖2是本發(fā)明的半導體集成電路裝置的實施例1的立體圖；圖3是本發(fā)明的半導體集成電路裝置的實施例1的平面圖；圖4是本發(fā)明的半導體集成電路裝置的實施例1的剖面圖；圖5是本發(fā)明的半導體集成電路裝置的實施例1的剖面圖；圖6是本發(fā)明的半導體集成電路裝置的實施例2的平面圖；圖7是本發(fā)明的半導體集成電路裝置的實施例2的立體圖；圖8是本發(fā)明的半導體集成電路裝置的實施例2的平面圖；圖9是本發(fā)明的半導體集成電路裝置的實施例2的剖面圖；圖10是本發(fā)明的半導體集成電路裝置的實施例2的剖面圖；圖11是保護電路的電路圖；圖12是現(xiàn)有半導體集成電路裝置的平面圖。
具體實施例方式
參照圖1～圖5說明本發(fā)明實施例1，參照圖6～圖10說明本發(fā)明的實施例2。
以下說明本發(fā)明的實施例1。圖1是本發(fā)明實施例1的集成電路芯片(以下稱LSI1)的平面圖。
在基本電路部件2的周圍形成底座，使基本電路部件2和芯片3通過配線4電導通。此時，基本電路部件2是指內(nèi)部含有多個電阻元件、晶體管、電容元件等的電路。
配線4是連接基本電路部件2和底座3兩者的金屬配線。和底座3鄰接配置的保護電路5由串聯(lián)連接的兩個二極管構(gòu)成，在由外部施加過大的輸入電壓時，通過分別向Vcc配線或GND配線流過電流，固定輸入電壓電平，完成保護機能。
最上層金屬7是在保護電路5的兩個二極管中一個的最表面形成的金屬配線。
本實施例作為一例顯示了圖1所示的在大致中央部分配置3個基本電路部件2和16個底座3的結(jié)構(gòu)。但、基本電路部件2和底座3的數(shù)量沒有特別的限定。
在本實施例中，和各底座3鄰接形成防止靜電擊穿用的各保護電路5，并將它們作為一個整體即一體化物(以下稱一單元6)來處理(圖1中圓內(nèi)部就表示一單元6)。另外，關(guān)于一單元6將在后述的圖3中詳細說明。
圖2是由斜上方看到的圖1的LSI的立體圖。為說明方便，圖1的配線4省略。
層間絕緣膜8是在LSI1的表面形成的層間絕緣膜。另外，各一單元6是沿各邊在各邊同一方向、保持一定的規(guī)律性形成的底座3和保護電路5的一體化物。
圖3是放大的一單元6的平面圖。一單元6由底座形成部10和保護電路5構(gòu)成。底座3是連續(xù)形成大面積的長方形底座設(shè)置部3a和小面積的長方形底座引出部3b而得到的。
該底座設(shè)置部3a形成接合線(圖中不顯示)，由圖1顯示的基本電路部件2和配線4電導通。底座引出部3b和底座設(shè)置部3a連續(xù)形成，和其下形成的保護電路5直接連接。保護電路5由串聯(lián)連接的兩個二極管D1、D2構(gòu)成。
以下參照圖4、圖5說明上述一單元6的剖面圖。圖4是圖3的X1-X2線剖面圖，圖5是圖3的Y1-Y2線剖面圖。但是，圖4、圖5中為了便于說明，顯示比圖3的同一構(gòu)成要素放大的圖。
以下，就圖4進行說明。
在P型的半導體基板20上形成N型半導體層21。半導體層21由元件分離層23、23a電分離。元件分離層23a是隔離保護電路5的兩個二極管D1、D2的元件分離層。即在元件分離層23a的前側(cè)配置二極管D1，后側(cè)配置二極管D2。氧化膜24是在半導體層21的主表面上通過熱氧化形成的硅氧化膜。
層間絕緣膜8是在該氧化膜24上形成的層間絕緣膜，其內(nèi)部由金屬形成的多個金屬層(例如圖中的最下層金屬26和中間層金屬27)和用于使該金屬層電導通的多個連接孔28A、28B形成。
其次，就層間絕緣膜8內(nèi)部的各金屬層等進行說明。在氧化膜24的表面所希望位置形成最下層金屬26，和保護電路5的二極管D1、D2的接點接觸。該最下層金屬26在其上方介由連接孔28A、中間層金屬27、連接孔28B和底座3導通。另外，雖然此處展示了層間絕緣膜8內(nèi)的金屬層為2層(最下層金屬26和中間層金屬27)的一例，但是，本實施例中其金屬層的數(shù)量沒有限制。即，其他中間層金屬在最下層金屬26和中間層金屬27之間有積層都可以。
底座3形成在層間絕緣膜8表面上所希望的位置，在底座設(shè)置部3a上形成有接合線29。該接合線29在底座設(shè)置部3a上與基本電路部件2形成電導通。在此，在底座設(shè)置部3a下沒有特別的限制，設(shè)置密集的槽等的結(jié)構(gòu)也沒有任何問題。
以下就圖5進行說明。
在P型半導體基板20上形成的半導體層21由多個元件分離層23電分割。由該元件分離層23使二極管D1和二極管D2分離，在該半導體層21的主表面上覆蓋氧化膜24。
兩二極管D1、D2都有由半導體層21的主表面通過擴散形成的P層30A、30B。該P層30A是二極管D1的P型的擴散層，P層30B是二極管D2的P型的擴散層。
最下層金屬26A、26B、26C是同一平面(相同金屬層)上的金屬配線，在氧化膜24上形成，為了與二極管D1、D2的N型半導體層21及P型擴散層即P層30A、30B連接，而在該氧化膜24上各自制作布線圖案。
此時，在底座引出部3b下形成使二極管D1的P層30A和二極管D2的N型半導體層21電導通那樣連續(xù)的最下層金屬26A。該最下層金屬26A介由連接孔28A和中間層金屬27連接，該中間層金屬27介由連接孔28B和在層間絕緣膜8上形成的底座引出部3b連接。
在二極管D1中半導體層21的N層和最下層金屬26B被連接，該最下層金屬26B介由連接孔28A、中間層金屬27、連接孔28B與在層間絕緣膜8上形成的最上層金屬7連接。另外，在二極管D2中在半導體層21的N層形成的P層30B和最下層金屬26C被連接。而后，電源電壓Vcc經(jīng)由最上層金屬7向最下層金屬26B供給，在最下層金屬26C上供給接地電壓GND。在此，分別向構(gòu)成上述各保護電路的各二極管D1和各二極管D2供給接地電源GND及電源電壓Vcc的GND配線及Vcc配線(圖中不顯示)，分別連接在對應(yīng)于各保護電路5的各基本電路部件2上。
另外，在本實施例中，底座引出部3b和最上層金屬7形成相同的膜厚，但這些膜厚也可不相同。
如上所述，本實施例中，通過整齊地配置多個具有圖4、圖5的剖面的圖3的一單元6，形成圖1、圖2所示的半導體集成電路裝置。
本發(fā)明的實施例1有以下效果。
由于底座形成部10和保護電路5是形成一體的一單元6，不需要連接底座形成部10和保護電路5的配線。這樣，一單元6和各基本電路部件由一根配線4連接，不產(chǎn)生無用的配線相互的交叉，可以減少短路等故障的發(fā)生。另外，可以省略另外形成現(xiàn)有技術(shù)中需要的將保護電路連接在電源電壓Vcc、接地電壓GND上的金屬配線的工序。
另外，由于底座形成部10和保護電路5是作為一體的一單元6，故具有下述優(yōu)點，即只要在圖案設(shè)計階段制作一次相同的，則后面對相同的只需多次拷貝即可。但是，現(xiàn)有技術(shù)中，要有將保護電路104A～104P配置在LSI100內(nèi)的死角的工序。因此，本實施例中，由于是以已經(jīng)形成整體的一單元6進行操作，故省略了這些無用的工序，提高了作業(yè)效率?？纱蠓瓤s短從設(shè)計到完成的時間。
另外，由于不存在保護電路用的配線和信號配線用的配線在金屬層的交叉，所以可進行非常高性能的信號配線。
其次，就本發(fā)明的實施例2進行說明。圖6是本發(fā)明的實施例2的集成電路(以下稱LSI50)的平面圖。
在基本電路部件52的周圍形成底座53，經(jīng)由配線54使基本電路部件52和底座53電導通。此時，基本電路部件52是指其內(nèi)部含有多個電阻元件、晶體管、電容元件等的電路。
配線54是連接基本電路部件52和底座53兩者的金屬配線。和底座53鄰接配置的保護電路55由串聯(lián)連接的兩個二極管構(gòu)成。
本實施例中，和上述的實施例1相同，說明了在大致中央配置3個基本電路部件52和16個底座53的情況。另外，同樣，基本電路部件52和底座53的數(shù)量沒有特別的限定。
在本實施例中，也與各底座53鄰接形成防止靜電擊穿用的各保護電路55，它們同樣作為一單元66處理。
圖6顯示的半導體集成電路裝置構(gòu)成積層結(jié)構(gòu)，其內(nèi)部形成多個金屬配線。本實施例中，在規(guī)律性排列的一單元56的外側(cè)及內(nèi)側(cè)形成該金屬的最上層金屬57和最下層金屬58。
圖7是由斜上方看圖6的LSI的立體圖。層間絕緣膜59是在LSI50的表面形成的層間絕緣膜。另外，各一單元56是在該層間絕緣膜59上以同一方向維持一定規(guī)律性形成的底座53和保護電路55的一體化物。
在此，最上層金屬57由鋁的噴射形成，保持寬度d1不變沿多個一單元56的外側(cè)回繞，并和各保護電路55外側(cè)的二極管D1連接。
這樣，最上層金屬57通過沿多個一單元56的外側(cè)回繞形成，用于謀求將該最上層金屬57的寬度放大，實現(xiàn)該最上層金屬57形成的Vcc配線的低阻抗化。
另外，最下層金屬58和最上層金屬57同樣，由鋁的噴射形成，保持寬度d2形成，在一單元56的內(nèi)側(cè)的該一單元56和基本電路部件52之間有大的面積，和各保護電路55的內(nèi)側(cè)二極管D2連接。
這樣，最下層金屬58通過在多個一單元56的內(nèi)側(cè)較大地形成，用于謀求擴大該最上層金屬58的寬度，實現(xiàn)該最下層金屬58形成的GND配線的低阻抗化。
并且，在上述的例子中，說明了最上層金屬57及最下層金屬58保持一定的寬度d1、d2的情況，該寬度d1、d2最好設(shè)計上盡可能寬地形成。這是由于要使上述的Vcc配線及GND配線進一步低阻抗化。
圖8是將一單元56放大后的平面圖。
最上層金屬57在維持寬度d1的情況下，沿著一單元56的外側(cè)在LSI50的周邊形成，是和保護電路55的二極管D1表面連接的金屬配線。
另外，最下層金屬58是在維持寬度的情況下，在一單元56的內(nèi)側(cè)形成的寬幅的金屬配線。在此，該最下層金屬58是在層間絕緣膜59之下、在后述氧化膜73的表面形成的。
在此，在同圖中顯示了最上層金屬57的寬度d1比最下層金屬58的寬度d2窄的情況。但是，本實施例中，關(guān)于它們的寬度沒有特別限制，通過盡可能寬地形成該最下層金屬58的寬度d2，可以最大限度地降低該最下層金屬58形成的GND配線的阻抗。
一單元56由底座形成部60和保護電路55構(gòu)成。底座53是連續(xù)形成面積大的長方形底座設(shè)置部53a和面積小的長方形底座引出部53b而構(gòu)成的。
該底座設(shè)置部53a與圖6顯示的基本電路部件52由配線54電連接，其上形成接合線(未圖示)。底座引出部53b和底座設(shè)置部53a連續(xù)形成，和在其下形成的保護電路55直接連接。保護電路55由串聯(lián)連接的兩個二極管D1、D2構(gòu)成。
參照圖9、圖10就上述一單元56的剖面圖進行說明。圖9是圖8的X11-X12線的剖面圖，圖10是圖8的Y11-Y12線的剖面圖。但是，圖9、圖10中為了便于說明是將圖8的同一結(jié)構(gòu)要素放大了的圖。
下面就圖9進行說明。
在P型半導體基板70上形成有N型半導體層71。半導體層71由元件分離層72、72a電分離。元件分離層72a是隔開保護電路55的兩個二極管D1、D2的元件分離層。即在元件分離層72a的前側(cè)配置二極管D1，后側(cè)配置二極管D2。氧化膜73是通過熱氧化形成于半導體層71的主表面上的硅氧化膜。
層間絕緣膜59是形成于該氧化膜73上的層間絕緣膜，其內(nèi)部由金屬形成的多個金屬層(例如圖中的最下層金屬58、中間層金屬74)和使該金屬層電導通的多個連接孔75A、75B形成。
下面，說明層間絕緣膜59內(nèi)部的各金屬層等。在氧化膜73的表面所希望的位置上形成最下層金屬58，與保護電路55的二極管D1、D2的接點接觸。該最下層金屬58的上方通過連接孔75A、中間層金屬74、連接孔75B與底座53導通。另外，此處說明了層間絕緣膜59內(nèi)的金屬層是兩層(最下層金屬58和中間層金屬74)的例子，但本實施例中對該金屬層的數(shù)量并無限制。即在最下層金屬58和中間層金屬74之間可以有任何層其他中間層金屬。
底座53形成于層間絕緣膜59表面上所希望的位置，并且，在底座設(shè)置部53a上形成有接合線76。該接合線76在底座設(shè)置部53a上和基本電路部件52形成電導通。在此，該底座設(shè)置部53a下沒有特別的限制，設(shè)置密集槽等結(jié)構(gòu)也沒有問題。
最上層金屬57在保護電路55外側(cè)的層間絕緣膜59上具有寬度d1。
本實施例中，也包括圖6、圖7的最上層金屬57和底座53由同一噴射形成的情況，這種情況下，該底座53具有和最上層金屬57相同的膜厚。另外，也可分別形成該最上層金屬57和該底座53，采用不同的膜厚。
以下就圖10進行說明。
在P型半導體基板70上形成的半導體層71由多個元件分離層72電分離。通過該元件分離層72分離二極管D1和二極管D2，在該半導體層21的主表面上覆蓋氧化膜73。
兩二極管D1、D2都有由半導體層71的主表面通過擴散形成的P層77A、77B。該P層77A是二極管D1的P型擴散層，P層77B是二極管D2的P型擴散層。
最下層金屬58A、58B和58C是同一平面上(相同的金屬層)的金屬配線，形成于氧化膜73上，和二極管D1、D2的N型半導體層71及P型擴散層即P層77A、77B接觸，在該氧化膜73上各自制作圖案。
在此，最下層金屬58A是使二極管D1的P層77A和二極管D2的N層電連接的金屬配線。該最下層金屬58A介由連接孔75A與中間層金屬74連接，該中間層金屬74介由另一連接孔75B與底座53的底座引出部53B連接。
另外，最下層金屬58B是和二極管D1的N層連接的金屬配線，同樣地，介由連接孔75A、中間層金屬74和連接孔75B和最上層金屬57電連接。在此，最上層金屬57中二極管D1的外側(cè)(圖中左側(cè))相當于圖8顯示的寬度d1。
另外，最下層金屬58C是與二極管D2的P層77B電連接的金屬配線，該最下層金屬58C中二極管D2的外側(cè)(圖中右側(cè))相當于圖8顯示的寬度d2。并且，電源電壓Vcc介由最上層金屬57供給最下層金屬58B，接地電壓GND供給最下層金屬58C。在此，向構(gòu)成上述各保護電路的各二極管D1和各二極管D2分別供給接地電壓GND及電源電壓Vcc的GND配線及Vcc配線(圖中不顯示)各自連接在各保護電路55對應(yīng)的各基本部件52上。
如上所述，本實施例中，通過多個、整齊地配置具有圖9、圖10的剖面的圖8的一單元56，形成圖6、圖7顯示的半導體集成電路裝置。
在此，在圖9、圖10中，在由不同工序形成最上層金屬57和底座53時，也可以使最上層金屬57和底座53的膜厚不同。例如，在想要使Vcc配線的阻抗特別低時，也可使最上層金屬57的膜厚與底座53的膜厚比極端地厚(例如是底座53的膜厚的兩倍)。
相反，想要GND配線的阻抗特別低時，只要最大限度地形成最下層金屬58C的寬度d2，擴大該最下層金屬58C的面積即可。
這樣，本發(fā)明的實施例2中，除上述實施例1的效果外，還有以下的效果。
通過沿著多個各一單元56的外側(cè)形成最上層金屬57，較大地形成該最上層金屬57的寬度，可將Vcc配線的阻抗設(shè)定得較低。在此基礎(chǔ)上，通過設(shè)計上最大限度厚地形成最上層金屬57的膜厚，可將Vcc配線的阻抗設(shè)定得更低。
另外，通過將最下層金屬58寬幅地形成于多個各一單元56的內(nèi)側(cè)，并較大地形成該最下層金屬58的寬度，可將GND配線的阻抗設(shè)定得較低。在此基礎(chǔ)上，通過設(shè)計上最大限度寬地形成該最下層金屬58的寬度d2，可將GND配線的阻抗設(shè)定得更低。
并且，通過根據(jù)需要選擇使上述最上層金屬57在一單元56的外側(cè)回繞、較厚地形成該最上層金屬57的膜厚、使最下層金屬58在一單元56的內(nèi)側(cè)回繞及盡可能大地形成最下層金屬58的寬度，或同時實施這幾項，可具有進一步降低本發(fā)明的半導體集成電路裝置的配線阻抗的相乘效果。
另外，本發(fā)明中，圖1的一單元6及圖6的一單元56是以整齊配置的情況來說明的，此時，所謂整齊是指將連接在保護電路5、55的GND配線上的最下層金屬26、最下層金屬58連接的二極管D2配置在LSI內(nèi)側(cè)，將與連接Vcc配線的中間層金屬27、74連接的二極管D1配置在LSI外側(cè)的情況。并且，各一單元6、56相互間等間隔配置的情況本發(fā)明也包括。
并且，在本實施例中，說明了向一單元56的外側(cè)的最上層金屬57供給電源電壓Vcc，向內(nèi)側(cè)的最下層金屬58供給接地電壓GND的情況，但是，也可以反之，向最上層金屬57供給接地電壓GND，向內(nèi)側(cè)的最下層金屬58供給電源電壓Vcc。這種情況下，保護電路的二極管的朝向與上述實施例相反。
在本發(fā)明的實施例1、2中，說明了保護電路5、55是二極管的情況，但也可以是MOS晶體管、雙極晶體管、PIN二極管、箝壓電路等。
權(quán)利要求
1.一種半導體集成電路裝置，其特征在于，其具有基本電路部件，與所述基本電路部件電連接的底座，與所述底座電連接的保護電路；由將所述底座和所述保護電路相互鄰接配置的一個單元構(gòu)成，同時，多個該單元配置在所述基本電路部件的周邊。
2.如權(quán)利要求1所述的半導體集成電路裝置，其特征在于，具有向所述保護電路供給第一電位的第一金屬配線和向所述保護電路供給第二電位的第二金屬配線；所述第一金屬配線配置在所述多個單元的外側(cè)，所述第二金屬配線配置在所述多個單元和所述基本電路部件之間的區(qū)域。
3.如權(quán)利要求2所述的半導體集成電路裝置，其特征在于，所述第一金屬配線和所述第二金屬配線以不同的配線層形成。
4.如權(quán)利要求1所述的半導體集成電路裝置，其特征在于，所述保護電路具有串聯(lián)連接的第一二極管及第二二極管。
5.如權(quán)利要求4所述的半導體集成電路裝置，其特征在于，具有向所述第一二極管的陰極供給電源電壓電平的電源配線和向所述第二二極管的陽極供給接地電平的接地配線，所述電源配線配置在所述多個單元的外側(cè)，同時，所述接地配線配置在所述多個單元和所述基本電路部件之間的區(qū)域。
6.如權(quán)利要求5所述的半導體集成電路裝置，其特征在于，由最上層金屬形成所述電源配線，由所述最下層金屬形成所述接地配線。
全文摘要
一種半導體集成電路裝置，防止半導體集成電路裝置的無用配線交叉，實現(xiàn)LSI配線的低阻抗。半導體集成電路裝置為積層結(jié)構(gòu)，其具有基本電路部件和與該基本電路部件電導通的底座以及與該底座電導通的保護電路，形成底座和保護電路鄰接的一單元，將多個一單元配置在基本電路部件的周邊。通過使供給電源電壓的最上層金屬在一單元的外側(cè)回繞，加厚該最上層金屬的膜厚，使供給接地電壓的最下層金屬的寬度盡可能寬，來實現(xiàn)LSI整體的低阻抗。
文檔編號H01L23/62GK1449039SQ0310819
公開日2003年10月15日 申請日期2003年3月31日 優(yōu)先權(quán)日2002年3月29日
發(fā)明者椎名正弘 申請人:三洋電機株式會社