專利名稱：具低切換噪聲的構(gòu)裝結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種電子產(chǎn)品的結(jié)構(gòu)，特別是指一種應(yīng)用于集成電路芯片封裝的構(gòu)裝結(jié)構(gòu)。
抑制反射噪聲(Reflection Noise)主要須做好阻抗匹配，對(duì)付耦合噪聲(Coupled Noise)必須注意并行線距離及長(zhǎng)度的控制，而IC高速切換(turn on/turn off)時(shí)所產(chǎn)生的切換噪聲(或是稱為同步切換噪聲Simultaneous Switching Noise；SSN)則必須靠大量的解耦合電容(De-coupling Capacitor)或旁路電容(Bypass Capacitor)來穩(wěn)定電源并過濾高頻噪聲。
但是為數(shù)眾多的電容組件卻往往使產(chǎn)品無法兼顧輕、薄、短、小的發(fā)展趨勢(shì)，而且電流回路的路徑越長(zhǎng)噪聲干擾越大，所以這些電容必須與IC保持在一定的距離之內(nèi)(tr越短距離越近)才有其效果，也就是說即使增加基板的面積來擺放更多的電容，亦可能因相距太遠(yuǎn)而無法達(dá)到預(yù)期的效果，這是設(shè)計(jì)者的難題。
雖然被動(dòng)組件的封裝規(guī)格越來越小，表面粘著組件(SMD；SurfaceMount Device)規(guī)格由1210→1206→0805→0603→0402甚至0201，但是面積越小相對(duì)能做出的電容量亦跟著變小，較大容值的電容器要縮小包裝并不容易，而且使用越多的電容組件不僅在基板布局上越復(fù)雜，而且因?yàn)榻M件體積小也造成表面粘著制作上的困難。
要將較大容值的獨(dú)立式電容縮小目前仍不容易，除前文所提其占用面積，增加基板布局的復(fù)雜度外，在表面粘著制作上也較困難。且因電容的產(chǎn)生必須有大面積的導(dǎo)電平面，因此，若將其整合進(jìn)IC的晶片(Wafer)設(shè)計(jì)內(nèi)勢(shì)必占據(jù)大片寸土寸金的晶片面積，而不具經(jīng)濟(jì)效益。但面對(duì)越來越快的工作頻率，若無法提供適當(dāng)容值與數(shù)量的電容給IC，則勢(shì)必越難將切換噪聲抑制在可接受的范圍之內(nèi)。
為了降低被動(dòng)組件占用面積的比例，目前的趨勢(shì)是將被動(dòng)組件埋入基板內(nèi)(Embedded passive component)。在有機(jī)基板中使用內(nèi)藏式電容組件(Embedded Capacitor)的內(nèi)藏(Built in Substrate)技術(shù)雖可以將電容埋入基板中以達(dá)到高密度化的目的，但因?yàn)楸仨氂谟袡C(jī)基板中另外搭配高介電常數(shù)(High Dielectric Constant)的材料，此特殊制作方法的基板除了整片基板結(jié)構(gòu)復(fù)雜，電路板成本較高外，還增加了電路板布局的困難度。而因?yàn)椴牧媳旧淼慕殡姵?shù)左右了內(nèi)藏式電容所占有的面積，即若介電常數(shù)不夠高就必須增加面積，此舉往往會(huì)造成所占面積太大而無實(shí)用性(陶瓷基板的介電常數(shù)約9.5，而常見的FR-4的介電常數(shù)僅為4.7，但若要能被廣泛采用通常必須提高至100以上)。另外由于大多數(shù)的系統(tǒng)基板皆采用價(jià)格便宜運(yùn)用廣泛的有機(jī)基板(Organic Substrate；如FR-4)，而能與有機(jī)基板配合且其介電常數(shù)高到足以被用來作為電容的材料仍在開發(fā)中并且價(jià)格昂貴，以上原因都是目前有機(jī)基板內(nèi)藏式電容技術(shù)的瓶頸。
為了解決這些問題，研究人員已提出了一些解決方案，譬如美國第5633785號(hào)專利，利用一具有電阻、電容以及電感效應(yīng)的內(nèi)連通基板(interconnect substrate)，采用焊線接合的方式與芯片接合，且基板分割為多個(gè)區(qū)塊陣列，每一區(qū)塊內(nèi)為一個(gè)被動(dòng)組件，而可產(chǎn)生電阻、電容以及電感效應(yīng)，再利用導(dǎo)線(trace)將每一區(qū)塊連接至外緣的接合墊(bond pad)。這種方法雖然提供了一種高性能、高密度的IC封裝，但是因?yàn)椴捎脤?dǎo)線(trace)的設(shè)計(jì)，而會(huì)產(chǎn)生不必要的電感效應(yīng)，降低了電性品質(zhì)；且必須配合芯片大小以及針腳排列(pin assignment)的不同來作不同的設(shè)計(jì)，相當(dāng)不經(jīng)濟(jì)。
為解決上述技術(shù)問題，本實(shí)用新型所公開的具低切換噪聲的構(gòu)裝結(jié)構(gòu)包含有一芯片(IC chip)及一芯片電容，芯片電容為一利用多層電極層配合高介電常數(shù)的絕緣材質(zhì)所形成的電容結(jié)構(gòu)，且每一電極層都具有連接至表層的I/O連接墊，不同電位的電極層其I/O連接墊互相分隔，而使得芯片電容可連接于芯片的上表面或背面，另外芯片及芯片電容上的I/O連接墊的接合，可通過焊線(Wire Bond)、凸塊(Bump)、側(cè)面連通導(dǎo)體、連接墊(Pad)或?qū)椎确绞交ハ噙B通，與基板的互連也一樣。
其中I/O連接墊設(shè)計(jì)為I/O焊墊(I/O connect pad)的形狀不限，可為六角蜂巢式或是圓形、方形等幾何圖樣，不同電極層的I/O焊墊相互交錯(cuò)排列，可提供通用的芯片電容，適用于各種的芯片。I/O連接墊還可設(shè)計(jì)為環(huán)狀排列于芯片電容表層的周邊，因?yàn)榇竺娣e的連接部，可更加降低可能帶來的不必要的電感效應(yīng)。
本實(shí)用新型的構(gòu)裝結(jié)構(gòu)能提供更好的噪聲過濾效果，有效降低切換噪聲，且因?yàn)榇笮∨c芯片接近且相疊，所以不會(huì)像獨(dú)立式的電容器必須占有額外的面積；另外，芯片電容可設(shè)計(jì)為各電極層的I/O連接墊相互交錯(cuò)的陣列排列，而適用于各種的芯片。
為使對(duì)本實(shí)用新型的目的、構(gòu)造特征及其功能有進(jìn)一步的了解，現(xiàn)配合附圖
詳細(xì)說明如下。
第二是IC組件或芯片可直接利用預(yù)留電路的芯片電容作為封裝承載基板(IC Substrate)，如圖2E、圖2F所示，芯片電容10當(dāng)成芯片20的封裝承載基板，供芯片20接合于其上。
第三是將厚膜或薄膜制程(Thick/Thin Film)制作的芯片電容10直接貼在電路基板30上方，如圖2H所示。
第四是將完成的整片芯片電容10嵌入電路基板30中，如圖2I所示。
而芯片20、芯片電容10以及基板30之間的連接，并不限定于上面所述的焊線40的連接方式，還可以采用接合膠或是凸塊成型(bumping)與接合(bonding)的方式。圖3A為采用同步貫穿式凸塊成型組裝技術(shù)接合芯片、芯片電容與基板的示意圖，芯片20上具有內(nèi)聯(lián)線用的I/O焊墊22，I/O焊墊22上形成有保護(hù)絕緣層24，并且絕緣層24僅使得部份的I/O焊墊22表面露出。接著，利用例如一鐳射制程(laser drilling)或微機(jī)電加工制程形成貫穿每一芯片20上I/O焊墊22與芯片20本身的孔洞29，由于芯片20上形成了貫穿的孔洞29，為避免有同電位的情形發(fā)生，必須在孔洞29表面形成阻障層(barrier layer)28，才不致產(chǎn)生電路上的問題。接著，將芯片20對(duì)準(zhǔn)所提供的一芯片電容10，芯片電容10上形成有I/O焊墊21，作為電路的一輸出/輸入接點(diǎn)。同樣地，I/O焊墊21上也有一焊料罩幕23，芯片20采用面朝上的方式(或是朝上也可)。芯片20上形成的貫穿孔洞29對(duì)準(zhǔn)芯片電容10上的I/O焊墊21，再利用例如一焊料射出或印刷制程將焊料由貫穿孔洞29注入芯片電容10與芯片20之間，使芯片電容10與芯片20的I/O焊墊21、22能借由焊料形成電氣連通。最后，再經(jīng)過一回焊制程以高于焊料熔點(diǎn)的溫度加熱焊料，使焊料由固態(tài)變成液態(tài)，最后在冷卻的過程中使焊料因本身的內(nèi)聚力而形成一較佳連接芯片電容10與芯片20的焊料凸塊53，重復(fù)上述的步驟，將基板30依序堆棧于芯片20上即可。
另外，也可采用側(cè)面連通的方式，如圖3 B所示，以焊料射出(Solderjetting)、印刷(printing)或事先涂布錫膏(pre-applied solder paste)的方式在焊墊上涂布焊錫，經(jīng)回焊(reflow)后形成側(cè)面連通導(dǎo)體70，而可連接芯片電容10、芯片20及基板30。以下僅以焊線為例做更進(jìn)一步的說明。
上述的芯片電容10大致為一薄片狀，如圖4A、圖4B所示為本實(shí)用新型芯片電容的第一實(shí)施例，具有第一電極層11以及第二電極層12，且兩電極層間利用高介電常數(shù)(high Dk.)材質(zhì)17加以隔絕，兩電極層11、12為導(dǎo)電體，可產(chǎn)生電容效果；第二電極層12具有連接到表層的I/O連接墊121(I/O connect pad)，I/O連接墊121除作為表層的焊墊外也具有導(dǎo)通孔的功用，I/O連接墊121周圍具有一隔絕部111，可防止第一電極層11以及第二電極層12直接相接。而且I/O連接墊121形成陣列式的排列，如圖4B及圖5所示，使得芯片20上任何位置的接合墊(bondingpad)201皆可就近找到相對(duì)的電源區(qū)塊做連接，是一種通用(universal)的設(shè)計(jì)，不需針對(duì)每一種芯片做不同的設(shè)計(jì)及特別制作。
圖5所示為本實(shí)用新型第一實(shí)施例，芯片20接合于芯片電容10上，并共同接合在基板30上，芯片20上接合墊201可利用焊線44接合至第一電極層11的表面、或是利用焊線41接合至第二電極層12的I/O連接墊121，甚至利用焊線45接合至基板30的焊線墊(bonding finger)301。同樣的，也可根據(jù)需要利用焊線42、43接合第一電極層11、第二電極層12與基板30的焊線墊301。該兩層電極層可設(shè)計(jì)為一電源層(power)以及一接地層(ground)，也就是說，芯片電容10提供了一個(gè)通用的設(shè)計(jì)，芯片20以及基板30可依照其需要在芯片電容10上找到最近的連接部位，而不需針對(duì)每一不同芯片20設(shè)計(jì)。
其中I/O連接墊121以及周圍的隔絕部111可形成蜂巢狀的排列(見圖6A)，或采用圓形(見圖6B)、四方形(見圖6C)以及六角形(見圖6D)等幾何圖案。芯片電容10的制法可利用陶瓷基板制程或是電路板制程等方式，此類技術(shù)已經(jīng)相當(dāng)成熟。而其中隔絕部111可為鏤空部分或充填隔絕的材質(zhì)。
除了上述雙電極層的設(shè)計(jì)外，也可依據(jù)電路及材料特性的不同而采用三層或更多電極層的設(shè)計(jì)，如圖7所示為本實(shí)用新型芯片電容第二實(shí)施例，當(dāng)芯片20需要有兩種不同電源的旁路電容時(shí)，芯片電容10可設(shè)計(jì)為具有三層電極層，第二電極層12以及第三電極層13都具有連接至表層且與第一電極層11隔絕的I/O連接墊121、131。而其結(jié)構(gòu)可采用三層互相隔絕的電極層，如圖8A所示，也就是第一電極層11、第二電極層12以及第三電極層13，中間分別利用高介電常數(shù)材質(zhì)17a、17b加以隔絕，同樣的，第二電極層12以及第三電極層13分別具有連接至第一電極層11的I/O連接墊121、131并且交錯(cuò)排列。三層電極層可分別為接地層以及第一、第二電源層。
此外，如圖8B所示，芯片電容10還可設(shè)計(jì)為具有四層的電極層11、12、13、14，其中第一電極層11與第二電極層12之間以高介電常數(shù)材質(zhì)17a相隔，而第三電極層13與第四電極層14之間以高介電常數(shù)材質(zhì)17b相隔。而第二電極層12與第三電極層13之間以介電質(zhì)15相隔，并且第二電極層12與第四電極層14互相連通，提供接地層的作用，而構(gòu)成雙電壓的芯片電容10。同樣的，每一電極層12、13、14都具有連接至表層且與第一電極層11隔絕I/O連接墊121、131、141。同理，三電壓或是更多電壓的芯片電容10也可配合不同需求加以變化。
而本實(shí)用新型芯片電容10的第三實(shí)施例，如圖9A、圖9B所示，電極層可采用片狀或是環(huán)狀的I/O焊接墊161、181的設(shè)計(jì)，可利用側(cè)面連通至表層，或是同樣采用通過I/O連接墊194的內(nèi)部貫穿連通方式，都具有相同的功效，如圖9C、圖9D所示。當(dāng)然，若將其中互相隔離的I/O焊接墊連接至不同層，則也可以成為具有三個(gè)電極層的設(shè)計(jì)，如圖9C、圖9D所示的I/O焊接墊191、192及193。而I/O焊接墊的形狀同樣可為任何幾何形狀。
由上可知，本實(shí)用新型提供的構(gòu)裝結(jié)構(gòu)，利用導(dǎo)電體相互分隔產(chǎn)生電容效應(yīng)而構(gòu)成一芯片電容，并直接與芯片接合，能提供更好的噪聲過濾效果，有效降低切換噪聲，且因?yàn)榇笮∨c芯片接近且相疊，所以不會(huì)像獨(dú)立式的電容器必須占有額外的面積；另外，芯片電容可設(shè)計(jì)為各電極層的I/O連接墊相互交錯(cuò)的陣列排列，而適用于各種的芯片。
以上所述僅為本實(shí)用新型的較佳實(shí)施例，并非用來限定本實(shí)用新型的實(shí)施范圍；凡依本實(shí)用新型設(shè)計(jì)所作的等同變化，皆應(yīng)包括在本實(shí)用新型的保護(hù)范圍之內(nèi)。
權(quán)利要求1.一種具低切換噪聲的構(gòu)裝結(jié)構(gòu)，包括一芯片，具有多個(gè)接合墊，其特征在于還包含有一芯片電容，置于所述芯片的上表面或背面，與所述芯片接合，該芯片電容具有多層相互隔絕的電極層，且該每一電極層都具有至少一個(gè)連接至該芯片電容表層的I/O連接墊。
2.如權(quán)利要求1所述的具低切換噪聲的構(gòu)裝結(jié)構(gòu)，其特征在于所述的芯片電容的電極層由導(dǎo)電體所構(gòu)成。
3.如權(quán)利要求1所述的具低切換噪聲的構(gòu)裝結(jié)構(gòu)，其特征在于所述的芯片電容的各電極層之間利用高介電常數(shù)材質(zhì)相互隔絕。
4.如權(quán)利要求1所述的具低切換噪聲的構(gòu)裝結(jié)構(gòu)，其特征在于所述芯片電容的電極層至少包含有一電源層及一接地層。
5.如權(quán)利要求1所述的具低切換噪聲的構(gòu)裝結(jié)構(gòu)，其特征在于所述的I/O連接墊為一I/O焊墊。
6.如權(quán)利要求5所述的具低切換噪聲的構(gòu)裝結(jié)構(gòu)，其特征在于所述的I/O焊墊排列成陣列方式。
7.如權(quán)利要求5所述的具低切換噪聲的構(gòu)裝結(jié)構(gòu)，其特征在于所述芯片電容不同電極層的I/O焊墊相互交錯(cuò)排列。
8.如權(quán)利要求1所述的具低切換噪聲的構(gòu)裝結(jié)構(gòu)，其特征在于所述芯片電容不同電極層的I/O連接墊相互隔絕。
9.如權(quán)利要求8所述的具低切換噪聲的構(gòu)裝結(jié)構(gòu)，其特征在于所述的I/O連接墊位于所述芯片電容的周邊。
10.如權(quán)利要求1所述的具低切換噪聲的構(gòu)裝結(jié)構(gòu)，其特征在于所述的芯片與所述芯片電容的接合體還接合在一基板上。
11.如權(quán)利要求10所述的具低切換噪聲的構(gòu)裝結(jié)構(gòu)，其特征在于所述的構(gòu)裝結(jié)構(gòu)以所述芯片的一側(cè)與所述基板接合。
12.如權(quán)利要求10所述的具低切換噪聲的構(gòu)裝結(jié)構(gòu)，其特征在于所述的構(gòu)裝結(jié)構(gòu)以所述芯片電容的一側(cè)與所述基板接合。
13.如權(quán)利要求10所述的具低切換噪聲的構(gòu)裝結(jié)構(gòu)，其特征在于所述的芯片及所述芯片電容接合于所述基板的一凹槽內(nèi)。
14.如權(quán)利要求1所述的具低切換噪聲的構(gòu)裝結(jié)構(gòu)，其特征在于所述的芯片電容直接作為所述芯片的承載基板。
15.如權(quán)利要求1所述的具低切換噪聲的構(gòu)裝結(jié)構(gòu)，其特征在于所述的芯片電容嵌入在一基板內(nèi)。
16.如權(quán)利要求1所述的具低切換噪聲的構(gòu)裝結(jié)構(gòu)，其特征在于所述的芯片電容接合在一基板上。
17.如權(quán)利要求16所述的具低切換噪聲的構(gòu)裝結(jié)構(gòu)，其特征在于所述的芯片電容為一薄膜被動(dòng)組件，直接貼在所述基板上。
18.如權(quán)利要求16所述的具低切換噪聲的構(gòu)裝結(jié)構(gòu)，其特征在于所述的芯片電容為一厚膜被動(dòng)組件，接合芯片在所述基板上。
19.如權(quán)利要求16所述的具低切換噪聲的構(gòu)裝結(jié)構(gòu)，其特征在于所述的芯片電容通過焊料凸塊與所述芯片及基板接合。
20.如權(quán)利要求19所述的具低切換噪聲的構(gòu)裝結(jié)構(gòu)，其特征在于所述的芯片電容上具有貫穿的注射焊料的孔洞。
專利摘要一種具低切換噪聲的構(gòu)裝結(jié)構(gòu),應(yīng)用于集成電路芯片的封裝,利用一芯片電容與一芯片直接接合,該芯片電容為一利用多層電極層配合高介電常數(shù)的絕緣材質(zhì)所形成的電容結(jié)構(gòu),且每一電極層都具有連接至表層的I/O連接墊,不同電位的電極層其I/O連接墊互相分隔,本實(shí)用新型集成電路構(gòu)裝結(jié)構(gòu)能提供更好的噪聲過濾效果,有效降低切換噪聲。
文檔編號(hào)H01L23/58GK2515804SQ02201420
公開日2002年10月9日 申請(qǐng)日期2002年1月11日 優(yōu)先權(quán)日2002年1月11日
發(fā)明者何宗哲, 李明林, 張慧如, 賴信助 申請(qǐng)人:財(cái)團(tuán)法人工業(yè)技術(shù)研究院