專利名稱：半導(dǎo)體存儲(chǔ)器及其制造方法和驅(qū)動(dòng)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及雙位非易失可編程讀/寫(xiě)存儲(chǔ)器及其制造方法和驅(qū)動(dòng)方法。
而且，在非易失存儲(chǔ)器中間有像掩模ROM之類不需要改編程的存儲(chǔ)器并且希望以低價(jià)格供應(yīng)產(chǎn)品。在這樣的情況下，也有興起關(guān)注作為元件技術(shù)的每一個(gè)元件多值操作的實(shí)現(xiàn)會(huì)達(dá)到較低成本。
在這樣的環(huán)境下，在U.S.Patent(USP6,011,725)中公開(kāi)了可以實(shí)現(xiàn)每一個(gè)元件多值操作的非易失存儲(chǔ)器的結(jié)構(gòu)。
根據(jù)這個(gè)專利，利用MONOS(金屬-氧化物-氮化物-氧化物-半導(dǎo)體)結(jié)構(gòu)的俘獲電荷定域化來(lái)獲得2位4值狀態(tài)。這樣的系統(tǒng)是利用能夠由就地固定在源區(qū)近旁的固定電荷選定器件的閾值并且交換源區(qū)和漏區(qū)以致能夠用一個(gè)晶體管產(chǎn)生2位(即，4值狀態(tài))數(shù)值的過(guò)程的獨(dú)特的系統(tǒng)。
在本申請(qǐng)己的圖1A和圖1B中，表示與上述的美國(guó)專利中的元件結(jié)構(gòu)類似的元件結(jié)構(gòu)。更詳細(xì)地說(shuō)，在一種導(dǎo)電類型半導(dǎo)體的襯底表面上以一定的間距形成用作源或漏的源/漏區(qū)6a、6b，而且在源/漏區(qū)6a、6b之間的溝道區(qū)上形成氮化物膜3被二層氧化膜夾在當(dāng)中的ONO(氧化物-氮化物-氧化物)結(jié)構(gòu)，并且在ONO結(jié)構(gòu)上形成控制柵5。所有的疊層結(jié)構(gòu)構(gòu)成MONOS結(jié)構(gòu)。
在數(shù)據(jù)的編程中，通過(guò)把編程電壓加到源/漏區(qū)6a或6b在由源/漏區(qū)6a及6b和半導(dǎo)體襯底1組成的pn結(jié)中引起雪崩擊穿而產(chǎn)生熱電子。使電子注入到pn結(jié)近旁的ONO結(jié)構(gòu)，然后被氮化物膜3中的電子陷阱俘獲。這時(shí)候，通常俘獲的電子被就地固定在pn結(jié)近旁的氮化物膜3內(nèi)。
圖1B表示當(dāng)編程電壓(Vpp)分別獨(dú)立地施加于源/漏區(qū)6a和6b時(shí)累積電荷(俘獲的電子)分別被就地固定在源/漏區(qū)6a和6b附近的狀態(tài)。這樣的狀態(tài)表示一些2位4值狀態(tài)中的一種狀態(tài)。
在這個(gè)數(shù)據(jù)的讀出中，在用源/漏區(qū)6a作源和用源/漏區(qū)6b作漏時(shí)檢測(cè)在一個(gè)方向上的電流，而然后在用源/漏區(qū)6b作源和用源/漏區(qū)6a作漏時(shí)檢測(cè)轉(zhuǎn)換到相反方向上的電流。在二種情況中，由于在源側(cè)存在累積電荷7a或7b而由此產(chǎn)生截?cái)鄿系赖碾妶?chǎng)，因此檢測(cè)的電流是小的，表示“關(guān)斷”狀態(tài)。
然而，在上述的非易失存儲(chǔ)器中仍然留下在下文中所描述的一些問(wèn)題。
(i)編程控制，在編程中，如上所述，俘獲的電子通常被就地固定在pn結(jié)近旁。然而，有超量編程擴(kuò)展俘獲電子在氮化物膜中的分布的可能性。在這樣的情況下，由于操作的不對(duì)稱性因不能實(shí)現(xiàn)俘獲電子的定域化而喪失，固此完成雙位操作是不可能的。為了防止像這樣的超量編程，需要精確控制編程時(shí)間。
并且，即使能夠進(jìn)行精確控制編程時(shí)間，考慮到在氮化物膜中俘獲電子分布的擴(kuò)展也必須使溝道長(zhǎng)度長(zhǎng)到使電荷同時(shí)就地定位在氮化物膜的兩側(cè)的范圍。所以，可以斷定在先技術(shù)中的結(jié)構(gòu)不適用于微型化所達(dá)到的較高密度。
(ii)閾值方面的改變由于局部引起雪崩擊穿，所以難以使在沿圖1A所示的溝道寬度方向上所有面積上不均勻固定的電荷定域化。
本發(fā)明的另一個(gè)目的是提供在編程電壓方面達(dá)到較低的電壓和更多地?cái)U(kuò)展以后定義的電流窗口的半導(dǎo)體存儲(chǔ)器。
本發(fā)明的又一個(gè)目的是提供制造上述半導(dǎo)體存儲(chǔ)器的方法。
本發(fā)明的再一個(gè)目的是提供驅(qū)動(dòng)上述半導(dǎo)體存儲(chǔ)器的方法。
在下文將闡明本發(fā)明要點(diǎn)。既然是這樣，將參照


某些部分。這樣做意圖是綜合地說(shuō)明發(fā)明內(nèi)容而這樣做不是意欲限制發(fā)明的范圍。
在本發(fā)明的半導(dǎo)體存儲(chǔ)器，包含半導(dǎo)體存儲(chǔ)元件，該元件包括設(shè)置具有一對(duì)相對(duì)側(cè)表面的凸?fàn)畈糠值囊环N導(dǎo)電類型半導(dǎo)體襯底、在凸?fàn)畈糠謨蓚?cè)的半導(dǎo)體襯底表面上形成的一對(duì)相反導(dǎo)電類型源/漏區(qū)、用于覆蓋凸?fàn)畈糠稚媳砻娴牡谝唤^緣膜、用于覆蓋凸?fàn)畈糠趾驮?漏區(qū)的側(cè)表面的第二絕緣膜、在凸?fàn)畈糠值膫?cè)表面上設(shè)置的經(jīng)由第二絕緣膜分別與側(cè)表面和源/漏區(qū)相對(duì)的一對(duì)浮置柵、在浮置柵上形成的第三絕緣膜，以及分別經(jīng)由第一絕緣膜與凸?fàn)畈糠稚媳砻嫦鄬?duì)和經(jīng)由第三絕緣膜與浮置柵相對(duì)的控制柵。
在這樣的情況下，置于一對(duì)源/漏區(qū)之間相鄰?fù)範(fàn)畈糠值膫?cè)表面和上表面的區(qū)域起溝道區(qū)作用，而一對(duì)浮置柵起用于累積電荷的電荷累積區(qū)作用。
在本發(fā)明中，每一個(gè)元件通過(guò)一對(duì)浮置柵形成2位，并且通過(guò)在一個(gè)浮置柵上的電荷累積或者沒(méi)有電荷累積和在另一個(gè)浮置柵上的電荷累積和沒(méi)有電荷累積的可能的組合能夠形成4值狀態(tài)。
此外，由于在半導(dǎo)體襯底表面上形成的凸?fàn)畈糠值膬蓚€(gè)側(cè)表面上分別設(shè)置浮置柵而且凸?fàn)畈糠值膫?cè)表面分別被用作溝道，因此能減少形成元件的面積。同樣，由于在浮置柵下面設(shè)置源/漏區(qū)，所以能夠達(dá)到半導(dǎo)體存儲(chǔ)器的較高密度。
在編程中，把由從源朝向漏的電場(chǎng)產(chǎn)生的熱電子(高能量載流子)用作注入電荷。這時(shí)候，通過(guò)對(duì)漏施加為編程必需的電壓供應(yīng)熱電子所要求的超過(guò)柵絕緣膜能量勢(shì)壘的能量。更詳細(xì)地說(shuō)，如圖6所示，從源抽出的載流子在溝道區(qū)遷移間得到能量而被加速，然后超過(guò)柵絕緣膜22的能量勢(shì)壘而躍遷到浮置柵27b。這時(shí)候，由于在凸?fàn)畈糠稚媳砻嫔系臏系纼?nèi)的載流子的加速方向上存在有浮置柵27b，所以當(dāng)載流子沒(méi)有改變方向時(shí)載流子被注入到浮置柵27b。因此，通過(guò)疏散，在浮置柵27b的方向上被加速的載流子的能量一點(diǎn)也沒(méi)有損失并且差不多按原來(lái)那樣用作超過(guò)柵絕緣膜22的能量勢(shì)壘的能量。所以，根據(jù)本發(fā)明，用低電壓完成編程是可以實(shí)現(xiàn)的。
此外還由于作電荷累積部分的一對(duì)浮置柵是相互分開(kāi)的以使凸?fàn)畈糠种糜谒鼈冎g，因此注入到浮置柵的電不會(huì)相互干擾，因而能夠清晰地識(shí)別數(shù)據(jù)的內(nèi)容。而且，由于用導(dǎo)電體組成浮置柵，所以注入的熱電子能夠均勻分布在浮置柵中。因此能夠完全控制晶體管的“ON”/“OFF”(“導(dǎo)通”/“關(guān)斷”)。
另外在編程期間，在未選擇的單元晶體管中，把O伏加到控制柵和源，而把編程電壓加到漏，但是通過(guò)漏和浮置柵之間耦合電容浮置柵的電位被上拉到漏電位。所以，減少漏和浮置柵之間電位差異。因此，能夠避免由于高電場(chǎng)對(duì)在漏和浮置柵之間的絕緣膜造成的帶間隧道效應(yīng)引起的絕緣擊穿。
此外，由于在源/漏區(qū)上經(jīng)由絕緣膜設(shè)置浮置柵，所以漏電壓通過(guò)耦合電容主要影響浮置柵的電位。因而，由于即使在漏側(cè)的浮置柵中累積注入的電子漏電壓也會(huì)使浮置柵的電位上拉，所以能夠增加漏電流。
相反，通過(guò)浮置柵和源之間絕緣膜的耦合電容施加于源的源電壓使在源側(cè)的浮置柵電位下拉。所以，源電壓進(jìn)一步下拉由注入到源側(cè)的電子下拉的浮置柵電位。結(jié)果是，即使把高電壓施加于控制柵，仍然能夠切斷溝道。
用上述的漏電壓的浮置柵電位的下拉和用源電壓的浮置柵電位的下拉產(chǎn)生增大所謂的“電流窗口”的效果。在這里，電流窗口是在識(shí)別“導(dǎo)通”狀態(tài)和“關(guān)斷”狀態(tài)過(guò)程中的界限指示。換言之，電流窗口是指示“導(dǎo)通”狀態(tài)的漏電流的最低電平和指示“關(guān)斷”狀態(tài)的漏電流的最高電平之間的差。更詳細(xì)地說(shuō)，電流窗口相當(dāng)于在把電壓以不同的方向施加于僅為“1”在一個(gè)浮置柵上編程的存儲(chǔ)元件的漏和源之間獲得的漏電流之間的差。
而且，在半導(dǎo)體存儲(chǔ)器中，在列和行中排列許多半導(dǎo)體元件。
為了實(shí)現(xiàn)元件隔離使形成存儲(chǔ)元件的半導(dǎo)體凸?fàn)畈糠窒駦u一樣地排列列在行和列的交叉區(qū)域，因此不發(fā)生鄰近的存儲(chǔ)元件之間相互干擾。
同時(shí)，在一些條形凸?fàn)畈糠稚闲纬稍S多存儲(chǔ)元件。這樣，在成一列列的條形凸?fàn)畈糠种写鎯?chǔ)元件斷斷續(xù)續(xù)地保持一定的間距的情況下，為了在元件之間達(dá)到絕緣而不出故障，在鄰近存儲(chǔ)器元件之間形成高濃度雜質(zhì)區(qū)(元件絕緣層)。
在本發(fā)明的半導(dǎo)體存儲(chǔ)器驅(qū)動(dòng)方法中，如下文所述那樣能夠進(jìn)行數(shù)據(jù)編程、存儲(chǔ)數(shù)據(jù)讀出以及編程數(shù)據(jù)和存儲(chǔ)數(shù)據(jù)的擦除。
以下面的方法進(jìn)行數(shù)據(jù)編程。也就是說(shuō)，對(duì)二個(gè)源/漏區(qū)23a、23b其中至少任何一個(gè)源/漏區(qū)，例如圖6中的源/漏區(qū)23b施加電壓。然后，在源/漏區(qū)23a、23b和溝道區(qū)的周邊區(qū)域建立的電場(chǎng)內(nèi)產(chǎn)生能夠超過(guò)絕緣膜22的勢(shì)壘的高能量載流子，而在浮置柵27內(nèi)注入和累積電荷。
而且，如圖7A到7D所示，進(jìn)行使漏電流在交換晶體管的源和漏時(shí)流過(guò)晶體管并檢測(cè)漏電流的存儲(chǔ)數(shù)據(jù)讀出。
更詳細(xì)地說(shuō)，在累積電荷的浮置柵27a或27b側(cè)的源/漏區(qū)23a或23b被用作源的情況下，累積電荷產(chǎn)生截?cái)鄿系赖碾娢?。此外，由于在浮置柵和源之間高的耦合電容使浮置柵27a或27b的電位下拉而降低其電位，因此漏電流能夠很容易被少量累積電荷切斷。
相反，假如在累積電荷的浮置柵27a或27b側(cè)的源/漏區(qū)23a或23b被用作漏，高的耦合電容使浮置柵27a或27b的電位上拉而使其電位接近漏電壓。所以，即使在浮置柵27a或27b內(nèi)存在有累積電荷，對(duì)漏電流的影響也是小的因而電流值不會(huì)因此而減小。
如圖7D所示，在浮置柵27a和27b兩者中都存在有累積電荷的情況下，如果浮置柵27a和27b其中任何一個(gè)浮置柵被設(shè)至源側(cè)或漏側(cè)則根據(jù)上述的操作使漏電流在兩種情況都處于切斷狀態(tài)。因?yàn)樵谠磦?cè)的浮置柵27a或27b中在兩種情況下都存在累積電荷。
同樣，如圖7B和圖7C所示，假如在浮置柵27a和27b其中任何一個(gè)浮置柵內(nèi)存在有累積電荷，則當(dāng)累積電荷的浮置柵27a或27b被設(shè)至源側(cè)時(shí)漏電流處于切斷狀態(tài)，而當(dāng)累積電荷的浮置柵27a或27b被移至漏側(cè)時(shí)漏電流流動(dòng)。換言之，漏電流流動(dòng)或不流動(dòng)取決于在源和漏之間施加的電壓方向。
此外，如圖7A所示，如果既不在浮置柵27a中又不在浮置柵27b中累積電荷，則施加于控制柵30a的柵電壓增大浮置柵27a或27b的電位。由于這個(gè)原因，保持溝道的“ON”(“導(dǎo)通”)狀態(tài)，而因此即使改變?cè)春吐┲g施加電壓的方向漏電流也仍流動(dòng)。
照這樣，如果在交換源和漏時(shí)施加電壓而然后檢測(cè)通過(guò)晶體管的電流，則檢測(cè)四種不同的狀態(tài)是可以實(shí)現(xiàn)的。
另外，由于浮置柵和源/漏區(qū)相互重疊，因此在擦除存儲(chǔ)數(shù)據(jù)的過(guò)程中把在浮置柵內(nèi)累積的電荷抽取到源/漏區(qū)是可以實(shí)現(xiàn)的。
此外，在半導(dǎo)體存儲(chǔ)器制造方法中，形成各具有一對(duì)相對(duì)的側(cè)表面的凸?fàn)畈糠郑缓蟀严喾磳?dǎo)電類型雜質(zhì)摻入到凸?fàn)畈糠謨蓜t的半導(dǎo)體表面層，因此在凸?fàn)畈糠謨蓜t形成兩個(gè)源/漏區(qū)而把凸?fàn)畈糠种糜趦蓚€(gè)源/漏區(qū)之間。而且，通過(guò)各向異性刻蝕第一導(dǎo)電膜，在條形凸?fàn)畈糠值膫?cè)表面上經(jīng)由絕緣膜(第二絕緣膜)形成一對(duì)浮置柵。
照這樣，根據(jù)半導(dǎo)體存儲(chǔ)器制造方法，由于能夠以自對(duì)準(zhǔn)方式形成源/漏區(qū)和浮置柵，因此能夠?qū)崿F(xiàn)進(jìn)一步的微型化。
此外，如圖10H所示，在位于凸?fàn)罟璞?4a、24b之間共用的源/漏區(qū)23a、23b上的區(qū)域和與以后形成的控制柵相對(duì)的源/漏區(qū)23a、23b的區(qū)域內(nèi)形成厚的絕緣膜34。因此，能夠改進(jìn)半導(dǎo)體存儲(chǔ)器的抗電介質(zhì)擊穿性。
圖4是表示根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)元件中的柵周邊部分的耦合電容的等效電路圖。
圖5是根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器的電路圖，電路包括許多縱橫排列的晶體管和驅(qū)動(dòng)電路；圖6A是用于說(shuō)明使用本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器的半導(dǎo)體存儲(chǔ)器驅(qū)動(dòng)方法中的編程方法的截面圖；圖6B是說(shuō)明在編程操作中未選擇的半導(dǎo)體存儲(chǔ)元件的狀況的截面圖；圖7A是7D是說(shuō)明根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器驅(qū)動(dòng)方法中的讀出方法的一些截面圖；圖8是表示在四值狀態(tài)中的“ON”狀態(tài)和“OFF”狀態(tài)下漏電壓—漏電流特性曲線的曲線圖；圖9是表示根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器驅(qū)動(dòng)方法中擦除方法的截面圖；圖10A到圖10P是表示根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器制造方法的一些截面圖，其中圖10A到圖10N表示沿圖3A中的II-II線截取的橫截面，而圖10O到圖10P表示沿圖3A中的III-III線截取的一組橫截面；和圖11A是表示根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器制造方法的另一種配置，而圖11B是沿圖11A中的IV-IV線截取的截面圖；圖12是表示根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器的其他配置的截面圖。
最佳實(shí)施例的描述在下文中將參照

本發(fā)明的一些實(shí)施例。
(1)半導(dǎo)體存儲(chǔ)器的配置圖2是表示根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器的配置的透視圖。
如圖2所示，在半導(dǎo)體存儲(chǔ)器中，在半導(dǎo)體襯底上按列方向相互以一定的間距設(shè)置許多凸?fàn)罟鑼?一種導(dǎo)電類型條形凸?fàn)畈糠?24a、24b……，以及在半導(dǎo)體襯底上按行方向相互以一定的間距設(shè)置控制柵30a、30b……。在凸?fàn)罟鑼?4a、24b……和控制柵30a、30b……交叉面積內(nèi)的凸?fàn)罟鑼?4a、24b……上形成半導(dǎo)體存儲(chǔ)器件(晶體管)Tr(半導(dǎo)體存儲(chǔ)元件的基本配置)在下文中將參照?qǐng)D3B說(shuō)明位于圖2所示的一些晶體管Tr之間控制柵3a和凸?fàn)罟鑼?4a的交叉面積內(nèi)的晶體管(半導(dǎo)體存儲(chǔ)元件)的基本配置。
在晶體管中，設(shè)置從P型硅基體21凸出而具有一對(duì)相對(duì)的側(cè)表面的P型凸?fàn)罟鑼?4a。P型硅基體21和凸?fàn)罟鑼?4a構(gòu)成半導(dǎo)體的襯底。
在凸?fàn)罟鑼?4a兩則的硅基體21表面上形成一對(duì)n型源/漏區(qū)23a、23b。
用由氧化硅膜組成的第一柵絕緣膜(第一絕緣膜)22a覆蓋凸?fàn)罟鑼?4a的上表面。用由氧化硅膜組成的第二絕緣膜22覆蓋凸?fàn)罟鑼?4a的側(cè)表面和第一及第二源漏區(qū)23a、23b的表面。
從凸?fàn)罟鑼?4a的一個(gè)側(cè)表面到第一源/漏區(qū)23a的表面經(jīng)由第二絕緣膜22設(shè)置第一浮置柵27a。從凸?fàn)罟鑼?4a的另一個(gè)側(cè)表面到第二源/漏區(qū)23b的表面經(jīng)由第二絕緣膜22設(shè)置第二浮置柵27b。浮置柵27a、27b的所有底表面分別位于對(duì)應(yīng)的源/漏區(qū)23a、23b上。用例如像具有低電阻的多晶硅之類等等的導(dǎo)電體構(gòu)成第一和第二浮置柵27a、27b。一對(duì)浮置柵27a、27b起用于累積電荷的電荷累積部分作用。
置于浮置柵27a、27b和凸?fàn)罟鑼?4a之間的第二絕緣膜22起第二柵絕緣膜作用。最理想是，應(yīng)該使第二絕緣膜22的膜厚度設(shè)定在100納米以使在溝道中遷移的熱電子越過(guò)第二絕緣膜22的能量勢(shì)壘而且使在累積電荷期間的電場(chǎng)能夠?qū)系烙凶銐虻挠绊?。另一方面，最理想是，使膜厚度?yīng)該設(shè)定到大于3納米以使累積電荷的泄漏能夠減少得盡可能少。同樣，用由氧化硅膜組成的第三絕緣膜覆蓋浮置柵27a、27b的表面。
設(shè)置在第一浮置柵27a、凸?fàn)罟鑼?4a的上表面和第二浮置柵27a、27b上延伸的控制柵30a。控制柵30a經(jīng)由第一絕緣膜22a與凸?fàn)罟鑼?4a的上表面相對(duì)，而且也經(jīng)由第三絕緣膜29與浮置柵27a、27b相對(duì)。
位于第一和第二源/漏區(qū)23a、23b之間并且從凸?fàn)罟鑼?4a的一個(gè)側(cè)面經(jīng)由凸?fàn)罟鑼?4a的上表面延伸到凸?fàn)罟鑼?4b的另一個(gè)側(cè)面的區(qū)域起溝道作用。
在上述的配置中，如圖4所示那樣排列在各個(gè)部分之間的耦合電容。更詳細(xì)地說(shuō)，在控制柵30a和襯底21之間的凸?fàn)罟鑼?4a內(nèi)有由絕緣膜22a形成的耦合電容CO1和由耗盡層形成的耦合電容CO2。
同樣，在浮置柵27a、27b和控制柵30a之間分別有耦合電容C11、C21。
同樣，在浮置柵27a、27b和相對(duì)應(yīng)的源/漏區(qū)23a、23b分別有C12、C22。
同樣，在浮置柵27a、27b和襯底之間的凸?fàn)罟鑼?4a內(nèi)有由絕緣膜22形成的耦合電容C13、C23和由耗盡層形成的耦合電容C14、C24。
(半導(dǎo)體存儲(chǔ)器的總配置)下一步，在下文中將說(shuō)明包括外圍電路的半導(dǎo)體存儲(chǔ)器的總配置。
如以上參照?qǐng)D2所說(shuō)明的那樣，在半導(dǎo)體存儲(chǔ)器中把許多晶體管Tr排列成行和列。
如圖2所示，在凸?fàn)罟鑼?4a、24b……上斷斷續(xù)續(xù)地以一定的間距排列列成一列的許多晶體管。在這樣的情況下，通過(guò)在相鄰晶體管Tr的操作層24t之間放置高濃度雜質(zhì)區(qū)(元件絕緣層)24s…能夠?qū)崿F(xiàn)元件隔離而沒(méi)有故障。如圖11A和圖11B所示，通過(guò)去除在一列列中相鄰晶體管Tr之間的區(qū)域可以防止相鄰晶體管Tr之間的相互干擾。在后面的制造方法條目中描述詳細(xì)的結(jié)構(gòu)。
再一次如圖2所示，集成置于在相鄰列中的凸?fàn)罟鑼?4a、24b之間的源/漏區(qū)23b并為在相鄰列中的晶體管Tr之間所公用。這種結(jié)構(gòu)對(duì)在別的相鄰列中的晶體管Tr同樣適用。源/漏區(qū)23a、23b…分別起位線(BL)作用。
此外，設(shè)置在相鄰列中的許多晶體管上延伸的控制柵30a、30b。在相鄰列中的晶體管的浮置柵27a、27b之間控制柵30a、30b經(jīng)由在凹形部分31內(nèi)的厚絕緣膜34與源/漏區(qū)23a、23b…相對(duì)。厚絕緣膜34具有比在外圍部分上的絕緣膜厚的厚度。
用條形多晶硅膜(導(dǎo)電膜)構(gòu)成控制柵30a、30b并分別起字線作用。
一種氧化硅膜36，雖然在圖2中沒(méi)有表示出，但是如圖3B所示，在元件的整個(gè)表面上形成。
下一步，將在下文說(shuō)明半導(dǎo)體存儲(chǔ)器的外圍電路的一個(gè)例子。
圖5是表示在行和列中排列的許多晶體管的所有排列當(dāng)中的晶體管的2行2列部分排列以及外圍電路中的編程電壓電源部分和讀出放大器部分的電路圖。
如圖5所示，用位線BL1、BL2、BL3使編程電壓電源部分和讀出放大器經(jīng)由編程/讀出放大器選擇器與源/漏區(qū)23a、23b、23c…連接。使字線WL1、WL2與控制柵30a、30b連接。
用編程/讀出放大器選擇器選擇編程電壓電源部分和讀出放大器中的任何一個(gè)與位線BL1、BL2、BL3連接。
用編程電壓電源部分在晶體管Tr中編程數(shù)據(jù)。然后，存儲(chǔ)的數(shù)據(jù)由讀出放大器通過(guò)檢測(cè)流過(guò)晶體管Tr的各個(gè)電流且在相鄰的位線BL1/BL2、BL2/BL3之間電流方向是交替的而讀出。
如以上所述，根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器，由一對(duì)浮置柵27a、27b形成每一個(gè)元件二位，通過(guò)電荷累積進(jìn)入第一浮置柵27a內(nèi)或沒(méi)有電荷進(jìn)入第一浮置柵27a內(nèi)和電荷累積進(jìn)入第一浮置27b內(nèi)或沒(méi)有電荷累積進(jìn)入第一浮置柵27b內(nèi)的可能的組合能夠形成四值。
此外，由于在半導(dǎo)體基體21的表面上形成的凸?fàn)罟鑼?4a的兩個(gè)側(cè)表面上設(shè)置浮置柵27a、27b而凸?fàn)罟鑼?4a的側(cè)表面被用作溝道，因此能夠減少元件形成面積，同樣，由于在浮置柵27a、27b下面設(shè)置源/漏區(qū)23a、23b，因此能夠?qū)崿F(xiàn)半導(dǎo)體存儲(chǔ)器的較高密度。
并且，在與源/漏區(qū)23a、23b相對(duì)的控制柵30a、30b的面積內(nèi)的控制柵30a、30b和源/漏區(qū)23a、23b之間設(shè)置厚絕緣膜34而因此產(chǎn)生高電位差。所以，能夠防止在這些面積內(nèi)的電介質(zhì)擊穿。
(2)半導(dǎo)體存儲(chǔ)器驅(qū)動(dòng)方法下一步，在下文中通過(guò)使用圖2中的半導(dǎo)體存儲(chǔ)器和參照?qǐng)D6A、圖6B、圖7A到圖7D、圖8和圖9將描述根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器驅(qū)動(dòng)方法。
(i)編程操作圖6A是表示在驅(qū)動(dòng)方法內(nèi)的編程操作中在浮置柵23a、23b內(nèi)熱載流子(高能量載流子)的產(chǎn)生和活動(dòng)行為的截面圖。圖6B是表示在編程操作中未選擇的半導(dǎo)體存儲(chǔ)元件的狀況的截面圖。
在這樣的實(shí)施例中，如圖6A所示，在漏區(qū)23b側(cè)的浮置柵27b內(nèi)累積熱載流子的電荷。第一源/漏區(qū)23a被用作源而第一源/漏區(qū)23b被用作漏。在編程中，由從源區(qū)23a指向漏區(qū)23b的電場(chǎng)產(chǎn)生的載流子被用作注入載流子。
為了執(zhí)行編程操作，把大約+4.5伏的編程電壓(Vpp)加到漏區(qū)23b和控制柵30a，而把源區(qū)23a設(shè)定到0伏。
因此，在凸?fàn)罟鑼?4a的溝道內(nèi)產(chǎn)生從源23a指向漏23b的電場(chǎng)。當(dāng)電子在溝道內(nèi)遷移時(shí)而得到能量，并且在超過(guò)柵絕緣膜22的能量勢(shì)壘而躍移到第二浮置柵27b期間由該電場(chǎng)加速?gòu)脑磪^(qū)23a抽出的電子。
這時(shí)候，由于浮置柵27b靠在電子加速方向內(nèi)的凸?fàn)罟鑼?4a的上溝道旁，因此電子按沒(méi)有改變其方向的原來(lái)樣子注入浮置柵27b。所以，在浮置柵27b方向上加速電子的能量幾乎是照沒(méi)有由分散引起損失的原來(lái)狀況用作超過(guò)柵絕緣膜22的電位的能量。因此，實(shí)施用低電壓編程是可以行得通的。
而且，由于把用作電荷累積部分的一對(duì)浮置柵27a、27b相互分開(kāi)以便把凸?fàn)罟鑼?4a放在浮置柵27a、27b之間，因此注入到浮置柵27a、27b的電荷絕不相互干擾從而能夠清晰地識(shí)別為數(shù)據(jù)編程的內(nèi)容。此外，由于用導(dǎo)電體制成浮置柵27a、27b，所以注入的熱載流子(電荷)能夠在浮置柵27a、27b中均勻分布。因此，完全能夠控制晶體的“導(dǎo)通”/“關(guān)斷”。
在這樣的情況下，超過(guò)絕緣膜22a、29的能量勢(shì)壘并注入到控制柵30a的熱電子立即經(jīng)由控制柵30a流到與控制柵30a連接的電源。
另外，在數(shù)據(jù)的編程期間，如圖6B所示，在未選擇的晶體管中，O伏施加于控制柵30a和源23a，并把編程電壓(Vd)經(jīng)由與選擇的晶體管連接的位線加到漏23b。而浮置柵27b的電位被漏23b和浮置柵27b之間的耦合電容上拉到漏電位Vd(Vpp)。所以，減小漏23b和浮置柵27b之間的電位差。因此，能夠防止由高電場(chǎng)對(duì)漏23b和浮置柵27b之間絕緣膜22造成的內(nèi)能帶隧道效應(yīng)引起的電介質(zhì)擊穿。
通過(guò)執(zhí)行如圖6A所示的編程操作能夠形成如圖7A、圖7B、圖7C和圖7D所示的四值狀態(tài)。
圖7A、圖7B、7C和圖7D分別是表示四種不同的電荷累積狀態(tài)的半導(dǎo)體存儲(chǔ)器元件截面圖。
在這里，把在第一浮置柵27a中累積載流子的狀態(tài)設(shè)定為第一位的第一二進(jìn)制數(shù)值，而把在第一浮置27a中沒(méi)有累積載流子的狀態(tài)設(shè)定為第一位的第二二進(jìn)制數(shù)值。同樣，把在第二浮置柵27b中累積載流子的狀態(tài)設(shè)定為第二位的第三二進(jìn)制數(shù)值，而把在第二浮置柵27b中沒(méi)有累積載流子的狀態(tài)設(shè)定為第二位的第四二進(jìn)制數(shù)值。
圖7A表示在第一和第二浮置柵27a、27b二者中都沒(méi)有累積電荷的狀態(tài)。換言之，圖7A表示在第一位中設(shè)定第二二進(jìn)制數(shù)值而在第二位中設(shè)定第四二進(jìn)制數(shù)值這樣的數(shù)據(jù)。把這樣的數(shù)據(jù)表示為(0，0)。
圖7B表示僅在第一浮置柵27a中累積電荷的狀態(tài)。換言之，圖7B表示在第一位中設(shè)定第一二進(jìn)制數(shù)值而在第二位中設(shè)定第四二進(jìn)制數(shù)值這樣的數(shù)據(jù)。把這樣的數(shù)據(jù)表示為(1，0)。
圖7C表示僅在第二浮置柵27b中累積電荷。換言之，圖7C表示在第一位中設(shè)定第二二進(jìn)制數(shù)值而在第二位中設(shè)定第三二進(jìn)制數(shù)值這樣的數(shù)據(jù)。把這樣的數(shù)據(jù)表示為(0，1)。
圖7D表示在第一和第二浮置柵27a、27b二者中都累積電荷的狀態(tài)。換言之，圖7D表示在第一位中設(shè)定第一二進(jìn)制數(shù)值而在第二位中設(shè)定第三二進(jìn)制數(shù)值這樣的數(shù)據(jù)。把這樣的數(shù)據(jù)表示為(1，1)。
(ii)讀操作下一步，參照?qǐng)D7A、圖7B、圖7C和圖7D在下文中將說(shuō)明讀出如以上所描述編程的數(shù)據(jù)的操作。
圖8是表示漏電流id相對(duì)于漏電壓Vd的特性曲線的曲線圖。在圖7A、圖7B、圖7C和圖7D中，假定從第二源/漏區(qū)23b到第一源/漏區(qū)23a方向的檢測(cè)電流為id1(用實(shí)線表示)，而以與電流id1相反方向流動(dòng)的檢測(cè)電流為id2(用虛線表示)。
在存儲(chǔ)數(shù)據(jù)的讀出操作中，把柵電壓Vcg(2.3伏)施加于控制柵30a。把讀電壓Vd(1.5伏)施加于作漏的第二源/漏區(qū)23b。使作源的第一源/漏區(qū)23a接地(Vs＝0伏)。這時(shí)候，由于漏電流id1在源區(qū)23a和漏區(qū)23b流動(dòng)，因此檢測(cè)這樣的漏電流id1。
隨后，把柵電壓Vcg(2.3伏)施加于控制柵30a。把讀電壓Vd(1.5伏)施加于作漏的第一源/漏區(qū)23a。使用源的第二源/漏區(qū)23b接地。這時(shí)候，由于漏電流id2在源23b和漏23a之間流動(dòng)，因此檢測(cè)這樣的漏電流id2。
在數(shù)據(jù)(0，0)的讀出操作中，由于在浮置柵27a、27b兩者中都沒(méi)有累積電子，因此浮置柵27a、27b的電位都沒(méi)有被下拉。所以，由柵電壓Vcg和漏電壓Vd上拉浮置柵27a、27b的電位。而且，由于電荷累積狀態(tài)是兩側(cè)對(duì)稱的，因此即使交換源和漏，漏電流id1、id2兩者也都具有大的數(shù)值。圖8內(nèi)表示漏電流id1的id-Vd特性曲線。
在數(shù)據(jù)(1，0)的讀出操作中，首先為了檢測(cè)漏電流id1，如以上所說(shuō)明那樣施加?xùn)烹妷篤cg和漏電壓Vd。在源側(cè)的累積電荷的浮置柵27a的電位被累積的電子下拉。此外，電源電壓Vs經(jīng)由浮置柵27a和源23a之間耦合電容下拉在源側(cè)的浮置柵27a的電位。所以，仍能夠切斷溝道而與施加?xùn)烹妷篤cg和漏電壓Vd無(wú)關(guān)。因此能夠減小漏電流。
然后，交換源和漏，為了檢測(cè)漏電電流id2，如以上所說(shuō)明那樣施加?xùn)烹妷篤cg和漏電壓Vd。柵電壓Vcg上拉在源側(cè)的沒(méi)有累接電子的浮置柵27b的電位。相反，柵電壓Vcg和漏電壓Vd經(jīng)由耦合電容上拉在漏23a側(cè)的累積電子的浮置柵27a的電位。所以，即使在漏23a側(cè)的浮置柵27a內(nèi)累積電子，也能夠?qū)系缽亩軌蛳鄬?duì)地增大漏電流id2。
圖8表示在累積電子的第一浮置柵27a側(cè)的第一源/漏區(qū)23a被用作源時(shí)在“關(guān)斷”狀態(tài)下的漏電流id1。
在數(shù)據(jù)(0，1)的讀出操作中，由于電子累積狀態(tài)在橫向上與在數(shù)據(jù)為(1，0)時(shí)獲得的電子累積狀態(tài)相反，因此檢測(cè)的漏電流id1、id2量值是與在數(shù)據(jù)(1，0)狀況下檢測(cè)的電流id1、id2量值顛倒的。圖8表示在沒(méi)有累積電子的第一浮置柵27a側(cè)的第一源/漏區(qū)23a用作源時(shí)獲得的“導(dǎo)通”狀態(tài)下的漏電流id1。
在讀出數(shù)據(jù)(1，0)和數(shù)據(jù)(0，1)的情況下，用以上的漏電壓Vd的浮置柵電位上拉和用源電壓Vs的浮置柵電位下拉使產(chǎn)生增大所謂的“電流窗口”的效果得以實(shí)現(xiàn)。在這里，電流窗口起識(shí)別“導(dǎo)通”狀態(tài)和“關(guān)斷”狀態(tài)的界限指標(biāo)作用。換言之，以上所述的電流窗口是“導(dǎo)通”狀態(tài)下漏電流的最低值和“關(guān)斷”狀態(tài)下漏電流最高值之差。更詳細(xì)地說(shuō)，電流窗口相當(dāng)于僅在一個(gè)浮置柵上的“1”編程的存儲(chǔ)器元件的漏和源之間以不同方向施加電壓時(shí)獲得的漏電流數(shù)值之差。
在數(shù)據(jù)(0。1)的讀出中“導(dǎo)通”狀態(tài)的漏電流id1和數(shù)據(jù)(1，0)的讀出中“關(guān)斷”狀態(tài)的漏電流id1之間差表示圖8中的電流窗口。
其次，在數(shù)據(jù)(1，1)的讀出操作中，由于在浮置柵27a、27b兩者中都累積電子，因此浮置柵27a和27b的電位都被下拉。并且由于電荷累積狀是兩側(cè)對(duì)稱的，因此漏電流id1和id2兩者都被減小到非常小的數(shù)值。圖8表示漏電流id1的id-vd特性曲線。
此外，就如以上所述檢測(cè)的漏電流id1、id2而論，通過(guò)識(shí)別電流數(shù)值的大小和電流方向的組合讀出第一位和第二位。
如以上所述，在使用以上所述的實(shí)施例的半導(dǎo)體存儲(chǔ)器期間的存儲(chǔ)數(shù)據(jù)的讀出操作中，由于能夠根據(jù)寬的電流窗口進(jìn)行存儲(chǔ)數(shù)據(jù)的讀出，因此能夠讀出清晰識(shí)別的四值狀態(tài)。
(iii)擦除操作下一步，下文將說(shuō)明存儲(chǔ)數(shù)據(jù)的擦除操作。
為了擦除存儲(chǔ)數(shù)據(jù)，如圖9所示，例如，把控制柵30a、30b…設(shè)定到0伏并增大源和漏23a、23b兩者的電壓(例如，Vee＝12伏)。
在這樣的情況下，由于源/漏區(qū)23a、23b與相應(yīng)的浮置浮27a、27b相對(duì)，因此由福勒-諾爾德哈姆(Fowler-Nordheim)電流(F-N電流)經(jīng)由在浮置柵27a或27b和源/漏區(qū)23a或23b之間具有小的膜厚度(例如大約5納米)的氧化硅膜22能夠容易地從源/漏區(qū)23a、23b抽出在浮置柵27a、27b中累積的電子。
在正規(guī)的快速擦寫(xiě)存儲(chǔ)器中，芯片擦除用作數(shù)據(jù)擦除以致增大襯底的電壓。在本發(fā)明的半導(dǎo)體存儲(chǔ)器的情況下，由于在選擇與襯底無(wú)關(guān)的源/漏單元內(nèi)進(jìn)行數(shù)據(jù)擦除，因此不僅能夠進(jìn)行芯片擦除而且也能夠進(jìn)行一個(gè)元件單元(存儲(chǔ)塊單元)擦除。
如以上所述，在根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器驅(qū)動(dòng)方法中，由第一和第二浮置柵27a形成每一個(gè)元件二位，而由在第一浮置柵27a上電荷累積或沒(méi)有電荷累積和在第二浮置柵27b上電荷累積或沒(méi)有電荷累積的組合選定4值狀態(tài)，并且通過(guò)檢測(cè)漏電流方向和漏電流量值能夠讀出4值狀態(tài)。
(3)半導(dǎo)體存儲(chǔ)器制造方法下一步，在下文中將參照?qǐng)D10A到圖10P說(shuō)謊明根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體存儲(chǔ)器制造方法。
圖10A到圖10N相當(dāng)于沿圖3A中的II-II線截取的橫10O和圖10P相當(dāng)于一組沿圖3A中的II-II線和III-III線分別截取的橫截面圖。
下面是，如下文所述那樣制造許多晶體管被排列成行和列的半導(dǎo)體存儲(chǔ)器。
首先，如圖10A所示，通過(guò)外延生長(zhǎng)等等在P型硅基體21上形成濃度低于硅基體21的P型(一種導(dǎo)電類型)硅晶層24。
其次，通過(guò)熱氧化形成大約10納米厚度的氧化硅膜(下面的絕緣膜)38，然后用化學(xué)氣相沉積方法(CVD法)形成大約50納米厚度的氮化硅膜(抗氧化膜)32和大約300納米厚度的氧化硅膜(上面的絕緣膜)25。
然后，如圖10B所示，在氧化硅膜25上形成抗蝕劑膜，而且通過(guò)使抗蝕劑膜構(gòu)成圖形而形成在列方向上以一定的間距互相并行排列的帶狀抗蝕劑掩模(耐刻蝕掩模)26。
隨后，根據(jù)抗蝕劑掩模26序貫地刻蝕氧化硅膜25、氮化硅膜32和氧化硅膜38并且刻蝕硅晶層24。因此，形成在列方向上互相以一定的間距并行排列的帶狀圖形薄層，而且在帶狀圖形薄層下面形成在列方向上互相以一定的間距并行排列的條形凸?fàn)罟鑼?4a、24b。以上結(jié)構(gòu)適用于硅襯底。由全都經(jīng)構(gòu)成圖形處理的氧化硅膜38a、氮化硅膜32a和氧化硅膜25a組成帶狀圖形薄層。最上面的條形氧化硅膜25a被用作離子注入掩模。在圖10B中，標(biāo)記31表示在刻蝕氧化硅膜25、氧化硅膜32、氧化硅膜38和凸?fàn)罟鑼?4以后形成的凹狀部部分。
然后，去除抗蝕劑掩膜26。而且，如圖10C所示，通過(guò)熱氧化在凸?fàn)罟鑼?4a、24b的兩側(cè)形成起離子注入掩模作用并具有20到30納米厚度的氧化硅膜(絕緣膜)37。這時(shí)候，在相鄰?fù)範(fàn)罟鑼?4a、24b之間露出的硅基體21表面上同樣形成20到30納米厚度的氧化硅膜(絕緣膜)37。
而且，如圖10C所示，在用在凸?fàn)罟鑼?4a、24b的上表面和側(cè)表面上的氧化硅膜25a和37作掩模時(shí)，透過(guò)在硅基體21表面上的氧化硅膜37離子注入n型(相反的導(dǎo)體類型)雜質(zhì)。這時(shí)候，必須設(shè)定使離子透入在硅基體21表面上的氧化硅膜37的離子注入條件。另一方面，由于離子注入方向大體上是與硅基體21的表面垂直的，因此離子不透入在凸?fàn)罟鑼?4a、24b側(cè)表面上的氧化硅膜37。結(jié)果，在硅基體21的表面上沿列方向延伸的帶狀區(qū)域內(nèi)形成把凸?fàn)罟鑼?4a、24b置于其間高濃度的第一n型(相反導(dǎo)電類型)區(qū)(第一源/漏區(qū))23a和第二n型區(qū)(第二源/漏區(qū))23b。
此外，如圖10D所示，去除剩余的氧化硅膜25a和37。然后，如圖10E所示，當(dāng)使用條狀圖形薄層中的氮化硅膜32a作掩模時(shí)，在凸?fàn)罟鑼?4a、24b的側(cè)表面上和在相鄰?fù)範(fàn)罟鑼?4a、24b之間露出的硅基體21表面上通過(guò)熱氧化形成大約10納米厚度的氧化硅膜(絕緣膜)28。
然后，如圖10F所示，用CVD法在整個(gè)表面上形成大約130納米厚度的氮化硅膜(抗氧化膜)33。而且，如圖10G所示，通過(guò)各向異性刻蝕氮化硅膜33在凸?fàn)罟鑼拥膫?cè)表面上形成側(cè)壁絕緣膜33a。這時(shí)候，在氮化硅膜33的刻蝕中會(huì)輕微地刻蝕原來(lái)在凸?fàn)罟鑼?4a、24b上表面上形成的氮化硅膜32a，但是大部分氮化硅膜32a仍保留。
而且，如圖10H所示，當(dāng)用側(cè)壁絕緣膜33a和在凸?fàn)罟?4a、24b上表面上方的氮化硅膜32a作掩模時(shí)，有選擇地使凸?fàn)罟鑼?4a、24b之間的硅基體21熱氧化。因此，形成具有大約50納米的厚度并在帶狀的第一和第二n型區(qū)域23a、23b的中間面積上沿列方向延伸的帶狀氧化硅膜(厚絕緣膜)34。
此外，如圖10I所示，去除側(cè)壁絕緣膜33a和在凸?fàn)罟鑼?4a、24b上表面上方的氮化硅膜32a。隨后，如圖10J所示，去除在凸?fàn)罟鑼?4a、24b的上表面和側(cè)表面上以及在硅基體21上的氧化硅膜38a、28。這時(shí)候，由于形成比氧化硅膜38a、28的膜厚度厚的氧化硅膜34的膜厚度，因此厚的氧化硅膜34沒(méi)有被除去而其大部分仍保留。
然后，如圖10K所示，用熱氧化在露出的凸?fàn)罟鑼?4a、24b的上表面和側(cè)表面上以及在硅基體21表面上形成起柵絕緣膜作用的新氧化硅膜(第一絕緣膜)22。而且，如圖10L所示，用CVD法在整個(gè)表面上形成大約130納米厚度的多晶硅膜(第一導(dǎo)電膜)27。
而且，如圖10M所示，通過(guò)借助于各向異性刻蝕刻蝕多晶硅膜27，在凸?fàn)罟鑼?4a、24b的側(cè)表面上經(jīng)由氧化硅膜22形成由在列方向上連續(xù)延伸的多晶硅膜組成的導(dǎo)電側(cè)壁(第一和第二導(dǎo)電側(cè)壁)27a、27b。
使構(gòu)成在選擇氧化法中使用的側(cè)壁絕緣膜33a的氮化硅膜33的膜厚度大體上等于構(gòu)成導(dǎo)電側(cè)壁27a、27b的多晶硅膜27的膜厚度。所以，在第一n型區(qū)域23a上能夠形成從在第一n型區(qū)域23a側(cè)的凸?fàn)罟鑼?4a的側(cè)表面延伸到厚絕緣膜34尾部的第一導(dǎo)電側(cè)壁27a，而在第二n型區(qū)域23b上能夠形成從在第二n型區(qū)域23b側(cè)的凸?fàn)罟鑼?4a的側(cè)表面延伸到厚絕緣膜34的尾部的第二導(dǎo)電側(cè)壁27b。同樣，在凸?fàn)罟鑼?4b的側(cè)表面上形成延伸到厚絕緣膜34的尾部的第一導(dǎo)電側(cè)壁27a和延伸到厚絕緣膜34的尾部的第二導(dǎo)電側(cè)壁27b。
然后，如圖10N所示，用熱氧化在由多晶硅膜組成的導(dǎo)電側(cè)壁27a、27b的表面上形成大約8納米厚度的氧化硅膜(第二絕緣膜)29。在導(dǎo)電側(cè)壁27a、27b的表面上必須形成比厚氧化硅膜34薄的氧化硅膜29。
而且，如圖10O所示，用退火工藝方法使源/漏區(qū)23a、23b中的導(dǎo)電性雜質(zhì)激活并擴(kuò)散到周邊部分。然后，例如用CVD法在整個(gè)表面上形成大約250納米的多晶硅膜(第二導(dǎo)電膜)30。
此外，如圖10P所示，用光刻工藝方法在行方向上形成相互以一定間距并行的許多帶狀抗蝕劑掩模(耐刻蝕掩模)35。然后，根據(jù)抗蝕劑掩模35刻蝕多晶硅膜30。因而，形成與帶狀凸?fàn)罟鑼?4a、24b交叉的許多帶狀控制柵30a。作為刻蝕條件，例如使用含有Cl2+O2的混合氣體以及選擇氣體類型和氣體流動(dòng)速度以使多晶硅對(duì)氧化硅膜選擇的刻蝕比率超過(guò)30。
此外，用離子注入方法按照上述的抗蝕劑掩模把P型雜質(zhì)摻入凸?fàn)罟鑼?4a、24b。所以，形成存在于控制柵30a、30b之間作為高濃度雜質(zhì)層的凸?fàn)罟鑼?4a、24b。如圖2所示，在控制柵30a下面的凸?fàn)罟鑼?4a、24b用作具有低濃度P型雜質(zhì)的工作層24t，同時(shí)沒(méi)有用抗蝕劑掩模35覆蓋的凸?fàn)罟鑼?4a、24b用作具有比工作層24t高的P型雜質(zhì)濃度的元件絕緣層24s。在相應(yīng)的工作層24t內(nèi)形成半導(dǎo)體存儲(chǔ)元件Tr的溝道區(qū)。
隨后，如圖10P中的下面的圖所示，通過(guò)根據(jù)抗蝕劑掩模35的刻蝕去除在導(dǎo)電側(cè)壁27a、27b上沒(méi)有用抗蝕劑掩模覆蓋的氧化膜29。作為刻蝕條件，例如，使用含有C4F8+CH2F2+Ar的混合氣體以及選擇氣體類型和氣體流動(dòng)速度以使氧化硅膜對(duì)硅的選擇刻蝕比率超過(guò)30。在這樣的情況下，厚度比氧化硅膜29的厚度厚的絕緣膜34仍保留在位于相鄰的凸?fàn)罟鑼?4a、24b之間和相對(duì)的導(dǎo)電側(cè)壁27a、27b之間的硅基體21上的厚絕緣膜區(qū)域內(nèi)。由于這個(gè)原因，當(dāng)去除在相鄰的控制柵30a、30b之間的導(dǎo)電側(cè)壁27a、27b表面上的氧化硅膜29時(shí)防止位于相鄰的凸?fàn)罟鑼?4a、24b之間和相對(duì)的側(cè)壁27a、27b之間的硅基體21的暴露是可以實(shí)現(xiàn)的。
此外，如圖10P中的下面的圖所示，通過(guò)根據(jù)同一抗蝕劑掩模35的刻蝕去除沒(méi)有用控制柵30a覆蓋而被暴露的導(dǎo)電側(cè)壁27a、27b。作為刻蝕條件，例如，使用含有Cl2+O2的混合氣體以及選擇氣體類型和氣體流動(dòng)速度以使多晶硅對(duì)氧化硅膜的選擇刻蝕比率大于30。結(jié)果，如圖2所示，在控制柵30a、30b下面形成半導(dǎo)體存儲(chǔ)元件中的第一和第二浮置柵27a、27b，并且在半導(dǎo)體存儲(chǔ)元件Tr當(dāng)中浮置柵27a、27b被分開(kāi)。
這時(shí)候，還刻蝕在相鄰的控制柵30a、30b之間露出的凸?fàn)罟鑼?4a、24b。然而，由于是用單晶硅構(gòu)成的凸?fàn)罟鑼?4a、24b的刻蝕速度慢而不是用多晶硅構(gòu)成的浮置柵27a、27b的刻蝕速度慢，因此即使在所有的浮置柵27a、27b被去除時(shí)凸?fàn)罟鑼?4a、24b的刻蝕量也是非常小的，因而大部分凸?fàn)罟鑼?4a、24b仍保留。另外，由于用氧化硅膜34覆蓋在相鄰的控制柵之間的面積內(nèi)的硅基體21，所以像這樣的硅基體21是不被刻蝕的。
此后，在整個(gè)表面上形成氧化硅膜36，從而經(jīng)由正規(guī)的步驟完成半導(dǎo)體存儲(chǔ)器。圖3B是半導(dǎo)體存儲(chǔ)器的截面圖。
就上述內(nèi)容來(lái)說(shuō)，雖然通過(guò)使本發(fā)明限定在沿圖3A中的II-II線和III-III線截取的截面圖范圍內(nèi)說(shuō)明半導(dǎo)體存儲(chǔ)器制造方法，但是需要說(shuō)明的是本發(fā)明可以應(yīng)用于能夠構(gòu)成半導(dǎo)體存儲(chǔ)器的全部范圍。
如以上所述。在根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器制造方法中，當(dāng)在相鄰的控制柵30a、30b之間的導(dǎo)電側(cè)壁27a、27b被分開(kāi)時(shí)，厚氧化硅膜34能夠使在導(dǎo)電側(cè)壁27a、27b之間的硅基體21避免被刻蝕。從而，減小表面的不平整度。因此，排除在不平整表面上形成膜等等時(shí)發(fā)生所謂的膜斷接等等的可能性是可以實(shí)現(xiàn)的，排除刻蝕硅基體21等等造成缺陷的可能性也是可以實(shí)現(xiàn)的。
在以上的第二實(shí)施例中，在圖10N中的步驟內(nèi)，用熱氧化形成的氧化硅膜29被用作覆蓋導(dǎo)電側(cè)壁27a、27b的絕緣膜?？梢允褂猛ㄟ^(guò)按氧化硅膜、氮化硅膜和氧化硅膜次序疊合獲得的三疊層絕緣膜作所謂的ONO膜。在這樣的情況下，可以使三疊層絕緣膜的總膜厚度適當(dāng)?shù)匦∮诤窠^緣膜34的膜厚度，并且可以使三疊層絕緣膜的總膜厚度大體上等于單層氧化硅膜29的膜厚度。在導(dǎo)電側(cè)壁27a、27b上通過(guò)用熱氧化法在部分面積上形成三疊層絕緣膜中的最下面的氧化硅膜而然后用CVD法在所有的表面上形成上面的二層絕緣膜以致能夠形成用作ONO膜的三疊層絕緣膜。因?yàn)樵谒斜砻嫔闲纬勺鱋NO膜的三疊層絕緣膜中的至少二層，所以增大介于凸?fàn)罟鑼?4a、24b和控制柵30a之間的絕緣膜的厚度，但是沒(méi)有發(fā)生問(wèn)題。
并且，在圖10P中的步驟內(nèi)，當(dāng)去除在相鄰控制柵30a、30b之間的導(dǎo)電側(cè)壁27a、27b時(shí)，差不多就剩下凸?fàn)罟鑼?4a、24b。然而，為了除了分開(kāi)浮置柵27a、27b以外還分開(kāi)凸?fàn)罟鑼?4a、24b可以通過(guò)過(guò)量刻蝕去除在相鄰控制柵30a、30b之間的凸?fàn)罟鑼?4a、24b。
在這樣的情況下，把相互分開(kāi)的許多像島一樣的凸?fàn)罟鑼?4t有規(guī)律地排列成行和列。在去除凸?fàn)罟鑼?4a、24b以后留下在凸?fàn)罟鑼?4a、24b的側(cè)表面上形成的氧化硅膜22，但是像這樣的氧化硅膜22通過(guò)輕微刻蝕可以被去除。在圖11A的平面圖和圖11B的沿圖11A中的IV-IV線截取的截面圖中表示以這種方法制造的半導(dǎo)體存儲(chǔ)器。在圖11A和圖11B中，由于與圖3A和圖3B中的標(biāo)記相同的標(biāo)記表示與在圖3A和圖3B中的組成元件相同的組成元件，所以將省略它們說(shuō)明。
如以上所述，參照一些實(shí)施例詳細(xì)地說(shuō)明本發(fā)明，但是本發(fā)明的范圍不局限于在以上的實(shí)施例中詳細(xì)說(shuō)明的一些例子。在本發(fā)明的范圍內(nèi)可以包括沒(méi)有脫離本發(fā)明的要點(diǎn)的上述實(shí)施例的變換。
例如，在上述的一些實(shí)施例中，多晶硅可以用作浮置柵27a、27b和控制柵30a、30b…的材料。而且可以使用其他的導(dǎo)電材料。
并且，在上述的一些實(shí)施例中，如圖3A所示，在相應(yīng)的源/漏區(qū)23a、23b上分別排列浮置柵27a、27b的所有底表面。但是如表示在源/漏區(qū)23b上只有浮置柵27b的圖12所示，可以包括在源/漏區(qū)27a、27b上分別排列浮置柵27a、27b的部分底表面的情況。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器，包括半導(dǎo)體存儲(chǔ)元件，該元件包括一種導(dǎo)電類型半導(dǎo)體襯底，其上形成有具有一對(duì)相對(duì)的側(cè)表面的凸?fàn)畈糠?；在凸?fàn)畈糠謨蓚?cè)的半導(dǎo)體襯底表面上形成的一對(duì)相反導(dǎo)電類型源/漏區(qū)；用于覆蓋凸?fàn)畈糠稚媳砻娴牡谝唤^緣膜；用于覆蓋凸?fàn)畈糠值膫?cè)表面和源/漏區(qū)的第二絕緣膜；設(shè)置在凸?fàn)畈糠值膫?cè)表面上經(jīng)由第二絕緣膜分別與側(cè)表面和源/漏區(qū)相對(duì)的一對(duì)浮置柵；在浮置柵上形成的第三絕緣膜；以及分別經(jīng)由第一絕緣膜與凸?fàn)畈糠值纳媳砻嫦鄬?duì)和經(jīng)由第三絕緣膜與浮置柵相對(duì)的控制柵。
2.根據(jù)權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其中排列在所述一對(duì)源/漏區(qū)之間并且從凸?fàn)畈糠值囊粋€(gè)側(cè)表面經(jīng)由上表面延伸到另一個(gè)側(cè)表面的凸?fàn)畈糠直砻鎱^(qū)域起溝道區(qū)作用，而所述一對(duì)浮置柵起用于累積電荷的電荷累積區(qū)作用，以及通過(guò)所述一對(duì)浮置柵每一個(gè)元件形成二位，并且通過(guò)在各浮置柵上有電荷累積或沒(méi)有電荷累積的組合形成4值狀態(tài)。
3.根據(jù)權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其中所述凸?fàn)畈糠质怯砂雽?dǎo)體襯底上的半導(dǎo)體層形成的。
4.根據(jù)權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其中半導(dǎo)體存儲(chǔ)元件為多、個(gè)排列成列和行。
5.一種半導(dǎo)體存儲(chǔ)器，包括一種導(dǎo)電類型半導(dǎo)體襯底，其上許多條形凸?fàn)畈糠衷诹蟹较蛏弦砸欢ǖ拈g距設(shè)置，每個(gè)凸?fàn)畈糠志哂幸粚?duì)相對(duì)的側(cè)表面；在條形凸?fàn)畈糠值膬蓚?cè)的半導(dǎo)體襯底表面上形成的一對(duì)相反導(dǎo)電類型源/漏區(qū)；用于覆蓋條形凸?fàn)畈糠稚媳砻娴牡谝唤^緣膜；用于覆蓋各個(gè)條形凸?fàn)畈糠值膫?cè)表面和源/漏區(qū)的第二絕緣膜；經(jīng)由第二絕緣膜與條形凸?fàn)畈糠值膫?cè)表面和源/漏區(qū)相對(duì)并且沿條形凸?fàn)畈糠值膫?cè)表面以一定間距排列的多對(duì)的浮置柵；在浮置柵上形成的第三絕緣膜；以及經(jīng)由第一絕緣膜與條形凸?fàn)畈糠稚媳砻嫦鄬?duì)和經(jīng)由第三絕緣膜與多對(duì)的浮置柵相對(duì)并且在行方向上以一定的間距設(shè)置的許多控制柵；其中半導(dǎo)體存儲(chǔ)元件是在控制柵和條形凸?fàn)畈糠值慕徊鎱^(qū)域上形成的。
6.根據(jù)權(quán)利要求5的半導(dǎo)體存儲(chǔ)器，其中條形凸?fàn)畈糠质怯砂雽?dǎo)體襯底上的半導(dǎo)體層形成的。
7.根據(jù)權(quán)利要求5的半導(dǎo)體存儲(chǔ)器，其中在相鄰帶凸?fàn)畈糠謨?nèi)的存儲(chǔ)元件共用位于相鄰條形凸?fàn)畈糠种g的源/漏區(qū)。
8.根據(jù)權(quán)利要求5的半導(dǎo)體存儲(chǔ)器，其中位于一列的條形凸?fàn)畈糠謨?nèi)的半導(dǎo)體存儲(chǔ)元件之間的部分起元件絕緣層作用，其導(dǎo)電類型雜質(zhì)濃度比形成半導(dǎo)體存儲(chǔ)元件的部分高。
9.根據(jù)權(quán)利要求5的半導(dǎo)體存儲(chǔ)器，其中控制柵和源/漏區(qū)在位于相鄰條形凸?fàn)畈糠珠g的凹形區(qū)域內(nèi)的浮置柵之間的區(qū)域經(jīng)由絕緣膜相互相對(duì)，并且在相對(duì)的區(qū)域中的絕緣膜具有比在浮置柵下面的絕緣膜厚的厚度。
10.一種半導(dǎo)體存儲(chǔ)器制造方法，包括步驟通過(guò)根據(jù)在半導(dǎo)體襯底上的掩模有選擇地刻蝕半導(dǎo)體襯底形成具有一對(duì)相對(duì)的側(cè)表面的凸?fàn)畈糠?；基于掩模把相反?dǎo)電類型雜質(zhì)摻入在凸?fàn)畈糠謨蓚?cè)的半導(dǎo)體襯底表面區(qū)域，使得在凸?fàn)畈糠值膬蓚?cè)分別形成相反導(dǎo)電類型源/漏區(qū)，凸?fàn)畈糠治挥谄溟g；在凸?fàn)畈糠值纳媳砻婧蛢蓚?cè)表面以及源/漏區(qū)的表面上形成絕緣膜；在所有表面上形成第一導(dǎo)電膜；通過(guò)各向異性刻蝕第一導(dǎo)電膜形成經(jīng)由絕緣膜與凸?fàn)畈糠值膫?cè)表面和源/漏區(qū)相對(duì)的一對(duì)浮置柵；在浮置柵的表面上形成絕緣膜；在所有表面上形成第二導(dǎo)電膜；以及通過(guò)使第二導(dǎo)電膜構(gòu)成圖形形成控制柵，它經(jīng)由在凸?fàn)畈糠值纳媳砻嫔系慕^緣膜與凸?fàn)畈糠值纳媳砻嫦鄬?duì)并且經(jīng)由在浮置柵表面上的絕緣膜與浮置柵相對(duì)。
11.一種半導(dǎo)體存儲(chǔ)器制造方法，用于制造在半導(dǎo)體襯底上有許多半導(dǎo)體存儲(chǔ)元件排列成行和列的半導(dǎo)體存儲(chǔ)器，該方法包括步驟(i)在一種導(dǎo)電類型半導(dǎo)體襯底上在列方向上以一定的間距形成各含有抗氧化膜的許多帶狀圖形薄層；(ii)通過(guò)刻蝕從帶狀圖形薄層的兩側(cè)露出的半導(dǎo)體襯底，形成各具有一對(duì)相對(duì)的側(cè)表面的許多條形凸?fàn)畈糠郑?iii)用離子注入在條形凸?fàn)畈糠謨蓚?cè)的半導(dǎo)體襯底表面層上形成相反導(dǎo)電類型源/漏區(qū)；(iv)露出帶狀圖形薄層的抗氧化膜；(v)在所有表面上形成新的抗氧化膜；(vi)通過(guò)各向異性刻蝕新的抗氧化膜分別在條形凸?fàn)畈糠值膬蓚€(gè)側(cè)表面上形成由新的抗氧化膜組成的側(cè)壁絕緣膜；(vii)在側(cè)壁絕緣膜之間的源/漏區(qū)上通過(guò)用帶狀圖形薄層的側(cè)壁絕緣膜和抗氧化膜作掩模有選擇地氧化源/漏區(qū)的表面形成厚絕緣膜；(viii)在保留厚絕緣膜的同時(shí)暴露條形凸?fàn)畈糠趾桶雽?dǎo)體襯底的表面，然后在暴露的表面上形成絕緣膜；(ix)在所有的表面上形成第一導(dǎo)電膜；(x)通過(guò)各向異性刻蝕第一導(dǎo)電膜在條形凸?fàn)畈糠值膫?cè)表面上經(jīng)由與厚絕緣膜末端部分重疊搭接的絕緣膜分別形成第一和第二導(dǎo)電側(cè)壁；(xi)在第一和第二導(dǎo)電側(cè)壁的表面上形成膜厚度比厚絕緣膜的膜厚度薄的絕緣膜；(xii)在所有的表面上形成第二導(dǎo)電膜；(xiii)通過(guò)使第二導(dǎo)電膜構(gòu)成圖形在行方向以一定的間距形成許多帶狀控制柵；以及(xiv)順序地去除在相鄰控制柵之間的區(qū)域內(nèi)的絕緣膜和第一及第二導(dǎo)電側(cè)壁而實(shí)現(xiàn)元件絕緣，并且在控制柵下面的條形凸?fàn)畈糠謧?cè)表面上分別形成第一和第二浮置柵。
12.根據(jù)權(quán)利要求11的半導(dǎo)體存儲(chǔ)器制造方法，其中每個(gè)帶狀圖形薄層由下絕緣膜、抗氧化膜和上絕緣膜組成。
13.根據(jù)權(quán)利要求11的半導(dǎo)體存儲(chǔ)器制造方法，進(jìn)一步包括在步驟(iii)前，在條形凸?fàn)畈糠值膫?cè)表面和在條形凸?fàn)畈糠謨蓚?cè)的半導(dǎo)體襯底的表面上形成絕緣膜。
14.根據(jù)權(quán)利要求11的半導(dǎo)體存儲(chǔ)器制造方法，其中步驟(xi)中的第一和第二導(dǎo)電側(cè)壁表面上形成的絕緣膜，由通過(guò)層疊氧化物膜、氮化物膜和氧化物膜獲得的三層的絕緣膜和單層氧化物膜中的任一膜組成。
15.根據(jù)權(quán)利要求11的半導(dǎo)體存儲(chǔ)器制造方法，進(jìn)一步包括通過(guò)把一種導(dǎo)電類型雜質(zhì)摻入在步驟(xiv)后的相鄰控制柵之間的區(qū)域內(nèi)的條形凸?fàn)畈糠郑纬稍^緣層，其導(dǎo)電類型雜質(zhì)濃度比在控制柵下面的條形凸?fàn)畈糠指摺?br> 16.一種半導(dǎo)體存儲(chǔ)器驅(qū)動(dòng)方法，驅(qū)動(dòng)包括半導(dǎo)體存儲(chǔ)元件的半導(dǎo)體存儲(chǔ)器，該半導(dǎo)體存儲(chǔ)元件包括一種導(dǎo)電類型半導(dǎo)體襯底，其上設(shè)置具有一對(duì)相對(duì)的側(cè)表面的凸?fàn)畈糠郑辉谕範(fàn)畈糠謨蓚?cè)的半導(dǎo)體襯底表面上形成的一對(duì)相反導(dǎo)電類型源/漏區(qū)；用于覆蓋凸?fàn)畈糠稚媳砻娴牡谝唤^緣膜；用于覆蓋凸?fàn)畈糠值膫?cè)表面和源/漏區(qū)的第二絕緣膜；在凸?fàn)畈糠謧?cè)表面上分別設(shè)置的經(jīng)由第二絕緣膜分別與側(cè)表面和源/漏區(qū)相對(duì)的一對(duì)浮置柵；在浮置柵上形成的第三絕緣膜；以及設(shè)置的分別經(jīng)由第一絕緣膜與凸?fàn)畈糠值纳媳砻嫦鄬?duì)和經(jīng)由第三絕緣膜與浮置柵相對(duì)的控制柵，并且在半導(dǎo)體存儲(chǔ)元件中凸?fàn)畈糠值呐帕性谠?漏區(qū)之間而且從凸?fàn)畈糠值囊粋€(gè)側(cè)表面經(jīng)由上表面延伸到另一個(gè)側(cè)表面的表面區(qū)域起溝道區(qū)作用，該方法包括步驟通過(guò)對(duì)作為漏極的源/漏區(qū)和控制柵施加電壓在溝道內(nèi)產(chǎn)生高能量電荷；以及使電荷經(jīng)由第二絕緣膜注入到在漏極側(cè)的浮置柵而在浮置柵內(nèi)累積電荷以控制半導(dǎo)體存儲(chǔ)元件的閾電壓。
17.根據(jù)權(quán)利要求16的半導(dǎo)體存儲(chǔ)器驅(qū)動(dòng)方法，進(jìn)一步包括在漏極側(cè)的浮置柵內(nèi)累積電荷以控制半導(dǎo)體存儲(chǔ)元件的閾電壓后，檢測(cè)在一個(gè)作源極的源/漏區(qū)和另一個(gè)作漏極的源/漏區(qū)之間流動(dòng)的漏電流，和然后檢測(cè)在一個(gè)作漏極的源/漏區(qū)和另一個(gè)作源極的源/漏區(qū)之間流動(dòng)的漏電流的步驟。
18.根據(jù)權(quán)利要求17的半導(dǎo)體存儲(chǔ)器驅(qū)動(dòng)方法，進(jìn)一步包括在檢測(cè)漏電流后，通過(guò)把擦除電壓相關(guān)于控制柵施加在累積電荷浮置柵側(cè)的源/漏區(qū)，使浮置柵中累積的電荷排出流到累積電荷浮置柵側(cè)的源/漏區(qū)的步驟。
19.一種半導(dǎo)體存儲(chǔ)器驅(qū)動(dòng)方法，用于驅(qū)動(dòng)包括半導(dǎo)體存儲(chǔ)元件的半導(dǎo)體存儲(chǔ)器，該半導(dǎo)體存儲(chǔ)元件包括一種導(dǎo)電類型半導(dǎo)體襯底，其上設(shè)置具有一對(duì)相對(duì)的側(cè)表面的凸?fàn)畈糠郑辉谕範(fàn)畈糠謨蓚?cè)的半導(dǎo)體襯底表面上形成的一對(duì)相反導(dǎo)電類型源/漏區(qū)；用于覆蓋凸?fàn)畈糠稚媳砻娴牡谝唤^緣膜；用于覆蓋凸?fàn)畈糠值膫?cè)表面和源/漏區(qū)的第二絕緣膜；在凸?fàn)畈糠謧?cè)表面上分別設(shè)置的、經(jīng)由第二絕緣膜分別與側(cè)表面和源/漏區(qū)相對(duì)的一對(duì)浮置柵；在浮置柵上形成的第三絕緣膜；以及設(shè)置的分別經(jīng)由第一絕緣膜與浮置柵相對(duì)的控制柵；并且在半導(dǎo)體存儲(chǔ)元件中凸?fàn)畈糠值呐帕性谠?漏區(qū)之間而且從凸?fàn)畈糠值囊粋€(gè)側(cè)表面經(jīng)由上表面延伸到另一個(gè)側(cè)表面的表面區(qū)域起溝道區(qū)作用，該方法包括步驟為對(duì)由第一二進(jìn)制數(shù)值和第二二進(jìn)制數(shù)值中的任一個(gè)二進(jìn)制數(shù)值組成的第一位編程，其中第一二進(jìn)制數(shù)值是通過(guò)把編程電壓施加于控制柵和一個(gè)源/漏區(qū)而在一個(gè)浮置柵中注入和累積電荷的狀態(tài)，第二二進(jìn)制數(shù)值是在該一個(gè)浮置柵中沒(méi)有累積電荷的狀態(tài)；對(duì)由第三二進(jìn)制數(shù)值和第四二進(jìn)制數(shù)值中的任一個(gè)二制數(shù)值組成的第二位編程，其中第三二進(jìn)制數(shù)值是通過(guò)把編程電壓施加于控制柵和另一個(gè)源/漏區(qū)而在另一個(gè)浮置柵中注入和累積電荷的狀態(tài)，第四二進(jìn)制數(shù)值是在另一個(gè)浮置柵中沒(méi)有累積電荷的狀態(tài)；通過(guò)把讀出電壓施加于與作源極的一個(gè)源/漏區(qū)相對(duì)的、作為漏極的另一個(gè)源/漏區(qū)，讀出由相對(duì)于第一漏電流數(shù)值的第一二進(jìn)制數(shù)值和相對(duì)于比第一漏電流數(shù)值大的第二漏電流數(shù)值的第二二進(jìn)制數(shù)值中的任一個(gè)二進(jìn)制數(shù)值組成的第一位，以檢測(cè)流過(guò)源和漏的漏電流；通過(guò)把讀出電壓施加于與作為源極的另一個(gè)源/漏區(qū)相對(duì)的、作為漏極的一個(gè)源/漏區(qū)，讀出由相對(duì)于第三漏電流數(shù)值的第三二進(jìn)制數(shù)值和相對(duì)于比第三漏電流數(shù)值大的第四漏電流數(shù)值的第四二進(jìn)制數(shù)值中的任一個(gè)二進(jìn)制數(shù)值組成的第二位，以檢測(cè)流過(guò)源和漏的漏電流；以及通過(guò)經(jīng)由控制柵把擦除電壓施加到至少任一個(gè)源/漏區(qū)和半導(dǎo)體襯底以排出任一個(gè)浮置柵中累積的電荷而擦除數(shù)據(jù)。
全文摘要
一種雙位非易失可編程讀/寫(xiě)存儲(chǔ)器,包括半導(dǎo)體存儲(chǔ)元件,該元件包括一導(dǎo)電類型半導(dǎo)體襯底21,其上形成有側(cè)表面相對(duì)的凸?fàn)畈糠?4a、在凸部?jī)蓚?cè)的襯底表面上形成的一對(duì)相反導(dǎo)電類型源/漏區(qū)23a、23b、覆蓋凸部上表面的第一絕緣膜22a、覆蓋凸部側(cè)表面和源/漏區(qū)23a、23b的第二絕緣膜22、在凸部側(cè)表面上分別設(shè)置的經(jīng)由第二絕緣膜與側(cè)表面和源/漏區(qū)相對(duì)的一對(duì)浮置柵27a、27b、在浮置柵上形成的第三絕緣膜29以及分別經(jīng)由第一絕緣膜與凸部上表面相對(duì)和經(jīng)由第三絕緣膜與浮置柵相對(duì)的控制柵30a。
文檔編號(hào)H01L27/115GK1363956SQ0113786
公開(kāi)日2002年8月14日 申請(qǐng)日期2001年11月9日 優(yōu)先權(quán)日2000年11月9日
發(fā)明者三井田高 申請(qǐng)人:伊諾太科株式會(huì)社