專利名稱：具有金屬硅化物隔離的存儲陣列的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)存儲陣列，特別是有關(guān)具有金屬硅化物隔離的存儲陣列。
背景技術(shù)：
在許多的應(yīng)用中，電子組件通常會包括一邏輯電路組件及一存儲組件，其通常是在不同的半導(dǎo)體底材中分開來制造的。當(dāng)半導(dǎo)體制造技術(shù)進(jìn)一步發(fā)展時，在單一的半導(dǎo)體底材中制造邏輯電路組件及存儲組件以求更高速的操作速度已成為發(fā)展的新趨勢。
然而，集成邏輯電路組件及存儲組件的制造程序是一件很困難的事；因?yàn)橹饕鳛檫壿嫴僮鞯倪壿嬰娐方M件需要快速的數(shù)據(jù)傳送速度，因此需要在可交換的源極/汲極區(qū)域上形成自我對準(zhǔn)金屬硅化物，例如硅化鈦，以降低片電阻(sheetresistance)。而主要作為儲存數(shù)據(jù)用的存儲組件需要避免漏電流的產(chǎn)生，因?yàn)槁╇娏鞯漠a(chǎn)生可能造成儲存數(shù)據(jù)的改變，因此其源極/汲極區(qū)域是不可以有金屬硅化物的形成。因此，當(dāng)應(yīng)用傳統(tǒng)的互補(bǔ)金氧半導(dǎo)體自我對準(zhǔn)金屬硅化物制程時，集成存儲組件與邏輯電路組件至單一半導(dǎo)體底材的布局必須加以修正。
根據(jù)上述，當(dāng)應(yīng)用傳統(tǒng)的互補(bǔ)金氧半導(dǎo)體自我對準(zhǔn)金屬硅化物制程時，防止存儲組件中埋入擴(kuò)散區(qū)域(buried diffusion regions)的短路效應(yīng)，并降低存儲胞的負(fù)載以改善存儲效能是很重要的事情。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種以互補(bǔ)金氧半導(dǎo)體金屬硅化物制程制造的存儲陣列，利用淺溝槽隔離組件與局部氧化法所形成的隔離組件來隔離金屬硅化物。
本發(fā)明的另一目的在于提供一種以互補(bǔ)金氧半導(dǎo)體金屬硅化物制程制造的虛擬接地快閃存儲陣列，一導(dǎo)體接觸件每隔若干位置被放置在擴(kuò)散區(qū)域的上方，而非位于埋入擴(kuò)散氧化物的上方。
為實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明一方面的以互補(bǔ)金氧半導(dǎo)體金屬硅化物制程制造的存儲陣列，其特點(diǎn)是，至少包括一半導(dǎo)體底材；數(shù)個第一隔離組件排列于所述半導(dǎo)體底材中；數(shù)個第二隔離組件排列于所述半導(dǎo)體底材上，所述第二隔離組件的排列平行于所述第一隔離組件的排列；數(shù)個多晶硅線位于所述第二隔離組件之上，所述多晶硅線具有空白存儲功能；一導(dǎo)電結(jié)構(gòu)位于所述半導(dǎo)體底材的一表面下，所述導(dǎo)電結(jié)構(gòu)介于所述第一隔離組件之間；及一導(dǎo)電接觸件位于所述導(dǎo)電結(jié)構(gòu)之上。
為實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明另一方面的具有自行對準(zhǔn)金屬硅化物的虛擬接地快閃存儲陣列，其特點(diǎn)是，至少包括一硅底材；數(shù)個第一隔離組件排列于所述硅底材中；數(shù)個第二隔離組件排列于所述硅底材上，所述第二隔離組件的排列平行于所述第一隔離組件的排列；數(shù)個多晶硅線位于所述第二隔離組件之上，并平行于所述第一隔離組件的排列，所述多晶硅線具有空白存儲功能；一導(dǎo)電結(jié)構(gòu)位于所述硅底材的一表面下，所述導(dǎo)電結(jié)構(gòu)介于所述第一隔離組件之間；及一導(dǎo)電接觸件于所述導(dǎo)電結(jié)構(gòu)之上。
為更清楚理解本發(fā)明的目的、特點(diǎn)和優(yōu)點(diǎn)，下面將結(jié)合附圖對本發(fā)明的較佳實(shí)施例進(jìn)行詳細(xì)說明。


圖1A是根據(jù)本發(fā)明一較佳實(shí)施例的在存儲陣列中一包含隔離組件與接觸件結(jié)構(gòu)的虛擬接地快閃陣列的布局示意圖；圖1B是根據(jù)圖1A的以X-X’為截面線的剖面示意圖；及圖1C是根據(jù)圖1A的以Y-Y’為截面線的剖面示意圖。
本發(fā)明的存儲陣列的不同部分并沒有依照尺寸繪圖。某些尺寸與其它相關(guān)尺寸相比已經(jīng)被夸張，以提供更清楚的描述和本發(fā)明的理解。另外，雖然在這里畫的實(shí)施例是以具有寬度與深度在不同階段的二維中顯示，應(yīng)很清楚地了解到所顯示的區(qū)域只是存儲陣列的一部份，其中可能包含許多在三維空間中排列的組件。相對地，在制造實(shí)際的組件時，圖標(biāo)的區(qū)域具有三維的長度，寬度與高度。
本發(fā)明實(shí)施例將參照圖1A至圖1C加以說明。圖1A為根據(jù)本發(fā)明的一虛擬接地快閃陣列布置(virtual ground flash array layout)。在埋入擴(kuò)散區(qū)域(burieddiffusion region)13中每隔若干區(qū)域安放導(dǎo)體接觸件15(conductive contacts)；若干隔離組件11將這些導(dǎo)體接觸件15彼此隔離；隔離組件11會延伸至空白多晶硅線(dummy polysilicon lines)12的下方。另外，由多晶硅所形成的字符線(wordlines)13則是平行空白多晶硅線12。
圖1B顯示在圖1A中以X-X’作為截面線的剖面示意圖。在圖1B中，提供一半導(dǎo)體底材20，例如一硅底材，半導(dǎo)體底材20中可以包含一或多個井結(jié)構(gòu)于其中。在半導(dǎo)體底材20中有若干隔離組件22，例如淺溝槽隔離結(jié)構(gòu)(shallow trenchisolation)(STI)，用于導(dǎo)體結(jié)構(gòu)24。本發(fā)明的關(guān)鍵之一是利用隔離組件22防止導(dǎo)體結(jié)構(gòu)24彼此間短路。在本實(shí)施例中，利用傳統(tǒng)的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)的自行對準(zhǔn)金屬硅化物的制程形成導(dǎo)體結(jié)構(gòu)24，例如硅化鈦(titanium silicide)。此外，借助導(dǎo)體接觸件25將金屬結(jié)構(gòu)26與導(dǎo)體結(jié)構(gòu)24連接起來。
參照圖1C，它為圖1A的以Y-Y’為截面線的剖面示意圖。在半導(dǎo)體底材20中以傳統(tǒng)方式，例如局部熱氧化方式形成隔離組件32。半導(dǎo)體底材20中可以包含一個或多個井結(jié)構(gòu)于其中(未圖示)。作為埋入擴(kuò)散氧化物(buried diffusion oxide)的隔離組件32與圖1B中的隔離組件(STI)22是互相平行的。特別要強(qiáng)調(diào)的是，在圖1B中的導(dǎo)體結(jié)構(gòu)24是安插于空白多晶硅線36之間。這樣，導(dǎo)體結(jié)構(gòu)24被圖1B中的隔離組件22與圖1C中的空白多晶硅線36所圍繞；利用隔離組件22與空白多晶硅線36的隔離作用可以防止導(dǎo)體結(jié)構(gòu)24因N+埋入擴(kuò)散區(qū)域34而導(dǎo)致短路效應(yīng)。
此外，在導(dǎo)體結(jié)構(gòu)24下有N+擴(kuò)散區(qū)域35。特別要說明的是，導(dǎo)體接觸件25是位于N+擴(kuò)散區(qū)域35的上方，而非在N+埋入擴(kuò)散區(qū)域34的上方。導(dǎo)體接觸件25通過導(dǎo)體結(jié)構(gòu)24連接到N+擴(kuò)散區(qū)域35可以減少若干損害，這些損害是源于傳統(tǒng)蝕刻埋入擴(kuò)散氧化物(隔離組件32)以形成開口時所造成的。此外，空白多晶硅線36與字符線37在隔離組件32之上。與字符線37一起形成的空白多晶硅線36，由于隔離組件22延伸至其下方，因此不具備存儲的功能(空白存儲)，對于埋入擴(kuò)散區(qū)域的隔離而言，空白多晶硅線36不具備存儲功能是值得的，因?yàn)楦綦x組件22的延伸可能對于字符線的存儲功能造成影響。
本發(fā)明的目的在于提供一種可用一般互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)自行對準(zhǔn)金屬硅化物制程形成的存儲陣列組件。利用隔離組件加上空白線可以防止埋入擴(kuò)散區(qū)域因一般的金屬硅化物形成而造成短路的情形。
以上所述僅為本發(fā)明的較佳實(shí)施例而已，并非用以限定本發(fā)明的申請專利保護(hù)范圍；凡其它在未脫離本發(fā)明所揭示的精神的前提下所完成的種種等效改變或修飾，均應(yīng)包含在下述的申請專利的保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種以互補(bǔ)金氧半導(dǎo)體金屬硅化物制程制造的存儲陣列，其特征在于，至少包括一半導(dǎo)體底材；數(shù)個第一隔離組件排列于所述半導(dǎo)體底材中；數(shù)個第二隔離組件排列于所述半導(dǎo)體底材上，所述第二隔離組件的排列平行于所述第一隔離組件的排列；數(shù)個多晶硅線位于所述第二隔離組件之上，所述多晶硅線具有空白存儲功能；一導(dǎo)電結(jié)構(gòu)位于所述半導(dǎo)體底材的一表面下，所述導(dǎo)電結(jié)構(gòu)介于所述第一隔離組件之間；及一導(dǎo)電接觸件位于所述導(dǎo)電結(jié)構(gòu)之上。
2..如權(quán)利要求1所述的存儲陣列，其特征在于，還包括數(shù)個字符線位于所述多晶硅線之外和所述第二隔離組件之上。
3.如權(quán)利要求1所述的存儲陣列，其特征在于，所述的半導(dǎo)體底材至少包括數(shù)個埋入擴(kuò)散區(qū)域位于所述第二隔離組件之下。
4.如權(quán)利要求1所述的存儲陣列，其特征在于，所述的第一隔離組件為淺溝槽隔離結(jié)構(gòu)。
5.如權(quán)利要求1所述的存儲陣列，其特征在于，所述的第二隔離組件是以局部氧化物氧化方式形成。
6.如權(quán)利要求1所述的存儲陣列，其特征在于，所述的導(dǎo)體結(jié)構(gòu)是以互補(bǔ)金氧半導(dǎo)體自行對準(zhǔn)硅化物制程形成的。
7.一種具有自行對準(zhǔn)金屬硅化物的虛擬接地快閃存儲陣列，其特征在于，至少包括一硅底材；數(shù)個第一隔離組件排列于所述硅底材中；數(shù)個第二隔離組件排列于所述硅底材上，所述第二隔離組件的排列平行于所述第一隔離組件的排列；數(shù)個多晶硅線位于所述第二隔離組件之上，并平行于所述第一隔離組件的排列，所述多晶硅線具有空白存儲功能；一導(dǎo)電結(jié)構(gòu)位于所述硅底材的一表面下，所述導(dǎo)電結(jié)構(gòu)介于所述第一隔離組件之間；及一導(dǎo)電接觸件于所述導(dǎo)電結(jié)構(gòu)之上。
8.如權(quán)利要求7所述的存儲陣列，其特征在于，還包括數(shù)個字符線位于所述多晶硅線之外、所述第二隔離組件之上。
9.如權(quán)利要求7所述的存儲陣列，其特征在于，所述的硅底材至少包括數(shù)個埋入擴(kuò)散區(qū)域位于所述第二隔離組件之下。
10.如權(quán)利要求7所述的存儲陣列，其特征在于，所述的硅底材至少包括數(shù)個擴(kuò)散區(qū)域位于所述導(dǎo)體結(jié)構(gòu)之下。
全文摘要
本發(fā)明涉及一種以互補(bǔ)金氧半導(dǎo)體金屬硅化物制程制造的存儲陣列，此存儲陣列包括一半導(dǎo)體底材，若干第一隔離組件排列于半導(dǎo)體底材中，若干第二隔離組件排列于半導(dǎo)體底材上，第二隔離組件排列平行于第一隔離組件的排列；數(shù)個多晶硅線位于第二隔離組件之上，它具有空白存儲功能；一導(dǎo)電結(jié)構(gòu)位于半導(dǎo)體底材的一表面下，并介于第一隔離組件之間；一導(dǎo)電接觸件位于導(dǎo)電結(jié)構(gòu)之上。利用第一隔離組件與多晶硅線包圍導(dǎo)電結(jié)構(gòu)可防止其短路。
文檔編號H01L21/76GK1399339SQ0112440
公開日2003年2月26日 申請日期2001年7月24日 優(yōu)先權(quán)日2001年7月24日
發(fā)明者周銘宏, 呂瑞霖, 黃仲仁, 黃守偉, 陳昕輝 申請人:旺宏電子股份有限公司