專利名稱：具有部分隔離的源/漏結(jié)的場效應(yīng)晶體管結(jié)構(gòu)及其制造方法
背景技術(shù)：
發(fā)明領(lǐng)域本發(fā)明涉及一種金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFETs)，更具體說涉及一種具有部分隔離的源/漏結(jié)的場效應(yīng)晶體管結(jié)構(gòu)，及其制造方法。
背景技術(shù)：
在半導(dǎo)體行業(yè)中，多年來就存在著以更高頻率工作時在單個襯底上集成更多功能的趨勢?？偟膩碚f，半導(dǎo)體制造和數(shù)字系統(tǒng)設(shè)計和結(jié)構(gòu)方面的進(jìn)步使得這種更高的工作頻率成為可能。
一般來說，使工作頻率提高的半導(dǎo)體制造工藝的進(jìn)步是與電路元件的電特性的改進(jìn)相聯(lián)系的，這些電路元件例如是晶體管、電容器和用于連接不同電路元件的結(jié)構(gòu)。
更具體地說，增加集成電路工作頻率特性的一種方法包括降低寄生電容。因為寄生電容的存在需要更多的電流來對寄生電容進(jìn)行充電和放電，所以寄生電容有使集成電路工作放慢的趨勢，因此需要更長的時間來使不同的電路結(jié)點到達(dá)預(yù)定電壓。集成電路中的大量寄生電容存在于與集成電路中常見的場效應(yīng)晶體管有關(guān)的結(jié)電容中。
所需要的是具有降低的結(jié)電容的源/漏端的場效應(yīng)晶體管，更進(jìn)一步所需要的是一種制造這種結(jié)構(gòu)的方法。
發(fā)明簡述簡單的說，一種微電子結(jié)構(gòu)包括至少一個與第二導(dǎo)電型的半導(dǎo)體材料區(qū)域部分隔離的第一導(dǎo)電型的源/漏端。
本發(fā)明的再一方面，一種用于形成微電子結(jié)構(gòu)的方法，所述微電子結(jié)構(gòu)具有至少一個與第二導(dǎo)電型的半導(dǎo)體材料區(qū)域部分隔離的第一導(dǎo)電型的源/漏端，該方法包括形成具有表面的凹槽；在所述凹槽的一部分表面上形成介電材料；對所述凹槽進(jìn)行回填以形成源/漏端。
附圖簡要說明

圖1是普通MOSFET的橫截面示意圖。
圖2是表示具有靠近側(cè)墻形成的凹槽和注入凹槽低部的氮的部分完成的MOSFET結(jié)構(gòu)的橫截面圖。
圖3是在有選擇的硅外延原地形成操作填充了所述凹槽以及注入的氮被退火后的圖2所示結(jié)構(gòu)的橫截面圖。
圖4是表示具有靠近側(cè)墻形成的凹槽和形成于所述凹槽的底表面和側(cè)表面上形成的氮化硅的部分完成的MOSFET的結(jié)構(gòu)的橫截面圖。
圖5是在經(jīng)蝕刻操作將氮化硅從所述凹槽的側(cè)表面上除去后的圖4所示結(jié)構(gòu)的橫截面圖。
圖6是在回填所述凹槽之后的圖3所示結(jié)構(gòu)的橫截面圖。
圖7是在從MOSFET結(jié)構(gòu)去除多余的氮化硅后的圖6所示結(jié)構(gòu)的橫截面圖。
詳細(xì)說明概述普通源/漏結(jié)形成是通過一個或多個離子注入操作實現(xiàn)的，這種離子注入操作一般是對于柵電極自對準(zhǔn)的或者與靠近柵電極的側(cè)墻對準(zhǔn)。在這一過程中，第一種導(dǎo)電型(p-或n-)的離子被注入到第二導(dǎo)電型(n-或p-)的半導(dǎo)體材料中。在兩個結(jié)點的結(jié)合處產(chǎn)生由不同導(dǎo)電型表示的兩個結(jié)點之間的電容，并且電容是該結(jié)處形成的耗盡區(qū)的寬度的函數(shù)。耗盡區(qū)的寬度受幾個條件的影響，包括但不局限于所用的材料、這些材料的密度、外加電壓等，如果有外加電壓，要跨過結(jié)施加。
為降低寄生結(jié)電容，使用了幾種結(jié)構(gòu)，其中源/漏端材料形成于絕緣層例如二氧化硅上。這種結(jié)構(gòu)的缺點在于，由于溝道區(qū)與阱(或體半導(dǎo)體)完全隔離，它們一般容易形成一個浮置體端。
本發(fā)明的實施例給出了源/漏端與阱(或體半導(dǎo)體)的部分隔離，而保留溝道區(qū)域，即所述體端與所述阱(或體半導(dǎo)體)電連接而不是浮置。
更具體地說，根據(jù)本發(fā)明的源/漏端包括一個介電層，例如設(shè)置在源/漏端和阱(或體半導(dǎo)體)之間的氮化硅。在一個根據(jù)本發(fā)明的方法的圖示實施例中，至少一個具有表面的凹槽形成于襯底上，自對準(zhǔn)于柵電極；氮被注入凹槽的一部分表面內(nèi)，并自對準(zhǔn)于柵電極；接著形成外延硅層以回填所述凹槽并進(jìn)行高溫退火。在根據(jù)本發(fā)明的方法的另一圖示實施例中，至少一個具有底表面和側(cè)表面的凹槽形成為自對準(zhǔn)于一個柵電極；一個氮化硅層形成于柵電極的上部和側(cè)面并處于具有滲氮層的凹槽的底表面和側(cè)表面上，其中底表面上的滲氮層比側(cè)表面上的滲氮層厚且密度大；將滲氮層至少從側(cè)表面上去除，以便露出部分襯底；半導(dǎo)體層被形成為從露出的側(cè)表面沿著兩側(cè)向外延伸以回填所述凹槽。應(yīng)該理解，雖然上面示出的實施例與自對準(zhǔn)于柵電極的各種操作結(jié)合進(jìn)行說明，但是也應(yīng)該包括與通?？拷麺OSFET柵電極的側(cè)墻自對準(zhǔn)。
術(shù)語術(shù)語芯片、集成電路、單片電路、半導(dǎo)體器件或元件、微電子器件或元件和相似的術(shù)語或表述在這一領(lǐng)域中常?？苫Q地使用。本發(fā)明適用于上述全部裝置，這在本領(lǐng)域中是公知的。
外延層指單晶半導(dǎo)體材料層。
術(shù)語“門”是與上下文緊密相關(guān)的，在用于描述集成電路時，可以以兩種方式應(yīng)用。在本文中，當(dāng)用于晶體管電路結(jié)構(gòu)的環(huán)境中時，“門”指三端FET的絕緣柵極端；而當(dāng)用于邏輯門電路的環(huán)境中時，“門”是指用于實現(xiàn)任意邏輯功能的電路。在考率一個半導(dǎo)體部分時，可將FET看作四端器件。
多晶硅是硅的非晶體形式，這種多晶硅經(jīng)常通過來自硅源氣體的化學(xué)汽相淀積或其它方法形成并具有一定結(jié)構(gòu)，所述結(jié)構(gòu)包括具有大角晶界、孿晶間界或者兩者均有的晶體或晶疇。
源/漏端指的是FET的端，在由對柵極端施加的電壓產(chǎn)生的電場的作用下半導(dǎo)體表面出現(xiàn)反轉(zhuǎn)，之后在電場的作用下在這兩端之間發(fā)生導(dǎo)電。通常，源/漏端是在半導(dǎo)體襯底上形成并具有與襯底導(dǎo)電型相反的導(dǎo)電型(即p型或n型)。有時，源/漏端指的是結(jié)。一般來說，將源端和漏端制作成幾何對稱的形式。源/漏端也可以包括延伸部分，有時稱作末端，這些末端比源/漏端的其他部分要窄。通常，這些末端從源/漏端的主要部分向FET的溝道區(qū)域延伸。對于幾何對稱的源端和漏端，通常將它們簡稱為源/漏端，此處，我們也應(yīng)用這一術(shù)語。在FET應(yīng)用于具體的電路中時，設(shè)計者通常根據(jù)施加到所述端的電壓而將源/漏端指定為源端或者漏端。
這里襯底是指作為基本工件的物理實體，通過各種操作將這一基本工件轉(zhuǎn)變成所需要的微電子結(jié)構(gòu)。襯底也可以指晶片。晶片可由半導(dǎo)體材料、非半導(dǎo)體材料或者半導(dǎo)體材料和非半體材料的組合材料制成。
圖1為普通FET的橫截面圖。柵電極102被設(shè)置為上覆于柵極介電層104上，柵極介電層104則上覆于半導(dǎo)體襯底101上。側(cè)墻106靠近由柵極介電層104和柵電極102形成的層疊體設(shè)置。源/漏端108靠近側(cè)墻106設(shè)于襯底101中。雖然可以使用各種不同的材料，但是典型應(yīng)用是襯底101采用硅，柵極介電層104采用硅的氧化物，柵電極102采用多晶硅，側(cè)墻采用絕緣體，如氮化硅或二氧化硅。
仍參見圖1，通常源/漏端108相對于襯底101被反向偏壓。由于與反向偏壓結(jié)相關(guān)的耗盡區(qū)的寬度是結(jié)兩端電壓的函數(shù)，反向偏壓的結(jié)用作電壓變量電容器。除了與這些結(jié)相關(guān)的電容外，還存在與結(jié)相關(guān)的漏電流。通過減小寄生結(jié)電容和減小反向偏壓結(jié)漏流來得到更高性能的電路。
另外，圖1示出的常規(guī)FET的源/漏端108易于受引起軟誤差的α粒子的影響。在工作中，電荷往往存儲在由反向偏壓的源/漏結(jié)形成的電容器中。來自環(huán)境中的α粒子經(jīng)常撞擊襯底，穿過襯底并產(chǎn)生勢壘。勢壘接著向帶電的源/漏結(jié)遷移，并通過改變存儲的電荷量來影響這些結(jié)點處的電壓。有時將這種現(xiàn)象稱為“毀壞(Zapping)”。生產(chǎn)者為提高集成密度而減小源/漏端108的大小，源/漏端越小，所能存儲的電荷就越少，因此就越容易受毀壞的影響。通過將這些結(jié)點與產(chǎn)生勢壘的α粒子隔離來使結(jié)點免受毀壞的影響是所期望的。
參見圖2-3，描述了本發(fā)明的第一實施例。如圖2所示，采用熟知的方法對晶片進(jìn)行加工以形成由淺溝隔離(STI)結(jié)構(gòu)210隔開的半導(dǎo)體材料201的一個或多個區(qū)域，其中柵極介電層208形成于半導(dǎo)體材料201的表面上，柵電極202上覆于柵極介電層208上，而側(cè)墻206通常形成于靠近柵電極202的側(cè)墻。在本發(fā)明的實施中，側(cè)墻206通常為多層結(jié)構(gòu)。多層結(jié)構(gòu)包括由原硅酸四乙脂(TEOS)形成的氧化層和由雙(叔丁基氨基)硅烷(BTBAS)形成的覆蓋氮層。進(jìn)一步參見圖2和圖3，阻擋層204形成于柵電極202的上表面上。阻擋層204可以是稱為BARC的底部抗反射覆層。阻擋層204可以是氮化硅層，不過，在半導(dǎo)體材料201內(nèi)形成凹槽212的加工操作中，能夠大致保護(hù)柵電極202的多晶硅不受蝕刻的任何材料均可用作阻擋層204的材料。例如，阻擋層204可以是，但不要求是，具有覆蓋氮氧化合物層的氧化層。阻擋層204也可稱為多硬膜(poly hardmask)。
形成上面描述的柵電極和STI結(jié)構(gòu)之后，半導(dǎo)體材料201的表面被蝕刻，并自對準(zhǔn)于在柵電極和側(cè)墻的，以便形成溝道，或者凹槽212。在圖示實施例中，襯底201為硅片，柵極介電層208為二氧化硅層，柵電極202由多晶硅制成。雖然通常情況下柵極介電層208是一個薄的氧化硅層，但是這一柵極絕緣層的厚度和化學(xué)組成可以在發(fā)明允許的范圍內(nèi)改變。
凹槽212形成于晶片上設(shè)置FET的源/漏端的位置。通過對晶片進(jìn)行各向異性蝕刻形成凹槽。最好對蝕刻的化學(xué)反應(yīng)和蝕刻條件進(jìn)行選擇以便蝕刻是高度選擇性的、先對晶片蝕刻而非不是側(cè)墻或柵極介電層。在圖示實施例中，其中晶片為硅，柵極介電層為硅的氧化物，柵電極為多晶硅，側(cè)墻為氮化硅，等離子體蝕刻的條件例如是壓力400-500mT，功率250-350瓦，板距0.5-1cm，氦流率50-150sccm，氯氣流率100-200sccm。
在凹槽形成之后，需要對凹槽表面進(jìn)行清潔處理。根據(jù)本發(fā)明的凹槽表面清潔包括在平行板類型的等離子蝕刻裝置內(nèi)進(jìn)行的等離子蝕刻，如可從LAM Research Corp購得的等離子蝕刻裝置。凹槽表面清潔的等離子條件包括200-300mT的壓力、25-100w的功率、0.8-1.5cm的板距、200-350sccm的氦流率和25-100sccm的SF6流率。在一個實施例中，壓力約為250mT，功率約為50w，板距約1.1cm，氦流率約150sccm，SF6流率約為50sccm。
本領(lǐng)域技術(shù)人員利用這里公開的內(nèi)容會知道到這里所示出和描述的操作和結(jié)構(gòu)與各種場氧化隔離結(jié)構(gòu)是兼容的。場氧化隔離結(jié)構(gòu)的例子包括襯底表面中的淺溝隔離區(qū)和通常形成非平面化氧化隔離區(qū)的老的硅的局部氧化(LOCOS)。
仍參見圖2，在凹槽212中進(jìn)行氮?dú)庾⑷氩僮鳎⒆詫?zhǔn)于柵電極和側(cè)墻。氮?dú)庾⑷氩僮魍ǔ＠?×1015-1×1017原子/cm2的氣量，以及10KeV-20KeV的能量來進(jìn)行的。也就是說，在離子注入操作中，柵電極204和側(cè)墻206用作阻擋層。在注入操作之后，用原地HF浸漬對晶片進(jìn)行清潔。或者，清潔操作可以通過SF6干法蝕刻來實現(xiàn)。
或者，可以注入碳而不是氮?dú)?。在該替代方法中，形成一個碳化硅層形成電介質(zhì)以隔離源/漏端的一部分。
參見圖3，通過選擇性硅淀積工藝對凹槽212進(jìn)行回填。也就是說，用大致單晶硅來填充所述凹槽，并使其晶體取向與凹槽212表面具有的半導(dǎo)體材料201的晶體取向相同。在本發(fā)明的一個實施例中，在反應(yīng)腔室內(nèi)進(jìn)行選擇性的硅淀積，反應(yīng)室例如是ASM Epsilon 2000單晶片CVD反應(yīng)裝置，其溫度為700℃-900℃，氦阻擋層氣體流率為10-40slm，二氯甲硅烷(SiH2Cl2)的流率為25-200sccm，HCl流率為10-200sccm，壓力為5-200托，和約35rpm的基座旋轉(zhuǎn)。在一種實施方式中，淀積溫度約為800℃，H2阻擋層氣體流率約為20slm，SiH2Cl2流率約為120sccm，HCl流率約為45sccm，壓力約為20托，和在約6分鐘內(nèi)淀積1000埃膜的淀積率。
在選擇性Si淀積過程之后，通常采用濕法蝕刻去除層204。然后，進(jìn)行高溫退火，結(jié)果，在源/漏端的下面形成硅氮層215，以及其它物質(zhì)。當(dāng)然，如果注入的是碳而不是氮?dú)?，?15應(yīng)該為硅碳層。為實現(xiàn)集成電路中不同層次的互連和隔離，可采用其它已知的各種處理操作。
本發(fā)明的另一實施例如圖4-7所示。該實施例與結(jié)合圖2-3描述的實施例的區(qū)別在于，不是通過注入氮和對其退火來形成氮化硅層，而是通過淀積操作來形成將源/漏端和在其中形成所述源/漏端的襯底部分地隔開的氮化硅層。更具體來說，圖4示出了晶片，其被按照已知方式進(jìn)行加工，以形成由淺溝隔離結(jié)構(gòu)210隔離的一個或多個半導(dǎo)體材料區(qū)201，其中，在半導(dǎo)體材料201的表面形成柵極介電層208，柵電極202上覆于所述柵極介電層208上，側(cè)墻206通常是靠近柵電極202的垂直的側(cè)墻形成的。圖4中進(jìn)一步示出，在柵電極202的上表面上形成阻擋層204。阻擋層204可以是如硅氮物的抗反射覆層，不過在半導(dǎo)體材料201內(nèi)形成凹槽212的加工操作中，可以采用大致使柵電極202的多晶硅不受蝕刻的任何材料。在形成上面說明的柵電極和STI結(jié)構(gòu)之后，半導(dǎo)體材料201的表面被蝕刻，并自對準(zhǔn)于柵電極和側(cè)墻以形成溝212。在圖示實施例中，襯底201是硅片，柵極介電層208為二氧化硅層，柵電極202由多晶硅制成。
仍參見圖4，在晶片表面上直接淀積約30-50nm的氮化硅，晶片表面包括凹槽212的表面、側(cè)墻206的上表面和側(cè)表面和采用等離子體增強(qiáng)化學(xué)汽相淀積(PECVD)形成的阻擋層204的上表面。淀積操作形成了沿凹槽212底部的氮化硅層402和沿凹槽212側(cè)部以及側(cè)墻206的側(cè)表面的氮化硅層403，如圖4所示。氮化硅層402與氮化硅層403相比更厚、密度更高。在根據(jù)本發(fā)明的一個示例性方法中，在平行板直接等離子體反應(yīng)裝置中淀積一個形狀上非共形的氮層，例如所應(yīng)用材料精度5000。將晶片放置在接地的陶瓷基座(即較低的板)上，然后將RF電源(13.54MHz)輸送到上部氣體分布板。板間隔為6-15mm，壓力為500-1500mTorr，溫度為250℃-350℃，RF功率為0.02-0.5W/cm2，SiH4流率為0.01-0.05sccm，NH3流率為0.1-0.3sccm，N2流率為2-6sccm。在一個實施例中，板間隔約為12mm，壓力約為700mTorr，溫度約為275，RF功率約為0.16W/cm2，SiH4流率約為0.02sccm，NH3流率約為0.2sccm，N2流率約為3sccm。在本發(fā)明的一個實施例中，采用的氮層標(biāo)稱厚度為500埃。
參見圖5，可以看出，氮化硅層403已經(jīng)被從凹槽212的側(cè)表面和側(cè)墻206的側(cè)表面除去，而氮化硅層仍保留在凹槽212的底表面。氮化硅層403通常是通過在氧氦氮混合物(trimix)中蝕刻約2分鐘去除的。這允許在凹槽212底部仍保留約20nm-30nm厚的氮402的同時去除氮403。在氧氦氮混合物中浸漬之后，用短SF6干法蝕刻對晶片進(jìn)行清潔，以便為選擇性硅淀積提供凹槽212的側(cè)部。凹槽212的側(cè)部作為晶核形成位置用于對凹槽212進(jìn)行回填的后續(xù)操作。
參見圖6，采用從凹槽212的側(cè)部側(cè)向向外生長的選擇性硅淀積層408對凹槽212進(jìn)行回填。該側(cè)向形成產(chǎn)生了源/漏區(qū)408，該源/漏區(qū)通過氮化硅層402與襯底部分隔離。通常，源/漏區(qū)408由未摻雜的硅形成。本領(lǐng)域技術(shù)人員利用這里公開的內(nèi)容可以知道本發(fā)明的其它可選實施例可以包括p-型的或是n-型的源/漏區(qū)408，這取決于在選擇性硅淀積中使用的氣體混合物。
圖7示出了圖6的結(jié)構(gòu)，其中覆蓋在側(cè)墻206上表面上的氮化硅403和覆蓋在阻擋層204上表面上的氮化硅402的剩余部分已被通過蝕刻除去。圖7進(jìn)一步示出，阻擋層204也被從柵電極202的上表面去除。從這一點來看，圖7所示結(jié)構(gòu)可能會受常規(guī)加工過程的影響，例如在源/漏極和柵電極的暴露表面上形成硅化物層。
本領(lǐng)域技術(shù)人員利用這里公開的內(nèi)容可以知道上面描述的操作和結(jié)構(gòu)適用于形成n溝道FETs(NFETs)和p溝道FETs(PFETs)。NFETs和PFETs在結(jié)構(gòu)上是相似的，但是，其中的p型和n型攙雜劑的相對位置不同。即PFET在n型體中包括p型源/漏端，而NFET在p型體中包括n型源/漏端。
結(jié)論本發(fā)明的實施例給出了微電子結(jié)構(gòu)，如具有與阱(或體半導(dǎo)體)部分隔離的源/漏端的FETS，源/漏端形成于所述阱(或體半導(dǎo)體)中。本發(fā)明的進(jìn)一步實施例給出了這些結(jié)構(gòu)的制造方法。
體現(xiàn)本發(fā)明的FETs包括回填源/漏端。在一個實施例中，通過對反應(yīng)室內(nèi)的氣體混合物、溫度和壓力的控制，實現(xiàn)對源/漏結(jié)的摻雜濃度的控制。按照這種方式形成源/漏端也為制造過程的熱預(yù)算提供了更大的余量，因為不需要高溫操作來激勵攙雜劑或?qū)v雜劑熱擴(kuò)散到源/漏端的端部。
本發(fā)明的特定實施例的優(yōu)點是減小了寄生結(jié)電容。
本發(fā)明的特定實施例的另一優(yōu)點是源/漏端和襯底間的電荷泄露路徑被減少。
本發(fā)明的特定實施例還有一個優(yōu)點是在給源/漏端提供了一種使其不受α粒子撞擊等事件產(chǎn)生的勢壘阻礙的防護(hù)措施。
本領(lǐng)域技術(shù)人員通過這里公開的內(nèi)容可以知道本發(fā)明范圍內(nèi)還可能有的許多設(shè)計選擇。例如結(jié)構(gòu)參數(shù)，包括但不局限于，柵極絕緣體厚度、柵極絕緣體材料、柵電極的厚度、側(cè)墻材料、內(nèi)層介電材料、隔離溝深度、S/D和阱摻雜濃度，均可能與結(jié)合實施例所示出和描述的有所不同。在凹槽底部形成的介電層可以是碳化硅而非氮化硅。形成凹槽和用材料回填的操作也可以重復(fù)進(jìn)行，以加工出源/漏端的型形狀和摻雜分布。
應(yīng)當(dāng)理解，不脫離所附權(quán)利要求書表示出的本發(fā)明的原理和范圍內(nèi)，本領(lǐng)域技術(shù)人員利用這里公開的內(nèi)容可以對上面說明和示出的部件和步驟的細(xì)節(jié)、材料、配置作出各種其它改變。
權(quán)利要求
1.一種形成源/漏端的方法，包括遮蔽半導(dǎo)體表面的一部分；在半導(dǎo)體表面內(nèi)靠近被遮蔽的部分形成凹槽，所述凹槽具有底部和側(cè)部；將離子注入所述底部；有選擇地形成無摻雜的硅層，所述硅層至少部分地設(shè)于所述凹槽內(nèi)。
2.如權(quán)利要求1所述的方法，其特征在于，遮蔽半導(dǎo)體表面的一部分包括形成具有多層側(cè)墻的柵電極和位于柵電極上的阻擋層，其中所述阻擋層包括氧氮化硅。
3.如權(quán)利要求2所述的方法，其特征在于，所述柵電極包括多晶硅，且所述阻擋層還包括二氧化硅。
4.如權(quán)利要求1所述的方法，其特征在于，形成凹槽包括在平行板等離子反應(yīng)裝置中進(jìn)行等離子體蝕刻約15秒，所述平行板等離子反應(yīng)裝置具有約0.8cm的板間隔、約475mT的壓力、約300w的RF功率、約150sccm的Cl流率和約100sccm的He流率。
5.如權(quán)利要求4所述的方法，其特征在于，注入離子包括注入氮。
6.如權(quán)利要求1所述的方法，其特征在于，注入離子包括注入碳。
7.一種形成源/漏端的方法，包括遮蔽半導(dǎo)體的部分表面；在半導(dǎo)體表面內(nèi)靠近被遮蔽的部分處形成凹槽，所述凹槽具有底部和側(cè)部；在所述凹槽的底部上形成介電材料，使得所述凹槽的側(cè)部大致是暴露的；有選擇地形成包含硅的層，其在所述凹槽的側(cè)部開始并從所述側(cè)部向側(cè)向延伸。
8.如權(quán)利要求7所述的方法，其特征在于，遮蔽所述半導(dǎo)體表面的一部分包括形成具有側(cè)墻的柵電極和位于柵電極上的阻擋層。
9.如權(quán)利要求8所述的方法，其特征在于，所述柵電極包括多晶硅；所述側(cè)墻包括氧化物層和氮化物層；所述阻擋層包括氧氮化硅。
10.如權(quán)利要求7所述的方法，其特征在于，形成凹槽包括在平行板等離子體反應(yīng)裝置中蝕刻約15秒，所述平行板等離子反應(yīng)器具有約0.8cm的板間隔、約475mT的壓力、約300w的RF功率、約150sccm的Cl流率和約100sccm的He流率。
11.如權(quán)利要求7所述的方法，其特征在于，所述介電材料包括氮化硅。
12.如權(quán)利要求7所述的方法，其特征在于，所述介電材料包括碳化硅。
13.如權(quán)利要求10所述的方法，其特征在于，在所述凹槽的底部上形成介電材料包括形成形狀上非共形的氮化硅層，所述層蓋住所述凹槽的底部和凹槽的側(cè)部，其中蓋住所述凹槽的底部的一部分層比蓋住所述凹槽的側(cè)部的一部分層更厚、更密集。
14.如權(quán)利要求13所述的方法，還包括除去蓋住所述凹槽的側(cè)部的那部分層。
15.如權(quán)利要求14所述的方法，其特征在于，去除包括在氧氦氮混合物中進(jìn)行蝕刻。
16.如權(quán)利要求7所述的方法，還包括，在有選擇地形成包含硅的層之前，在SF6等離子體中清潔所述凹槽。
17.一種微電子結(jié)構(gòu)，包括襯底，所述襯底包括第一導(dǎo)電型的第一晶體材料，所述襯底具有至少一個凹入部分，所述至少一個凹入部分具有底表面和側(cè)表面；設(shè)于所述底部表面上的絕緣層；具有第二種導(dǎo)電型的第二、基本上是晶體的材料，其被設(shè)于所述絕緣材料之上，并靠近所述襯底的第二部分；其中所述第二材料基本填充所述至少一個凹槽。
18.如權(quán)利要求17所述的結(jié)構(gòu)，其特征在于，所述第一晶體材料為硅，且所述絕緣層包括從氮化硅和碳化硅中選出的材料。
19.如權(quán)利要求18所述的結(jié)構(gòu)，其特征在于，所述第二材料包括從硅和硅鍺中選出的材料。
全文摘要
一種微電子結(jié)構(gòu)包括至少一個屬于第一導(dǎo)電型的源/漏端，所述源/漏端與屬于第二導(dǎo)電型的半導(dǎo)體材料區(qū)域部分隔離。根據(jù)本發(fā)明的再一方面，一種用于形成如MOSFET等的微電子結(jié)構(gòu)的方法，所述結(jié)構(gòu)具有至少一個屬于第一導(dǎo)電型的源/漏端，其被與第二導(dǎo)電型的半導(dǎo)體材料區(qū)域部分地隔開，所述方法包括形成具有表面的凹槽；在所述凹槽的一部分表面上形成介電材料，和對所述凹槽進(jìn)行回填以形成源/漏端。
文檔編號H01L29/06GK1437769SQ00819260
公開日2003年8月20日 申請日期2000年11月27日 優(yōu)先權(quán)日1999年12月30日
發(fā)明者A·S·穆菲, R·S·曹, P·莫羅, R·S·麥克法登 申請人:英特爾公司