存儲器錯誤檢測方法及裝置的制造方法
【技術領域】
[0001]本發(fā)明涉及一種非易失性存儲器操作方法及裝置，特別是涉及一種存儲器錯誤檢測方法及裝置。
【背景技術】
[0002]隨著NAND Flash存儲器的存儲密度和制造進程的不斷升級，存儲單元的可靠性問題受到越來越多的挑戰(zhàn)，目前研究實踐表明合理使用錯誤糾正碼(ECC)能夠有效提高器件可靠性以及延長使用壽命。對于一定長度的序列，其中錯誤單元的總位數是ECC能否成功糾錯的重要參數，因此如何快速獲取該參數十分重要。
[0003]另一方面，在載有NAND Flash裸片的晶圓制造過程中，由于工藝流程十分復雜，不可避免的導致某些芯片中的存儲單元存在缺陷。芯片中失效單元的數目是衡量其品質的一個關鍵參數，因此為了實現高效篩選芯片的目的，必須快速獲取存儲數據出錯的總位數。
[0004]此外，在NAND Flash單芯片價格(Average Selling Price, ASP)降低的同時，不斷增長的芯片存儲密度卻使測試成本變得越來越高。因此縮減測試成本成為亟待解決的問題。在芯片內以較小的代價實現芯片的可測性設計，可以有效地優(yōu)化測試流程、縮短測試時間、減少測試資源消耗。
[0005]如圖1所示為一種存儲器錯誤檢測裝置，包括電壓發(fā)生器、解碼器、存儲器單元陣列、控制器、頁緩沖器以及輸入/輸出(I/o)緩沖器，其中控制器包括寄存器和指令接口。1/0緩沖器從裝置外獲取指令經過指令接口輸送至控制器內的寄存器，在控制器向電壓發(fā)生器發(fā)送的控制信號VG_signal、以及向解碼器發(fā)送的控制信號DEC_signal的控制下，電壓發(fā)生器發(fā)出的電信號經過解碼器變?yōu)樽志€(WL)控制信號并輸送至存儲器單元陣列，同時控制器向頁緩沖器發(fā)送頁選擇信號PB_signal，頁緩沖器向存儲器單元陣列發(fā)送位線(BL)信號以與WL結合而獲取陣列中某個行列的具體單元數值，并返回至頁緩沖器中，最后輸出至10緩沖器。圖2示出了其錯誤檢測方法:首先裝載測試數據并編程到待測存儲單元，例如經由10緩沖器、頁緩沖器將數據編程到存儲器單元陣列中；然后如圖1前述過程，讀取測試單元中所存儲的數據；最后對測試數據與讀出數據進行片外比較，獲得測試結果。
[0006]為了獲得測試結果，必須在圖1所示的芯片外部比較測試數據以及讀取的數據，這樣存在兩個基本問題:1)外部測試結構除了執(zhí)行編程、讀取操作外，還必須包含特定的比較功能模塊，以便將兩者數據進行比較，增加了測試的復雜度；2)錯誤檢測流程包括編程、讀取、比較三個基本操作，其中基于外部測試結構的比較分析，速度難以保證。

【發(fā)明內容】

[0007]由上所述，本發(fā)明的目的在于克服上述技術困難，提出一種能夠簡易、快速進行錯誤檢測的存儲器錯誤檢測方法及裝置。
[0008]為此，本發(fā)明提供了一種存儲器錯誤檢測裝置，在同一個芯片上包括控制裝置、存儲器單元陣列、頁緩沖器、錯誤檢測單元以及10緩沖器，錯誤檢測單元位于頁緩沖器與10緩沖器之間用于在控制裝置的控制下對存儲器單元陣列中的錯誤進行檢測。
[0009]其中，控制裝置包括電壓發(fā)生器、解碼器、控制器，在控制器的控制下解碼器將來自電壓發(fā)生器的信號轉變?yōu)榇鎯ζ鲉卧嚵械淖志€控制信號；優(yōu)選地，控制裝置的控制器進一步包括用于存儲錯誤檢測單元檢測結果的錯誤檢測單元寄存器，以及用于接收指令或測試指令的指令/測試接口。
[0010]其中，錯誤檢測單元包括組合邏輯運算模塊、加法器、累加器、觸發(fā)器、比較器、選擇器，寄存器包括錯誤碼計數寄存器、錯誤位計數寄存器、故障閾值寄存器、通過/故障狀態(tài)寄存器、通過/故障標記寄存器、包含錯誤位地址的其他錯誤信息寄存器。
[0011]其中，頁緩沖器中的數據與10緩沖器輸入的參考數據通過異或門存入錯誤碼計數寄存器，錯誤碼計數寄存器與復位信號輸入累加器與觸發(fā)器構成的反饋回路，反饋回路的輸出一路連接至比較器、在比較器處與來自故障閾值寄存器的閾值作比較，比較的結果經過選擇器選擇之后存入通過/故障狀態(tài)寄存器，反饋回路的輸出另一路連接至錯誤位計數寄存器陣列。
[0012]其中，頁緩沖器分為S個區(qū)段，錯誤位計數寄存器陣列包括對應的S個錯誤位計數寄存器，S大于等于1。
[0013]本發(fā)明還提供了一種存儲器錯誤檢測方法，采用如前所述的任一種存儲器錯誤檢測裝置，在控制裝置的控制下通過位于頁緩沖器與10緩沖器之間的錯誤檢測單元對存儲器單元陣列中的錯誤進行檢測，其中，所述方法包括步驟:
[0014]a、通過10緩沖器裝載測試數據并編程到存儲器單元陣列；
[0015]b、根據指令，對存儲器單元陣列執(zhí)行錯誤檢測操作，將錯誤數據位的總數以及錯誤數據位的地址存儲到控制器中的寄存器；
[0016]c、通過讀取控制器中的寄存器的數值，直接獲得錯誤檢測結果。
[0017]其中，步驟b進一步包括:
[0018]bl、從存儲器單元向頁緩沖器讀取測試數據；
[0019]b2、從頁緩沖器向錯誤檢測單元讀取測試數據，并且同時從10緩沖器向錯誤檢測單元加載參考數據；
[0020]b3、在錯誤檢測單元中將測試數據與參考數據作比較；
[0021]b4、對比較的結果進行計數處理。
[0022]其中，步驟b4進一步包括:對錯誤位計數，列地址遞增，以及判定列地址是否超過當前區(qū)段，如果否則返回至步驟b2，如果是則前進至后續(xù)步驟。
[0023]其中，步驟b4之后進一步包括:判定錯誤是否大于閾值，如果是則設置故障標記，如果否則設置通過標記；存儲故障信息；計數器復位；區(qū)段遞增；判定是否超過最后區(qū)段，如果是則結束，如果否則返回至步驟b2。
[0024]其中，步驟bl之前進一步包括:判定是否存在錯誤檢測指令，如果是則繼續(xù)執(zhí)行步驟bl，如果否則空載等待。
[0025]依照本發(fā)明的存儲器錯誤檢測方法及裝置，在頁緩沖器和10緩沖器之間插入錯誤檢測單元，在存儲器進行編程和擦除操作之后實現內部錯誤檢測操作，獲取錯誤存儲單元信息，簡易快速并低成本實現了錯誤檢測。
【附圖說明】
[0026]以下參照附圖來詳細說明本發(fā)明的技術方案，其中:
[0027]圖1為一種存儲器錯誤檢測結構示意圖；
[0028]圖2為圖1所示的錯誤檢測方法的流程圖；
[0029]圖3為本發(fā)明存儲器錯誤檢測架構示意圖；
[0030]圖4為圖3所示的錯誤檢測方法的整體流程圖；
[0031]圖5為圖3中頁緩沖器的分段示意圖；
[0032]圖6為圖3中寄存器的不意圖；
[0033]圖7為圖4所示整體流程圖對應的具體各個步驟；
[0034]圖8為圖3所示架構工作時的時序圖；
[0035]圖9為圖3所示架構的具體電路結構。
【具體實施方式】
[0036]以下參照附圖并結合示意性的實施例來詳細說明本發(fā)明技術方案的特征及其技術效果，公開了能夠簡易、快速進行錯誤檢測的存儲器錯誤檢測方法及裝置。需要指出的是，類似的附圖標記表示類似的結構，本申請中所用的術語“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結構或制造工序。這些修飾除非特別說明并非暗示所修飾器件結構或制造工序的空間、次序或層級關系。
[0037]本發(fā)明的存儲器錯誤檢測裝置的整體架構如圖3所示，包括電壓發(fā)生器、解碼器、存儲器單元陣列、控制器、頁緩沖器、輸入/輸出(I/O)緩沖器、以及本發(fā)明特有的錯誤檢測單元?DU)，其中控制器包括EDU寄存器和指令/測試接口。I/O緩沖器從裝置外獲取測試指令并輸送至指令/測試接口，在控制器向電壓發(fā)生器發(fā)送的控制信號VG_signal、以及向解碼器發(fā)送的控制信號DEC_signal的控制下，電壓發(fā)生器發(fā)出的電信號經過解碼器變?yōu)樽志€(WL)控制信號并輸送至存儲器單元陣列，同時控制器向頁緩沖器發(fā)送頁選擇信號PB_signal，頁緩沖器向存儲器單元陣列發(fā)送位線(BL)信號以與WL結合而獲取陣列中某個行列的具體單元數值，并返回至頁緩沖器中，EDU在控制器發(fā)送的EDU_signal控制信號的控制下對頁緩沖器進行錯誤檢測并將檢測是否通過以及哪些數據位有錯誤等結果以信號EDILfeedback(可包含對應不同信息的多個數值)返回至控制器，如果檢測通過，控制器中EDU寄存器數據可通過I/O緩沖器輸出結果。
[0038]圖4示出了圖3所示架構的錯誤檢測方法的整體流程:首先裝載測試數據并編程到待測存儲單元，例如經由10緩沖器、頁緩沖器將測試數據編程到存儲器單元陣列中；然后如圖3前述過程，在圖3所示架構的芯片上，接收到錯誤檢測指令后，對存儲器內部執(zhí)行一系列錯誤檢測操作，將錯誤數據位的總數以及錯誤數據位的地址存儲到控制器中的特定(例如EDU)存儲器中；最后讀取EDU寄存器，通過讀取控制器中相關寄存器(例如通過/故障狀態(tài)寄存器)的數值，直接獲取錯誤檢測結果。
[0039]由于檢測單元設計在芯片架構中，可以在內部完成測試數據的比較任務，外部測試結構直接讀取相應寄存器值，即可獲得錯誤檢測的結果。因此該方法具有較明顯的優(yōu)占.ν.
[0040]1)由于錯誤檢測單元在芯片內部完成測試任務，外部測試結構可以直接讀取寄