半導(dǎo)體存儲器器件和存儲器系統(tǒng)的制作方法
【專利說明】半導(dǎo)體存儲器器件和存儲器系統(tǒng)
[0001]相關(guān)申請的交叉引用
[0002]本申請要求2014年7月10日提交的美國臨時申請?zhí)?2/023060的優(yōu)先權(quán)，通過弓丨用將其整個內(nèi)容并入到此處。
技術(shù)領(lǐng)域
[0003]此處描述的實施例通常地涉及半導(dǎo)體存儲器器件。
【背景技術(shù)】
[0004]已知存儲器基元被三維設(shè)置的NAND閃存。

【發(fā)明內(nèi)容】

[0005]實施例的目的為提供改善的半導(dǎo)體存儲器器件和存儲器系統(tǒng)。
[0006]實施例提供
[0007]—種半導(dǎo)體存儲器器件，所述半導(dǎo)體存儲器器件包含:
[0008]多個晶體管，每個包括電荷積累層和控制柵極，并且所述多個晶體管被層疊在半導(dǎo)體襯底之上；
[0009]多個NAND串，每個所述多個NAND串包括串聯(lián)連接的多個所述晶體管；
[0010]位線，所述位線被電氣連接到位于所述串聯(lián)連接的一端側(cè)上的第一晶體管的一端;
[0011]源線，所述源線被電氣連接到位于所述串聯(lián)連接的另一端側(cè)上的第二晶體管的一端；以及
[0012]多個串集合，每個所述多個串集合包括多個所述NAND串，
[0013]其中，在所述串集合中的一個，在第一 NAND串中的所述第一晶體管具有第一閾值，并且在第二 NAND串中的所述第一晶體管具有低于所述第一閾值的第二閾值。
[0014]此外，實施例提供
[0015]一種存儲器系統(tǒng)，所述存儲器系統(tǒng)包含:
[0016]能夠持有數(shù)據(jù)的半導(dǎo)體存儲器器件；以及
[0017]控制所述半導(dǎo)體存儲器器件的控制器，
[0018]其中，所述半導(dǎo)體存儲器器件包括:
[0019]多個晶體管，每個所述多個晶體管包括電荷積累層和控制柵極，并且被層疊在半導(dǎo)體襯底之上；
[0020]多個NAND串，每個所述多個NAND串包括串聯(lián)連接的多個所述晶體管；
[0021]位線，所述位線被電氣連接到位于所述串聯(lián)連接的一端側(cè)上的第一晶體管的一端;
[0022]源線，所述源線被電氣連接到位于所述串聯(lián)連接的另一端側(cè)上的第二晶體管的一端；以及
[0023]多個串集合，每個所述多個串集合包括多個所述NAND串；
[0024]其中，在所述串集合中的一個，在第一 NAND串中的所述第一晶體管具有第一閾值，并且在第二 NAND串中的所述第一晶體管具有低于所述第一閾值的第二閾值。
[0025]根據(jù)實施例，可以提供改善的半導(dǎo)體存儲器器件和存儲器系統(tǒng)。
【附圖說明】
[0026]圖1為根據(jù)第一實施例的存儲器系統(tǒng)的框圖；
[0027]圖2為根據(jù)第一實施例的半導(dǎo)體存儲器器件的框圖；
[0028]圖3和圖4為根據(jù)第一實施例的存儲器基元陣列的電路圖和截面圖；
[0029]圖5為示出根據(jù)第一實施例的用于存儲器基元的閾值分布的圖。
[0030]圖6和圖7為根據(jù)第一實施例的測試方法的流程圖；
[0031]圖8為根據(jù)第一實施例的存儲器基元陣列的電路圖；
[0032]圖9為根據(jù)第一實施例的各種信號的時序圖；
[0033]圖10為根據(jù)第一實施例的存儲器基元陣列的電路圖；
[0034]圖11為根據(jù)第一實施例的各種信號的時序圖；
[0035]圖12為根據(jù)第二實施例的測試方法的流程圖；
[0036]圖13為根據(jù)第二實施例的頁數(shù)據(jù)的示意圖；
[0037]圖14為示出根據(jù)第三實施例的用于存儲器基元的閾值分布的圖；
[0038]圖15為根據(jù)第三實施例的位線電勢的時序圖；
[0039]圖16為根據(jù)第四實施例的測試方法的流程圖；
[0040]圖17為根據(jù)第四實施例的半導(dǎo)體存儲器器件的框圖；
[0041]圖18為根據(jù)第四實施例的測試方法的流程圖；
[0042]圖19和圖20為根據(jù)第五實施例的寫入操作的流程圖；
[0043]圖21為根據(jù)第五實施例的頁數(shù)據(jù)的示意圖；
[0044]圖22為根據(jù)第五實施例的讀取操作的流程圖；
[0045]圖23為根據(jù)第五實施例的頁數(shù)據(jù)的示意圖；
[0046]圖24為頁數(shù)據(jù)的示意圖；
[0047]圖25和圖26為根據(jù)第六實施例的存儲器基元陣列的電路圖和截面圖；
[0048]圖27為示出根據(jù)第一實施例的用于存儲器基元的閾值分布的圖；以及
[0049]圖28和圖29為根據(jù)第六實施例的存儲器基元陣列的電路圖。
【具體實施方式】
[0050]通常，根據(jù)一個實施例，半導(dǎo)體存儲器器件包括:多個晶體管；多個NAND串；位線；源線；以及多個串集合。每個晶體管包括電荷積累層和控制柵極并被層疊在半導(dǎo)體襯底之上。每個NAND串包括串聯(lián)連接的多個晶體管。位線被電氣連接到位于串聯(lián)連接的一端側(cè)上的第一晶體管的一端。源線被電氣連接到位于串聯(lián)連接的另一端側(cè)上的第二晶體管的一端。每個串集合包括多個NAND串。在串集合之一中，在第一 NAND串中的第一晶體管具有第一閾值，并且在第二 NAND串中的第一晶體管具有低于第一閾值的第二閾值。
[0051]1.第一實施例
[0052]首先，將描述根據(jù)第一實施例的半導(dǎo)體存儲器器件和存儲器系統(tǒng)。
[0053]1.1存儲器系統(tǒng)的配置
[0054]首先，根將參考圖1描述據(jù)第一實施例的存儲器系統(tǒng)的配置。圖1為根據(jù)第一實施例的存儲器系統(tǒng)的框圖。
[0055]如圖1所示，存儲器系統(tǒng)1包括NAND閃存100和存儲器控制器200?？刂破?00和NAND閃存100，例如，被結(jié)合在一起以提供一個半導(dǎo)體器件，例如，諸如SD?卡或SSD(固態(tài)硬盤)的存儲卡。
[0056]NAND閃存100包括多個存儲器基元以用非易失性方式存儲數(shù)據(jù)。將在下文詳細描述NAND閃存100的配置。
[0057]控制器200指導(dǎo)NAND閃存響應(yīng)于來自外部主機裝置的指令來進行讀取操作、寫入操作、擦除操作等。而且，控制器200管理在NAND閃存100中的存儲空間。
[0058]控制器200包括主機接口電路210、嵌入式存儲器(RAM) 220、處理器230、緩沖存儲器240、NAND接口電路250以及ECC電路260。
[0059]通過控制器總線將主機接口電路210連接到主機裝置，以控制與主機裝置的通信。主機接口電路210將從主機裝置接收的命令和數(shù)據(jù)傳輸?shù)教幚砥?30和緩沖存儲器240。而且，響應(yīng)于來自處理器230的指令，主機接口電路210將在緩沖存儲器中的數(shù)據(jù)傳輸?shù)街鳈C裝置。
[0060]通過NAND總線將NAND接口電路250連接到NAND閃存10，以控制與NAND閃存100的通信。NAND閃存接口電路250將從處理器230接收的命令傳輸?shù)絅AND閃存100，并且在寫入操作中，將在緩沖存儲器240中的寫入數(shù)據(jù)傳輸?shù)絅AND閃存100。再者，在讀取操作中，NAND接口電路250將從NAND閃存10讀取的數(shù)據(jù)傳輸?shù)骄彌_存儲器240。
[0061]處理器230進行控制器200的總控制。例如，當(dāng)從主機裝置接收寫入指令時，處理器230響應(yīng)于寫入指令而發(fā)出基于NAND接口的寫入命令。在讀取和擦除操作的情況下，其進行相似的操作。處理器230也進行各種處理，諸如，用于管理NAND閃存100的損耗均衡。再者，處理器230執(zhí)行各種類型的算術(shù)運算。例如，處理器230執(zhí)行數(shù)據(jù)加密過程、隨機化過程等等。
[0062]ECC電路260執(zhí)行數(shù)據(jù)錯誤糾正(ECC:錯誤檢查和糾正)過程。也就是，ECC電路260在數(shù)據(jù)寫入操作中基于寫入數(shù)據(jù)產(chǎn)生奇偶性(parity)，并且在讀取操作中從奇偶性產(chǎn)生校正子(syndrome)以檢測錯誤和糾正錯誤。處理器230具有ECC電路260的功能。
[0063]嵌入式存儲器220為例如DRAM的半導(dǎo)體存儲器，并且用于作為處理器230的工作區(qū)域。嵌入式存儲器220持有用于管理NAND閃存100、各種管理表等等的固件。
[0064]1.1.2半導(dǎo)體存儲器件的通常配置
[0065]現(xiàn)在，將描述NAND閃存100的配置。圖2為根據(jù)第一實施例的NAND閃存100的框圖。如圖2所示，NAND閃存100包括存儲器基元陣列11、行譯碼器12、感測放大器13、源線驅(qū)動器14、阱驅(qū)動器15、序列發(fā)生器16以及寄存器17。
[0066]存儲器基元陣列11包括多個塊BLK(BLK0、BLK1、BLK2...)，其是多個非易失性存儲器基元的集合，每個與字線與位線相關(guān)聯(lián)。塊BLK對應(yīng)于數(shù)據(jù)擦除單元，并且同時擦除在相同塊BLK中的數(shù)據(jù)。每個塊BLK包括多個指(fingers) FNG(FNG0、FNG1、FNG2.其是NAND串18的集合，其中存儲基元串聯(lián)連接。當(dāng)然，在存儲基元陣列11中的塊的數(shù)量和在一個塊BLK中的指的數(shù)量為可選的。
[0067]行譯碼器12譯碼塊地址和頁地址以選擇在相應(yīng)的塊BLK中的字線WL中的一個。然后，行譯碼器12將適當(dāng)?shù)碾妷菏┘拥竭x擇的字線和未選擇的字線。
[0068]感測放大器13感測并放大在數(shù)據(jù)讀取操作中通過位線BL從存儲器基元讀取的數(shù)據(jù)。感測放大器13在數(shù)據(jù)寫入操作中將寫入數(shù)據(jù)傳輸?shù)酱鎯ζ骰?。從以多個存儲器基元的單元的形式的存儲器基元陣列11讀取數(shù)據(jù)，并將數(shù)據(jù)寫入到以多個存儲器基元的單元的形式的存儲器基元陣列11，并且該單元對應(yīng)于頁。
[0069]源線驅(qū)動器14將電壓施加到源線SL。
[0070]阱驅(qū)動器15將電壓施加到形成NAND串18的阱區(qū)域。
[0071]寄存器17持有各種信號。例如，寄存器17持有數(shù)據(jù)寫入或擦除操作的狀態(tài)，以通知控制器200是否正常地操作。備選地，寄存器17持有從控制器200接收的命令、地址等等，并且也可以持有各種表。
[0072]序列發(fā)生器16進行NAND閃存100的總控制。
[0073]1.1.3存儲器基元陣列
[0074]現(xiàn)在，將詳細描述存儲器基元陣列11的配置。圖3為塊BLK中的一個的電路圖，并且其它塊BLK具有類似的配置。
[0075]如在圖3中所示，塊BLK包括四個指FNG (FNG0到FNG3)。每個指FNG包括多個NAND 串 18。
[0076]每個NAND串18包括，例如，八個存儲器基元晶體管ΜΤ (ΜΤ0到MT7)和選擇晶體管ST1和ST2。每個存儲器基元晶體管MT和選擇晶體管ST1和ST2均包括包含控制柵極的層疊的柵極以及電荷積累層，并且以非易失性方式保持數(shù)據(jù)。存儲器基元晶體管MT的數(shù)量沒有限制于8，而是可為16、32、64、128等等；存儲器基元晶體管MT的數(shù)量沒有受限制。將存儲器基元晶體管MT設(shè)置在選擇晶體管ST1與ST2之間，以便在存儲器基元晶體管MT中的電流路徑被串聯(lián)連接在一起。將在串聯(lián)連接的第一端處的存儲器基元晶體管MT7中的電流路徑連接到在選擇晶體管ST1中的電流路徑的第一端。將在串聯(lián)連接的第二端處的存儲器基元晶體管ΜΤ0中的電流路徑連接到在選擇晶體管ST2中的電流路徑的第一端。
[0077]將在每個指FNG0到FNG3中的選擇晶體管ST1的柵極全部連接到選擇柵極線S⑶0到SGD3中的對應(yīng)的一個。另一方面，在多個指FNG的每個中，將選擇晶體管ST2的柵極全部連接到選擇柵極線SGS。而且，在相同塊BLK0中，分別將存儲器基元晶體管ΜΤ0到MT7的控制柵極連接到相同的字線WL0到WL7。
[0078]也就是，在相同塊BLK中，將在多個指FNG0到FNG3中的存儲器基元晶體管連接到相同的字線WL0到WL7和相同的選擇柵極線SGS，然而，即使在相同塊BLK中，獨立的選擇柵極線SGD被分別提供用于指FNG0到FNG3。
[0079]而且，對于在存儲器基元陣列11中的矩陣中設(shè)置的NAND串18，通常將在相同行上的NAND串18中的選擇晶體管ST1的電流路徑的第二端連接到位線BL中的一個(BL0到BL(L-l) ； (L-1)為等于或大于1的自然數(shù))。也就是，通常，在塊BLK之上位線BL連接NAND串18。附加地，通常將在選擇晶體管ST2中的電流路徑的第二端連接到相同的源線SL。例如，通常在塊之上源線SL連接NAND串。
[0080]如上文所描述，將在相同塊BLK中的存儲器基元晶體管MT中的數(shù)據(jù)集體地擦除。對比而言，在多個存儲器基元晶體管MT上集體地進行數(shù)據(jù)讀取操作和數(shù)據(jù)寫入操作，該多個存儲器基元晶體管MT被連接到在塊BLK中的一個的指FNG中的一個的字線WL中的之一。該單元為“頁”。
[0081]圖4為根據(jù)