專利名稱：非逸失性半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器，尤其涉及能非常有效地用于非逸失性半導(dǎo)體存儲器中多電平數(shù)據(jù)的存儲器系統(tǒng)的技術(shù)，例如能有效地用于可以一次電擦除多個存儲數(shù)據(jù)的非逸失性存儲器件(這里簡稱為閃速存儲器(flashmemory))的技術(shù)。
背景技術(shù)：
在閃速存儲器中，非逸失性存儲元件具有控制柵、及用作存儲單元的浮柵，該存儲單元由單個晶體管構(gòu)成。在這種閃速存儲器中，通過給該非逸失性存儲元件的漏區(qū)施加約為4V(Volt)的電壓執(zhí)行編程操作，如圖21所示，給控制柵CG連接的字線施加約-10V的電壓，利用隧穿電流從浮柵放電建立低閾電壓(邏輯“0”)的狀態(tài)。為了執(zhí)行圖22所示的擦除操作，約為-3V的電壓加到阱區(qū)、漏區(qū)以及源區(qū)，高達10V的電壓加到其控制柵CG上，以產(chǎn)生隧穿電流，目的是將負電荷注入到浮柵FG上，并維持高閾值(邏輯“1”)。這樣把一位數(shù)據(jù)存入存儲單元。
為了加大存儲容量，一直在推薦的一種通常所說的“多電平(multi-level)存儲器”，是在存儲單元中存儲兩位或更多位數(shù)據(jù)。例如日本專利申請H7-14031(14031/1995)中公開了一種與多電平存儲器有關(guān)的發(fā)明。
在以前申請的上述這種多電平存儲器中，連續(xù)的兩位數(shù)據(jù)“01”，“00”,“10”以及“11”經(jīng)過邏輯轉(zhuǎn)換，存儲在如圖23所示的相應(yīng)的閾電壓為1.2V或低于1.2V,1.6-2.3V,2.8-3.5V以及4V或高于4V的存儲單元中。因此在上述的存儲器中，必須在把字線的電平改變?yōu)槔?.4v,2.6v,3.7v的同時執(zhí)行三次讀操作，才能確定存儲的數(shù)據(jù)，造成讀取數(shù)據(jù)需時長的缺點。
本發(fā)明的目的是提供一種多電平存儲型非逸失性半導(dǎo)體存儲器件及驅(qū)動這種器件的方法，讀取數(shù)據(jù)時，可以通過減少訪問字線的次數(shù)來縮短讀取時間。
從本說明書的描述及附圖中可以很清楚地得到本發(fā)明的上述及其它目的及新穎的特點。
技術(shù)方案以下描述本申請書中公開的發(fā)明的代表性實例的概況。
在存儲單元具有多個閾值以存儲多電平數(shù)據(jù)的非逸失性半導(dǎo)體存儲器件中，多位數(shù)據(jù)的每一位依據(jù)地址信號或控制信號分別寫入存儲單元并分層存儲。在這種情況下，多位數(shù)據(jù)可以連續(xù)寫入一個存儲單元，或當(dāng)數(shù)據(jù)一位一位地寫入所有存儲單元后，余下位的數(shù)據(jù)可以連續(xù)重新寫入這些存儲單元。
這樣，當(dāng)一個單元中存儲了兩位數(shù)據(jù)時，只訪問一次字線就可以讀出第一位數(shù)據(jù)，改變讀數(shù)據(jù)的電平，只訪問兩次字線就可以讀出下一位數(shù)據(jù)。這樣，減少了訪問字線的總次數(shù)，使用于讀取數(shù)據(jù)的時間縮短。
附圖的簡要描述

圖1用于說明根據(jù)本發(fā)明的多電平閃速存儲器中數(shù)據(jù)存儲系統(tǒng)的概念(地址空間的構(gòu)成)。
圖2的方框圖說明根據(jù)本發(fā)明的多電平閃速存儲器的一種實施方式。
圖3說明根據(jù)本發(fā)明的存儲單元的閾值與多電平閃速存儲器中存儲的數(shù)據(jù)之間的關(guān)系。
圖4說明根據(jù)本發(fā)明的多電平閃速存儲器中存儲單元中分層存儲的數(shù)據(jù)與用于區(qū)分這些數(shù)據(jù)的Z地址之間的關(guān)系。
圖5說明根據(jù)本發(fā)明的多電平閃速存儲器中編程與擦除時存儲單元閾值的變化。
圖6的電路圖具體描述存儲單元。
圖7的電路圖具體描述數(shù)據(jù)鎖存電路。
圖8的流程圖說明根據(jù)本實施方式讀取多電平閃速存儲器的過程。
圖9的時序圖說明讀取本實施方式的多電平閃速存儲器時存儲矩陣中信號的時序。
圖10的流程圖說明對本實施方式的多電平閃速存儲器編程的過程。
圖11的時序圖說明對本實施方式的多電平閃速存儲器編程時存儲矩陣中的信號時序。
圖12的流程圖說明從本實施方式的多電平閃速存儲器中擦除數(shù)據(jù)的過程。
圖13是使用本實施方式的多電平閃速存儲器的系統(tǒng)方框圖。
圖14的方框圖簡要說明根據(jù)本發(fā)明的多電平閃速存儲器的第二實施方式。
圖15的時序圖說明根據(jù)本發(fā)明的多電平閃速存儲器的第三實施方式的時分方法。
圖16說明根據(jù)本發(fā)明的多電平閃速存儲器的第四實施方式的地址的構(gòu)成。
圖17的電路圖說明根據(jù)本發(fā)明的多電平閃速存儲器中存儲矩陣的另一種實施方式。
圖18的電路圖說明根據(jù)本發(fā)明的多電平閃速存儲器中存儲矩陣的又一種實施方式。
圖19的電路圖說明根據(jù)本發(fā)明的多電平閃速存儲器中存儲矩陣的再一種實施方式。
圖20的電路圖也用于說明根據(jù)本發(fā)明的多電平閃速存儲器中存儲矩陣的另一種實施方式。
圖21簡要說明用于本實施方式的閃速存儲器的存儲單元結(jié)構(gòu)以及建立低閾電壓狀態(tài)(邏輯“0”)時的偏置條件。
圖22簡要說明用于本實施方式的閃速存儲器的存儲單元結(jié)構(gòu)以及建立低閾電壓狀態(tài)(邏輯“1”)時的偏置條件。
圖23說明根據(jù)早期申請的發(fā)明4值存儲單元的閾電壓與存儲的兩位數(shù)據(jù)之間的關(guān)系。
實施本發(fā)明的最好方式圖1說明本發(fā)明申請的存儲單元中可以存儲多電平值的存儲器的地址空間的概念。
根據(jù)本發(fā)明的半導(dǎo)體存儲器中的地址系統(tǒng)與常規(guī)的普通半導(dǎo)體存儲器一樣，可以根據(jù)X地址和Y地址來選擇存儲單元。此外，根據(jù)本發(fā)明，構(gòu)成的每一個存儲器可以存儲多位數(shù)據(jù)，此外通過與X地址和Y地址(以下稱為三維地址系統(tǒng))不同的地址(以下稱為Z地址)來選擇或指定存儲單元中相應(yīng)的多位(每一位都用數(shù)據(jù)“0”或“1”來表示)。在三維地址系統(tǒng)中，設(shè)想有三種方法用于Z地址1〕Z地址與X和Y地址共享輸入管腿，2〕獨立的專用Z地址輸入管腿，3〕命令碼中包含輸入的Z地址。
在Z地址與X和Y地址共享輸入管腿的方法1〕中包括當(dāng)X地址與Y地址的位數(shù)不同時，及當(dāng)輸入較少位數(shù)的地址時，未使用的管腿用作Z地址輸入的方法；以及包括X地址、Y地址、Z地址以時分的方式通過共用輸入管腿的地址多路方法。共用管腿的方法包括用于數(shù)據(jù)及命令碼的管腿與X地址、Y地址、Z地址的輸入共用的方法。在上述的方法2〕中，提供獨立的專用Z地址輸入管腿可以把該信號看作控制信號或選擇信號，而不看作地址信號(理由是具體來說，當(dāng)存儲在存儲單元中的數(shù)據(jù)位數(shù)為2時，用于識別它的地址可以只由單一一位組成)。因此，用于識別存儲單元中某位的信號不應(yīng)受它的稱謂影響，而應(yīng)根據(jù)其實質(zhì)判斷。
圖2是在上述訪問方法中將使用獨立的專用輸入管腿的方法2〕用于閃速存儲器的實施方式的方框圖。
該實施方式如此構(gòu)成諸如數(shù)據(jù)寫入、讀取或擦除操作的操作模式的改變?nèi)Q于從外部控制器輸入的命令碼，命令碼的輸入管腿也用作數(shù)據(jù)輸入/輸出管腿I/O。
圖2中，標(biāo)號10表示存儲矩陣，其中的存儲單元由排列成矩陣形式的具有浮柵的MOSFET組成；11表示連接到輸入/輸出管腿I/O上的多路器；12表示接收來自多路器11的寫入數(shù)據(jù)的數(shù)據(jù)輸入緩沖器；13表示將從存儲矩陣10讀出的數(shù)據(jù)通過輸入/輸出管腿I/O輸出到外部單元的數(shù)據(jù)輸出緩沖器；圖14表示命令譯碼控制電路，用于通過對來自外部單元的命令碼的譯碼產(chǎn)生內(nèi)部控制信號。該命令譯碼控制電路14具有控制功能(序列發(fā)生器)，連續(xù)產(chǎn)生并輸出控制信號給存儲器中的電路，以根據(jù)命令碼的譯碼結(jié)果執(zhí)行命令，并通過對給定的命令碼的譯碼自動執(zhí)行相應(yīng)的過程。與微程序類型的中央處理單元(CPU)的控制單元類似，其控制功能由ROM(只讀存儲器)形成，ROM中存有用于執(zhí)行命令(指令)的一系列微指令，控制功能生成相應(yīng)于該命令碼的微指令組的起始地址，將其送到微ROM(μROM)，開始執(zhí)行微程序。
圖2中的標(biāo)號15表示X地址譯碼器，對由外部單元輸入的X地址譯碼，使得存儲矩陣10中的字線處于選擇電平，并根據(jù)輸入的Z地址確定選擇的電平(Vewl-3,Vrwl-3,Vwvl-3,Vwwl-3,Vevl-3)；16表示Y地址譯碼器，對由外部單元輸入的Y地址譯碼以生成選擇信號；17表示具有靈敏(sense)放大器的靈敏鎖存電路，靈敏放大器個數(shù)相應(yīng)于數(shù)據(jù)線的條數(shù)，它們連接到存儲矩陣10的數(shù)據(jù)線，靈敏鎖存電路檢測數(shù)據(jù)線的電平，保存編程的數(shù)據(jù)以把數(shù)據(jù)線驅(qū)動到相應(yīng)于該數(shù)據(jù)的電位；18表示一系列列選開關(guān)，由Y譯碼器15輸出的選擇信號控制而選擇性地接通，把存儲矩陣10中相應(yīng)于Y地址的數(shù)據(jù)線連接到數(shù)據(jù)輸入緩沖器12或數(shù)據(jù)輸出緩沖器13。
除了上述電路外，本實施方式的多電平閃速存儲器中還有控制信號緩沖電路19，它接收來自外部單元的控制信號，將它們送入命令譯碼控制電路14；內(nèi)部電源產(chǎn)生電路20由電荷泵電路等組成，用于產(chǎn)生芯片內(nèi)所需的電壓，例如基于外部單元提供的電源電壓Vcc的讀取電壓Vrwl-3，編程電壓Vwwl-3，擦除電壓Vewl-3，以及校驗電壓Vevl-3；一致判定電路21，它根據(jù)編程或擦除時靈敏鎖存序列發(fā)生器17中的數(shù)據(jù)判定編程或擦除是否結(jié)束。
命令譯碼控制電路14具有的另外的功能是產(chǎn)生代表外部是否可以從外部訪問該器件的準(zhǔn)備/忙信號R/B，并將其輸出到內(nèi)部電路及外部單元。
此外，本實施方式的閃速存儲器的編程數(shù)據(jù)和命令的輸入共享外部端口(管腿)I/O。為達到此目的，控制信號緩沖電路19根據(jù)來自外部單元的控制信號輸入而改變多路器11，識別通過輸入/輸出管腿I/O輸入的信號，把它們送到數(shù)據(jù)輸入緩沖器12或命令譯碼控制電路14。本實施方式中，從外部單元輸入給閃速存儲器的控制信號包括復(fù)位信號RES，片選信號CE，編程控制信號WE，輸出控制信號OE，表示命令碼和數(shù)據(jù)有效的命令數(shù)據(jù)使能信號CDE，串行時鐘SC等。雖然不表示特別的限制，但本實施方式的閃速存儲器是這樣構(gòu)成的它與時鐘SC同步讀取在靈敏鎖存電路17保存的字線行上的數(shù)據(jù)，并與時鐘SC同步把編程數(shù)據(jù)行從外部單元傳送到靈敏鎖存序列發(fā)生器17。在這種情況下不需要Y地址。
圖3表示當(dāng)存儲單元中存有四個閾值之一時存儲的數(shù)據(jù)(兩位)與元件的閾值的分布之間的關(guān)系(定義)。在本實施方式中，寫入數(shù)據(jù)的存儲單元表現(xiàn)為四個閾值之一α或低于α,α到β,β到γ,γ或高于γ。利用下面將要描述的編程方法，把閾值為α或低于α的存儲單元定義為存儲兩位數(shù)據(jù)“01”的單元，把閾值為α到β的存儲單元定義為存儲兩位數(shù)據(jù)“00”的單元，把閾值為β到γ的存儲單元定義為存儲兩位數(shù)據(jù)“10”的單元，把閾值為γ或高于γ的存儲單元定義為存儲兩位數(shù)據(jù)“11”的單元。
在圖3中，α,β和γ是讀取數(shù)據(jù)時字線讀電平的值。α,β和γ的具體數(shù)值取決于電源電壓。例如，電源電壓為3.3V時，α為1.5V,β為2.0V,γ為2.5V。另外，在圖3中，閾值不應(yīng)該采用陰影區(qū)域中的值，以免發(fā)生錯誤的讀取，α0,α1,β0,β1,γ0與γ1表示編程時或擦除后執(zhí)行的校驗操作中的讀電平值。兩位數(shù)據(jù)“**”中，第一位(高位)是首先被編程的數(shù)據(jù)(以下稱為第一編程數(shù)據(jù))，第二位(低位)是后被編程的數(shù)據(jù)(以下稱為第二編程數(shù)據(jù))。
當(dāng)如上所述在存儲單元中存儲兩位數(shù)據(jù)時，可以用Z地址來選擇其中的每一位。即如圖4所示，當(dāng)Z地址為“0”時，連接到選中字線上的存儲單元中兩位存儲數(shù)據(jù)中的第一編程數(shù)據(jù)被指定；而當(dāng)Z地址為“1”時，連接到選中字線上的存儲單元中兩位存儲數(shù)據(jù)中的第二編程數(shù)據(jù)被指定。然而，當(dāng)?shù)谝痪幊虜?shù)據(jù)讀出時，選中字線的電位為β，以執(zhí)行一次讀取操作，這在下面還要描述。當(dāng)?shù)诙幊虜?shù)據(jù)讀出時，選中字線的電位為α和β，以執(zhí)行二次讀取操作。
下面參考附圖5描述應(yīng)用于本實施方式的閃速存儲器對數(shù)據(jù)編程的方法(改變閾值的方法)。
如圖5(A)所示，對數(shù)據(jù)編程前，所有存儲單元都進入擦除狀態(tài)(閾值為第二最小值，即約為1.7V，存儲的數(shù)據(jù)為“0”)。建立擦除狀態(tài)時，在采用的方法為所有存儲單元都存儲最大閾值的數(shù)據(jù)“11”，然后所有存儲單元中的閾值Vth都返回到擦除狀態(tài)“00”。
接著，寫入第一編程數(shù)據(jù)。此時，對于存儲數(shù)據(jù)“1”的存儲單元，如圖5(B)所示給它們施加偏置，編程使得處于擦除狀態(tài)、閾值為1.7V的該存儲單元的閾值變?yōu)樽罡叩拈撝导s2.8V。在結(jié)束了第一個編程數(shù)據(jù)寫入的步驟，既沒有最小閾值的存儲單元，也沒有第二大閾值的存儲單元。編程后，字線電平置為γ1，以進行校驗。本實施方式中的存儲器可以以這種方法讀取數(shù)據(jù)僅把第一編程數(shù)據(jù)寫入所有存儲單元，不寫第二編程數(shù)據(jù)，并把字線電平置為β。在這種情況下，Z地址必須置為“0”或(“1”)。當(dāng)相應(yīng)于Z地址為“0”和“1”的每一個存儲區(qū)域被定義為一層(plane)時，上述的方法中只使用了一層。
使用兩層時，寫入第一編程數(shù)據(jù)后寫入第二編程數(shù)據(jù)。此時如圖5(c)所示，第一編程數(shù)據(jù)為“0”的存儲單元的寫入與第一編程數(shù)據(jù)為“1”的存儲單元的寫入有所區(qū)別。如上所述，在寫入第一編程數(shù)據(jù)的過程中，數(shù)據(jù)為“1”的存儲單元要加偏置，因此閾值增加(以下稱為上寫(up-writing))。而在寫入第二編程數(shù)據(jù)的過程中，如圖5(c)所示，數(shù)據(jù)的寫入使閾值降低(以下稱為下寫(down-writing))。為了選擇性地建立狀態(tài)“11”，在寫入第一編程數(shù)據(jù)的情況下，可以只增加要被寫入的數(shù)據(jù)為“1”、狀態(tài)為“00”的存儲單元的閾值。然而也可以一次使?fàn)顟B(tài)為“00”的所有存儲單元的閾值增加，并僅使第一編程數(shù)據(jù)為“0”的那些存儲單元的閾值降低。
另外，在本實施方式中，當(dāng)?shù)谝痪幊虜?shù)據(jù)為“0”，第二編程數(shù)據(jù)為“1”時，施加的偏置使存儲單元的閾值降低，因此其狀態(tài)被改變?yōu)樽钚￠撝?閾值為約1.0V，存儲器的數(shù)據(jù)為“01”)。當(dāng)?shù)谝痪幊虜?shù)據(jù)為“1”，第二編程數(shù)據(jù)為“0”時，施加的偏置也使存儲單元的閾值降低，因此其狀態(tài)被改變?yōu)榈诙箝撝?閾值為約2.3V，存儲器的數(shù)據(jù)為“10”)。在本實施方式中，雖然不表示特別的限制，首先對第一編程數(shù)據(jù)為“0”、第二編程數(shù)據(jù)為“1”進行編程；然后對第一編程數(shù)據(jù)為“1”、第二編程數(shù)據(jù)為“0”進行編程。閾值降為1.0V時的偏壓或編程脈沖寬度與閾值降為2.3V時的不同。這是由于編程特性不同。
同時，當(dāng)?shù)谝痪幊虜?shù)據(jù)為“0”、第二編程數(shù)據(jù)也為“0”時，或當(dāng)?shù)谝痪幊虜?shù)據(jù)為“1”、第二編程數(shù)據(jù)也為“1”時，數(shù)據(jù)線上沒有使存儲單元的閾值變化的偏置。編程后使字線電平變?yōu)棣?和γ0來進行校驗。表1表示存儲單元的閾值是如何隨著編程操作變化的。每一個存儲單元的閾值為Vth1,Vth2,Vth3和Vth4(Vth1＜Vth2＜Vth3＜Vth4)。
表1<

如圖5(D)所示，為了擦除數(shù)據(jù)，具有最小閾值的存儲單元(存儲數(shù)據(jù)“01”)要進行上寫，具有最大閾值的存儲單元(存儲數(shù)據(jù)“11”)要下寫，以及具有第二大閾值的存儲單元(存儲數(shù)據(jù)“10”)也要改變。這樣，所有存儲單元的閾值都要變?yōu)榈诙钚顟B(tài)(存儲器數(shù)據(jù)為“00”)。此外下面還要描述，可以對第一編程數(shù)據(jù)的擦除和對第二編程數(shù)據(jù)的擦除。擦除后，通過使字線置于電平α1和β0進行校驗。
圖6說明存儲矩陣10的具體例子。本實施方式的存儲矩陣由兩部分(mats)構(gòu)成。靈敏鎖存電路SLT位于兩部分之間。未選中部分的數(shù)據(jù)線被預(yù)充到半預(yù)充電平，為選中部分數(shù)據(jù)線預(yù)充電平的一半。靈敏鎖存器以差分形式構(gòu)成以檢測數(shù)據(jù)。存儲矩陣相對于靈敏鎖存器SLT對稱。因此，圖6只表示出靈敏鎖存電路SLT和在其一側(cè)的部分。
如圖6所示，本實施方式中的存儲矩陣10由多個存儲序列MCC組成，每一個存儲序列都由在列的方向上并行排列、源和漏相互連接的n個存儲單元(具有浮柵的MOSFET)，這些存儲序列在行的方向(字線WL的方向)及列的方向(數(shù)據(jù)線DL的方向)排列。在每一個存儲序列MCC中，n個存儲單元MC1-MCn的源和漏都連接到公用的次級數(shù)據(jù)線SDL及連接到公用的次級源線SSL。次級數(shù)據(jù)線SDL通過開關(guān)MOSFET Qs1連接到總數(shù)據(jù)線DL。次級源線SSL可以通過開關(guān)MOSFET Qs2和公用源線CSL連接到地或連接到負電壓。
在多個存儲序列MCC中，在字線方向上排列的那些做在半導(dǎo)體襯底上的同一個阱區(qū)WELL中。為了提高存儲單元的閾值，例如-3V的負電壓加到阱區(qū)WELL，例如10V的電壓加在共享同一個阱區(qū)的字線上，以使得能進行上寫。為了擦除數(shù)據(jù)，共享同一個阱區(qū)的所有開關(guān)MOSFETQst1,Qst2接通，-3V的負電壓加在存儲單元的源與漏。
另一方面，為了降低存儲單元的閾值，一個例如-10V的負電壓加到選中的存儲單元連接的字線，一個例如4V的電壓加到相應(yīng)于選中存儲單元的總數(shù)據(jù)線DSL，選中存儲單元連接的次級數(shù)據(jù)線SDL上的開關(guān)MOSFETQs1接通，一個4V的電壓加到漏區(qū)。然而，次級源線SSL上的開關(guān)MOSFETQs2維持關(guān)斷。
為了讀取數(shù)據(jù)，例如1.5V,2.0V或2.5V的電壓加到選中存儲單元連接的字線上，相應(yīng)于選中存儲單元的總數(shù)據(jù)線DL被預(yù)充到例如1V的電位，選中存儲單元連接的次級數(shù)據(jù)線SDL上的開關(guān)MOSFET Qs2接通，地電位加到次級數(shù)據(jù)線上。此時，當(dāng)選中存儲單元接通時，相應(yīng)數(shù)據(jù)線上的電荷放電到公共源，電位降低。通過連接在總數(shù)據(jù)線DL一端的靈敏放大電路SLT放大該電位，讀取數(shù)據(jù)時，靈敏鎖存電路SLT檢測數(shù)據(jù)線的電平并保存。編程時，靈敏鎖存電路SLT保存該編程數(shù)據(jù)并給數(shù)據(jù)線施加相應(yīng)于保存的該數(shù)據(jù)的電位。
圖7具體說明了連接到數(shù)據(jù)線的靈敏鎖存電路SLT。如圖所示，每一個靈敏鎖存電路SLT都有靈敏放大器SA，其中的兩個CMOS反相器的輸入/輸出端相互連接在一起。在靈敏放大器SA與存儲矩陣10之間，有預(yù)充MOSFET Qp0,Qp1；使靈敏放大器SA的一個輸入/輸出端與總數(shù)據(jù)線DL連接/切斷的數(shù)據(jù)傳輸管MOSFET Qt0,Qt1；數(shù)據(jù)反相電路DIC；復(fù)位MOSFET Qr0,Qr1；用于一致判定的MOSFET Qj；列開關(guān)MOSFET Qc；用于識別第一個編程數(shù)據(jù)的數(shù)據(jù)濾波電路DFC等。
在圖7中，表示出兩個數(shù)據(jù)線預(yù)充MOSFET Qp，兩個數(shù)據(jù)傳輸管MOSFET Qt，兩個數(shù)據(jù)反相電路DIC及兩個復(fù)位MOSFET Qr的原因是為了分別表示出連接在奇數(shù)條數(shù)據(jù)線和偶數(shù)條數(shù)據(jù)線上的情況。來自Y譯碼電路的選擇信號加在列開關(guān)MOSFET Qc的柵上，數(shù)據(jù)線通過列開關(guān)MOSFET Qc和輸入/輸出線I/O連接到數(shù)據(jù)輸入緩沖器12和數(shù)據(jù)輸出緩沖器13。雖然沒有表示出來，但每一個靈敏放大器SA都通過電源饋送/關(guān)斷開關(guān)MOSFET連接到公用電源線和地線。當(dāng)這些開關(guān)接通時，靈敏放大器SA工作；這些開關(guān)斷開時，靈敏放大器不工作。
預(yù)充MOSFET Qp0或Qp1的源端連接到總數(shù)據(jù)線DL，漏端連接到電壓饋線VL0或VL1，柵接預(yù)充控制信號RPC0或RPC1。讀取數(shù)據(jù)時，預(yù)充MOSFET Qp0和Qp1接通，把總數(shù)據(jù)線預(yù)充至例如1V的電平。數(shù)據(jù)傳輸管MOSFET Qt0和Qt1連接在存儲矩陣10中的總數(shù)據(jù)線DL與靈敏放大器SA一側(cè)的總數(shù)據(jù)線DSL之間，其柵接傳輸控制信號TR0，TR1。字線被提升后，數(shù)據(jù)傳輸管MOSFET Qt0和Qt1接通，把數(shù)據(jù)線的電平傳送到靈敏放大器SA。在編程的同時，數(shù)據(jù)傳輸管MOSFET Qt0和Qt1接通，因此，保存在靈敏放大器SA中的編程數(shù)據(jù)被傳送到總數(shù)據(jù)線DL。
在數(shù)據(jù)反相電路DIC中，兩個MOSFET Qd1和Qd2串聯(lián)連接在總數(shù)據(jù)線DL和電壓饋送線UP之間?？刂菩盘朠C0,PC1加到MOSFET Q1的柵上，靈敏放大器SA一側(cè)的總數(shù)據(jù)線DLs連接到MOSFET Qd2的柵。復(fù)位MOSFET Qr0,Qr1的漏連接到總數(shù)據(jù)線DLs，源連接到地線GL0,GL1，柵接數(shù)據(jù)復(fù)位信號RSA0,RSA1。當(dāng)Qd1和Qd2接通時，總數(shù)據(jù)線DLS放電到地電位。
用作一致判定的MOSEET Qj連接在靈敏線EC0,EC1與地線GL2之間，其柵連接到靈敏放大器SA一側(cè)的總數(shù)據(jù)線DLs上，構(gòu)成一致判定電路21的電流靈敏電路CSC連接到每一根靈敏線EC0,EC1的一端。通過檢測數(shù)據(jù)線是否全部為低電平，判定讀出的數(shù)據(jù)是否全部為“0”。即，當(dāng)讀出的任一個數(shù)據(jù)為“1”時，相應(yīng)的MOSFET Qj接通，電流通過靈敏線EC0、EC1流到地，因此被電流靈敏電路CSC檢測到。
用于識別第一個編程數(shù)據(jù)的數(shù)據(jù)濾波電路DFC由MOSFET Qf1、Qf2和一個傳輸管MOSFET Qf3構(gòu)成，其中Qf1和Qf2串接在電壓饋送線DCP與靈敏放大器SA的一個輸入/輸出端之間，傳輸管MOSFET Qf3與列開關(guān)MOSFET Qc串聯(lián)連接?？刂菩盘朌C0加在MOSFET Qf1的柵上；控制信號DC1加在MOSFET Qf2的柵上。為了寫入與上述第一個編程數(shù)據(jù)對應(yīng)的第二個編程數(shù)據(jù)，MOSFET Qf1-MOSFET Qf3由控制信號及靈敏放大器SA中的數(shù)據(jù)控制。即，控制信號DC0置為高電平，DC1置為低電平，以使Qf1接通，Qf2關(guān)斷，因而使高電平信號加到Qf3的柵上，把所有數(shù)據(jù)線連接到輸入/輸出線I/O。同時，控制信號DC0置為低電平，DC1置為高電平，以使Qf1關(guān)斷，Qf2接通，因而使相應(yīng)于靈敏放大器SA中的數(shù)據(jù)電平的信號送到Qf3的柵，使數(shù)據(jù)線選擇性地連接到輸入/輸出線I/O。
下面參考流程圖8描述從本實施方式的存儲單元中讀取數(shù)據(jù)的過程。圖9表示數(shù)據(jù)讀出時存儲矩陣中的信號線和靈敏鎖存電路中的變化。圖8中的符號與圖6和圖7中的信號符號相對應(yīng)。一些符號的最后一個字符R或L用于區(qū)分該信號與靈敏鎖存電路SLT兩側(cè)的上半部分還是下半部分有關(guān)。PRL與PRR表示用于預(yù)充數(shù)據(jù)線的信號，相應(yīng)于圖7中的RPC。另外，DPB表示用于靈敏鎖存電源的開/關(guān)控制信號。
參考圖8，輸入讀命令時開始讀取操作。當(dāng)輸入的命令是讀取命令時，緊接命令之后或與其同時得到輸入的地址信號(步驟S1)。然后根據(jù)得到的地址中的Z地址判斷從存儲單元中讀取的數(shù)據(jù)是第一編程數(shù)據(jù)還是第二編程數(shù)據(jù)(步驟S2)。當(dāng)判斷該命令是讀取第一編程數(shù)據(jù)時，字線電平被置為中間讀出電平β，總數(shù)據(jù)線DL被預(yù)充，X地址被譯碼以提升字線WL(步驟S3,S4)。另外，此時次級數(shù)據(jù)線的開關(guān)MOSFET Qs1接通。
這樣，數(shù)據(jù)線的電平根據(jù)連接到選中字線的存儲單元中的第一編程數(shù)據(jù)保持或放電，因此次級源線上的開關(guān)MOSFET Qs2與數(shù)據(jù)傳輸管MOSFET Qt接通，使數(shù)據(jù)線的電平傳送到靈敏放大器SA，電源加到該靈敏放大器，使其激活(步驟S5)。這樣，讀出的數(shù)據(jù)被放大，并被保持在靈敏放大器中，列開關(guān)接通，讀出的數(shù)據(jù)送到數(shù)據(jù)輸出緩沖器，輸出到外部單元(步驟S6)。
當(dāng)在步驟S2中判定讀取的數(shù)據(jù)是存儲單元中的第二編程數(shù)據(jù)時，該過程進行到步驟S7，字線電平置為最高讀出電平γ，總數(shù)據(jù)線DL被預(yù)充，同時，X地址被譯碼以提升字線WL(步驟S8)。然后，數(shù)據(jù)線電平被傳送到靈敏放大器SA，使其激活，放大讀出的數(shù)據(jù)9(步驟S9)。然后控制數(shù)據(jù)反相電路DIC，利用靈敏放大器SA中保存的數(shù)據(jù)使數(shù)據(jù)線上的數(shù)據(jù)反相，該數(shù)據(jù)還用于下一次讀取時的預(yù)充操作(步驟S10)。然后，該字線電平被置為最低讀出電平α,X地址被譯碼，以提升字線WL電平(步驟S11，S12)。然后，數(shù)據(jù)線電平傳送到靈敏放大器SA，讀出的數(shù)據(jù)被靈敏放大器放大(步驟S13)。接著，控制數(shù)據(jù)反相電路DIC，利用靈敏放大器SA中保存的數(shù)據(jù)使數(shù)據(jù)線上的數(shù)據(jù)反相(步驟S14)。該數(shù)據(jù)再一次被靈敏放大器SA放大，要求的第二編程數(shù)據(jù)由靈敏放大器保存。因而列開關(guān)Qc接通，把讀出的數(shù)據(jù)送到數(shù)據(jù)輸出緩沖器，輸出到外部單元(步驟S15)。
在下面的表2中，L和H表示當(dāng)從存儲單元中讀取第二編程數(shù)據(jù)(1001)時數(shù)據(jù)線電平的變化，其中數(shù)據(jù)“01”,“00”,“10”和“11”在上述步驟S8-S15中存儲。這里L(fēng)表示數(shù)據(jù)線為低電平，H表示數(shù)據(jù)線為高電平。為了便于比較，表的最下一行表示當(dāng)通過使字線置于電平β，從存有數(shù)據(jù)0011的存儲單元中讀出第一編程數(shù)據(jù)(0011)時數(shù)據(jù)線的電平。從表2中可以看出，按照圖8的流程圖的控制正確讀出數(shù)據(jù)。
表2<t

下面參考圖10的流程圖描述數(shù)據(jù)寫入存儲單元的過程。假定開始編程前每一個存儲單元都被擦除，具有第二最低閾值。圖11表示在對數(shù)據(jù)編程時存儲矩陣和靈敏鎖存電路中的信號線中的變化。圖11中的符號與圖6和圖7中信號的符號相對應(yīng)。一些符號的最后一個字符R或L用于區(qū)分該信號與靈敏鎖存電路SLT兩側(cè)的上半部分還是下半部分有關(guān)。YGi表示列開關(guān)Qc的柵控制信號，PWL表示預(yù)充數(shù)據(jù)線的信號，它相應(yīng)于圖7中的信號PC。
如圖10所示，從外部單元接收到寫命令時開始編程操作。當(dāng)輸入的命令是寫命令時，緊接命令之后或與其同時得到輸入的地址信號與編程數(shù)據(jù)(步驟S21)。然后根據(jù)得到的地址中的Z地址判斷編程相應(yīng)于存儲單元的第一編程還是第二編程(步驟S22)。當(dāng)判斷是第一編程時，編程數(shù)據(jù)被傳送到靈敏鎖存器(步驟S23)。在這種情況下，控制數(shù)據(jù)濾波器DFC使得Qf1接通，所有的Qf3也接通，無條件地把編程數(shù)據(jù)傳送到靈敏放大器SA。接著，編程使編程數(shù)據(jù)為“1”的存儲單元的閾值增加(上寫)(步驟S24)。
例如通過給字線加10V電壓，給阱區(qū)加-3V電壓來執(zhí)行使存儲單元的閾值提高的操作。在以如上所述的實施方式構(gòu)成的存儲矩陣中，在同一區(qū)域中的存儲單元共享字線和阱區(qū)，因此不可能選擇性地使存儲單元的閾值提高。因此在上述的上寫操作中(步驟S24)，在同一個區(qū)域中共享字線的所有存儲單元的閾值都提高一次。即該操作使得存儲單元的狀態(tài)“00”變?yōu)闋顟B(tài)“11”。然后利用靈敏鎖存器SA鎖存的數(shù)據(jù)使選中字線的電平如此設(shè)置如圖21所示的偏壓加在要求寫入狀態(tài)“00”的存儲單元上，使開關(guān)MOSFET Qs1和數(shù)據(jù)傳輸管MOSFET Qt接通以設(shè)置選中的數(shù)據(jù)線的電平，因而使浮柵上的電荷放電，降低閾值。
然后連接到寫入數(shù)據(jù)的存儲單元的字線電平置為β0以提升選中字線WL，進行校驗(步驟S25)。該校驗與上述讀取第一編程數(shù)據(jù)的操作相同，不再詳細描述。校驗之后，要通過電流靈敏電路CSC判定由所有靈敏放大器SA鎖存的數(shù)據(jù)是否都為“0”(步驟S26)。校驗正常編程的存儲單元時，靈敏放大器SA保存的數(shù)據(jù)從“1”變?yōu)椤?”。相應(yīng)于沒充分編程的存儲單元的靈敏放大器仍維持數(shù)據(jù)“1”。當(dāng)靈敏放大器的所有數(shù)據(jù)不都是“0”時，過程返回步驟S24，利用靈敏鎖存器中保存的數(shù)據(jù)再一次編程。當(dāng)通過校驗操作判定靈敏鎖存器的數(shù)據(jù)都為“0”時，編程操作終止。
另一方面，當(dāng)在步驟22判定所執(zhí)行的編程是存儲單元的第二編程時，過程進行到步驟S27。如該實施方式的前面所述，第二編程必須根據(jù)第一編程數(shù)據(jù)分別執(zhí)行。因此在步驟S27，首先讀出第一編程數(shù)據(jù)。此時的字線電平為β。為了讀取數(shù)據(jù)，總數(shù)據(jù)線DL預(yù)充，然后以和讀操作時相同的方式提升字線WL電平。之后，控制數(shù)據(jù)反相電路DIC使通過靈敏放大器SA讀出的數(shù)據(jù)反相(步驟S28)。
下面，控制數(shù)據(jù)濾波電路DFC(Qf2接通)使靈敏放大器SA根據(jù)靈敏放大器SA保持的數(shù)據(jù)取得輸入的編程數(shù)據(jù)(步驟S29)。此時，靈敏放大器SA保存反相的讀出數(shù)據(jù)和輸入數(shù)據(jù)的邏輯積(AND)的數(shù)據(jù)。下面的表3表示當(dāng)從存有數(shù)據(jù)“0011”的存儲器中讀出第一編程數(shù)據(jù)及在上述步驟S27-S29中輸入第二編程數(shù)據(jù)“1100”時數(shù)據(jù)的變化。從表3中可以理解，只有在圖5(C)的上半部分相應(yīng)于數(shù)據(jù)從“00”變?yōu)椤?1”的存儲單元的靈敏放大器中的數(shù)據(jù)“1”保持。
表3

其后設(shè)置選中字線的電平和選中數(shù)據(jù)線的電平，使如圖21所示的偏壓加在靈敏放大器保存的數(shù)據(jù)為“1”的存儲單元上，開關(guān)MOSFET Qs1和數(shù)據(jù)傳輸管MOSFET Qt接通，以使電荷從浮柵上放電，降低閾值(步驟S30)。
然后，執(zhí)行編程的字線電平置為α0，選中字線WL的電平提升以執(zhí)行校驗(步驟S31)。校驗之后，電流靈敏電路CSC判定是否所有靈敏鎖存器的數(shù)據(jù)都為“0”(步驟S32)。當(dāng)校驗的是正常編程的存儲單元時，靈敏放大器SA保存的數(shù)據(jù)從“1”變?yōu)椤?”，而相應(yīng)于沒有充分編程的存儲單元的靈敏放大器SA中的數(shù)據(jù)仍為“1”。當(dāng)靈敏鎖存器的數(shù)據(jù)不全為“0”時，過程返回步驟S30，利用靈敏鎖存器中保存的數(shù)據(jù)再一次進行編程。當(dāng)校驗操作判定靈敏鎖存器的數(shù)據(jù)全為“0”時，第一編程操作結(jié)束。
下面過程進行到步驟S33，靈敏放大器SA再一次取得第二編程數(shù)據(jù)。此時，控制數(shù)據(jù)濾波器DFC使Qf1和所有Qf3接通，把編程數(shù)據(jù)無條件傳送到靈敏放大器。然后控制數(shù)據(jù)反相電路DIC，使由靈敏放大器SA讀出的數(shù)據(jù)反相(步驟34)。然后利用靈敏放大器SA保存的數(shù)據(jù)對數(shù)據(jù)線進行預(yù)充，以讀取數(shù)據(jù)(步驟S35)。此時，字線電平為β，和用于讀出第一編程數(shù)據(jù)的相同。因此第一編程數(shù)據(jù)為“0”的存儲單元接通，因此數(shù)據(jù)線放電，相應(yīng)的靈敏放大器中的數(shù)據(jù)變?yōu)椤?”。下面的表4表示從存有數(shù)據(jù)“0011”的存儲單元中讀出第一編程數(shù)據(jù)、輸入的第二編程數(shù)據(jù)為“1100”時上述步驟S33-S35中，數(shù)據(jù)的變化。從表4中可以理解，數(shù)據(jù)“1”僅留存在相應(yīng)于在圖5(c)的下半部分的數(shù)據(jù)從“11”變?yōu)椤?0”的存儲單元的靈敏放大器中。
表4

然后，把選中字線的電平和選中數(shù)據(jù)線的電平置為使如圖21所示的偏壓加在靈敏放大器保存的編程數(shù)據(jù)為“1”的存儲單元上，為了使電荷從浮柵上放電及降低閾值，開關(guān)MOSFET Qs1和數(shù)據(jù)傳輸管MOSFET Qt接通(步驟S36)。
然后編程字線的電平置為γ0，選中字線WL的電平提升以執(zhí)行校驗(步驟S37)。校驗之后，電流靈敏電路CSC判定所有靈敏鎖存器的數(shù)據(jù)是否都為“0”(步驟S38)。當(dāng)校驗的是正常編程的存儲單元時，靈敏放大器SA保存的數(shù)據(jù)從“1”變?yōu)椤?”，而相應(yīng)于沒有充分編程的存儲單元的靈敏放大器SA中的數(shù)據(jù)仍為“1”。當(dāng)靈敏鎖存器的數(shù)據(jù)不全為“0”時，過程返回步驟S36，利用靈敏鎖存器中保存的數(shù)據(jù)再一次進行編程。當(dāng)校驗操作判定靈敏鎖存器的數(shù)據(jù)全為“0”時，編程操作結(jié)束。
在以上的描述中，為了在上述實施方式中寫入第一編程數(shù)據(jù)(上寫)，在所有存儲單元的閾值都提升一次后只有需要維持狀態(tài)“00”的存儲單元的閾值降低。然而，也可能通過下述的方法執(zhí)行編程操作只選擇性地使要求寫入的第一編程數(shù)據(jù)為“1”的存儲單元的閾值增加。
即，電壓只加在閾值不增加的存儲單元的漏端，溝道只在柵電極下形成，阻止電荷注入到浮柵上。具體來說，例如10V的電壓加在字線上，例如-3V的電壓加在阱區(qū)。然后，例如3V的電壓加在不希望狀態(tài)從“00”變?yōu)椤?1”的存儲單元的漏端，例如-3V的電壓加在希望狀態(tài)從“00”變?yōu)椤?1”的存儲單元的漏端。校驗時的字線電平為γ1。
下面參考流程圖12描述擦除存儲單元中存儲的數(shù)據(jù)的過程。
如圖12所示，從外部單元接收到擦除命令時開始擦除操作。當(dāng)輸入的命令是擦除命令時，緊接命令之后或與其同時輸入地址信號(步驟S41)。然后根據(jù)得到的地址中的Z地址判斷要擦除的數(shù)據(jù)是存儲單元中的第一編程數(shù)據(jù)還是第二編程數(shù)據(jù)(步驟S42)。當(dāng)判斷是第一編程數(shù)據(jù)時，從X地址指定的存儲單元中讀取第二編程數(shù)據(jù)，將其輸出到存儲器外部(步驟S43)。由控制器等將輸出到外部單元的第二編程數(shù)據(jù)存儲到緩沖存儲器中。
之后，從輸入地址指定的存儲單元中讀取第一編程數(shù)據(jù)，保存在靈敏鎖存器中(步驟S44)。利用保存的該數(shù)據(jù)，設(shè)置選中字線的電平和選中數(shù)據(jù)線的電平，將如圖21所示的偏壓加到讀出的數(shù)據(jù)為“1”的存儲單元上，因而使開關(guān)MOSFET Qs1和數(shù)據(jù)傳輸管MOSFET Qt接通，使電荷從浮柵上放電，降低閾值以實現(xiàn)擦除(步驟S45)。
然后擦除字線的電平置為β0，以提升選中的字線WL以執(zhí)行校驗(步驟S46)。校驗操作與上述讀取數(shù)據(jù)的操作相同(圖8)，不再詳細描述。校驗后，電流靈敏電路CSC判定所有靈敏鎖存器的數(shù)據(jù)是否都為“0”(步驟S47)。當(dāng)校驗的是正常編程的存儲單元時，靈敏鎖存器保存的數(shù)據(jù)從“1”變?yōu)椤?”，而相應(yīng)于沒有正確編程的存儲單元的靈敏鎖存器中的數(shù)據(jù)仍為“1”。當(dāng)靈敏鎖存器的數(shù)據(jù)不全為“0”時，過程返回步驟S45，利用靈敏鎖存器中保存的數(shù)據(jù)再一次進行擦除。
當(dāng)校驗操作判定靈敏鎖存器SA的數(shù)據(jù)全為“0”時，字線電平被置為α1，并提升選中字線的電平以執(zhí)行校驗(步驟48)。校驗后，判定所有靈敏鎖存器SA的數(shù)據(jù)是否都為“1”(步驟S49)。通過一致判定電路很容易實現(xiàn)全部為“1”的判定，一致判定電路由在靈敏鎖存器SA和電流靈敏電路CSC對面的MOSFET Qj組成，或用由P溝MOSFET代替圖7中的MOSFET(N溝)Qj組成的類似電路構(gòu)成。當(dāng)靈敏鎖存器的數(shù)據(jù)不全為“1”時，過程進行到步驟S50，利用靈敏鎖存器中保存的數(shù)據(jù)提高讀出數(shù)據(jù)為“0”的存儲單元的閾值，執(zhí)行編程，然后再一次進行校驗(步驟S51)。當(dāng)通過校驗操作判定靈敏鎖存器中的數(shù)據(jù)全為“0”時(步驟S52)，存儲在外部緩沖存儲器中的第二編程數(shù)據(jù)被送入，寫入存儲器(步驟S53)。該編程操作按照類似于圖10的流程圖的過程執(zhí)行。
當(dāng)在步驟S42判定被擦除的數(shù)據(jù)是存儲單元的第二編程數(shù)據(jù)時，過程進行到步驟S60的擦除第二編程數(shù)據(jù)。執(zhí)行擦除第二編程數(shù)據(jù)的過程基本與步驟S41-S51中擦除第一編程數(shù)據(jù)的過程相同。區(qū)別在于在擦除第二編程數(shù)據(jù)前，第一編程數(shù)據(jù)被讀出，存入外部緩沖存儲器；在擦除第二編程數(shù)據(jù)時，根據(jù)第一編程數(shù)據(jù)使閾值增加的擦除與使閾值降低的擦除分別執(zhí)行。由于根據(jù)第一編程數(shù)據(jù)使閾值增加的擦除與使閾值降低的擦除分別執(zhí)行，所以采用類似于用于執(zhí)行圖10的編程的流程圖中的步驟S27-S38的控制操作。
圖13說明用上述實施方式中的多電平閃速存儲器的系統(tǒng)的結(jié)構(gòu)。
雖然不是特別的限制，本實施方式的系統(tǒng)包括用于控制整個系統(tǒng)的微處理器(CPU)120；用于存儲系統(tǒng)的程序和固定數(shù)據(jù)的只讀存儲器(ROM)130、能隨機寫入/讀出數(shù)據(jù)以給CPU110提供工作區(qū)的隨機存取存儲器(RAM)；包含上述實施方式的多電平閃速存儲器141、142....的本地存儲器140；用于控制本地存儲器140中的數(shù)據(jù)的讀、寫和擦除的存儲控制器150；用于在擦除或重寫本地存儲器140中的數(shù)據(jù)時存儲第二編程數(shù)據(jù)或第一編程數(shù)據(jù)的緩沖存儲器160。
CPU110,ROM120,RAM130和存儲控制器150通過總線170連接在一起，總線170包括控制總線171、地址總線172以及數(shù)據(jù)總線173。閃速存儲器141、142....、存儲控制器150及緩沖存儲器160通過局部總線180連接在一起，局部總線180包括時鐘總線181、地址總線182及I/O總線183，雖然不是特別的限制，但這些集成電路和總線都安裝在單獨一塊板子上，例如印刷電路板上。
存儲控制器150包括用于同CPU110接口的接口電路151；用于產(chǎn)生并輸出讀取命令、寫命令、擦除命令及響應(yīng)來自CPU110的指令送到閃速存儲器141、142....的數(shù)據(jù)傳輸時鐘；基于CPU110輸出的邏輯地址把地址轉(zhuǎn)變成閃速存儲器141、142....的物理地址、并把它們轉(zhuǎn)變成上述三維地址的地址控制器153；把從閃速存儲器141、142....讀出的數(shù)據(jù)傳送到RAM130、來自RAM130的編程數(shù)據(jù)傳送到閃速存儲器141、142....的數(shù)據(jù)I/O控制器154。
圖14-17說明依靠存儲單元的分層結(jié)構(gòu)來區(qū)分數(shù)據(jù)的系統(tǒng)的另一個實施方式(相應(yīng)于上述實施方式基于Z地址的方法)。
圖14說明一種輸入結(jié)構(gòu)，其中Z地址與數(shù)據(jù)、命令、X地址及Y地址一起都通過輸入/輸出管腿I/O以時分方式輸入，而不是讓Z地址通過專用外部端口(參看圖2的符號AZ)輸入。輸入到輸入/輸出管腿I/O的Z地址通過多路器11送到X地址譯碼器15。同樣，X地址和Y地址也通過多路器11送到X地址譯碼器15和Y地址譯碼器16。利用來自外部單元的控制信號CDE相互區(qū)分命令或數(shù)據(jù)和地址。命令和數(shù)據(jù)相互區(qū)分的方法是命令與寫使能信號WE同步輸入，而數(shù)據(jù)與串行時鐘SC同步輸入。
與上述共用管腿的地址多路方法相關(guān)，可以設(shè)計出在不同的時間分別取得X地址和Y地址的方法，以及如圖15所示利用X地址中不用的位取得Z地址的方法。圖16的方法說明利用八位輸入/輸出管腿I/O取得14位X地址的情況下，利用兩個最高的不用位中的一位取得Z地址(1位)的地址結(jié)構(gòu)。
也可以在命令中包括Z地址，而不是在X地址中包括Z地址。然而，可以為取決于存儲單元的分層結(jié)構(gòu)的每一個數(shù)據(jù)單獨提供讀命令、寫命令和擦除命令。即使在這種情況下，如圖14所示，也可以采用圖14所示的以時分方法輸入地址和命令的方法及如圖2所示的通過單獨的外部端口輸入的方法。另外，除了地址或命令，也可以用控制信號或選擇信號來區(qū)分取決于存儲單元分層結(jié)構(gòu)的數(shù)據(jù)。
圖17-20說明存儲矩陣10的其它結(jié)構(gòu)。在上述實施方式的存儲矩陣(參看圖6)中，在數(shù)據(jù)線的方向上排列的n個存儲單元MC的源都連接到公用的次級源線SSL上，漏都連接到公用的次級數(shù)據(jù)線SDL上，次級數(shù)據(jù)線SDL通過開關(guān)MOSFET Qs1連接到數(shù)據(jù)線上，次級源線SSL通過開關(guān)MOSFET Qs2連接到共用源線CSL上。在圖17所示的實施方式中，存儲單元MC在數(shù)據(jù)線的方向上成對排列，每一對的共用漏CD都連接到相應(yīng)的總數(shù)據(jù)線DL上，字線WL方向上的存儲單元的源都連接到用于每一行存儲單元的共用源線CSL上。連接到每一條數(shù)據(jù)線上的靈敏鎖存電路SLT與上述實施方式的存儲矩陣(參看圖6)中的相同。在本實施方式的存儲矩陣中，除了通過開關(guān)MOSFET Qs1,Qs2的控制操作外，讀取/編程操作以和上述實施方式的存儲矩陣(參看圖6)完全相同的方式執(zhí)行。進一步還可以提供受開關(guān)MOSFET Qs1和Qs2控制的次級數(shù)據(jù)線和次級源線。
圖18是通常所說的與非(NAND)類型的存儲矩陣。N個存儲單元MC1-MCn在總數(shù)據(jù)線DL的方向上排列，它們的溝道串聯(lián)連接，其一端(圖中的下端)通過開關(guān)MOSFET Qs1連接到總數(shù)據(jù)線DL，其另一端(上端)通過開關(guān)MOSFET Qs2連接到共用源線CSL上。在這個實施方式中，除選中字線以外的字線的電位置于使開關(guān)MOSFET不論連接的存儲單元的閾值如何都接通的高電平，而選中字線置于相應(yīng)于第一編程數(shù)據(jù)或第二編程數(shù)據(jù)的電位，由此讀取或編程數(shù)據(jù)。這樣，選中存儲單元就完成了讀取/編程操作。
參考圖19,N個存儲單元MC1-MCn在總數(shù)據(jù)線DL的方向上排列，它們的溝道串聯(lián)連接，共用源和共用漏交替連接到次級數(shù)據(jù)線SDL和次級源線SSL，次級數(shù)據(jù)線SDL通過開關(guān)MOSFET Qs1連接到相應(yīng)的總數(shù)據(jù)線DL。除了在總數(shù)據(jù)線的方向上相鄰的存儲單元共用源和漏以及沒有開關(guān)MOSFET Qs2外，本實施方式與上述實施方式的存儲矩陣(參看圖6)相同。除了Qs2的控制外，通過同樣的控制執(zhí)行讀取/編程操作。然而也可以在次級源線SSL和共用源線CSL之間提供Qs2。
圖20說明上述實施方式(圖6)的改進方案，它與在數(shù)據(jù)線的方向上排列的N個存儲單元MC的漏都連接到共用次級數(shù)據(jù)線SDL、共用次級數(shù)據(jù)線SDL又通過開關(guān)MOSFET Qs1連接到數(shù)據(jù)線的方案相同。然而在本實施方式中，存儲單元在字線的方向上成對連接，它們的共用源連接到次級源線SSL上，以減少次級源線SSL的數(shù)量。次級源線SSL通過開關(guān)MOSFET Qs2連接到共用源線CSL上。可以以與圖7完全相同的方式構(gòu)成靈敏鎖存電路SLT，通過同樣的控制執(zhí)行讀取/編程操作。
如上所述，在本實施方式的非逸失性半導(dǎo)體存儲器中，通過設(shè)置多個閾值使多電平的數(shù)據(jù)存儲在存儲單元中，兩位數(shù)據(jù)的每一位依據(jù)地址信號或控制信號分別寫入一個存儲單元中。因此在讀取數(shù)據(jù)時，只訪問字線一次就可以讀出第一位(第一編程數(shù)據(jù))，而通過訪問字線兩次同時改變字線電平來讀出第二位(第二編程數(shù)據(jù))。這可能使得訪問字線的總的次數(shù)減少，讀取數(shù)據(jù)的時間縮短。
另外在上述實施方式中，在存儲矩陣的數(shù)據(jù)線和放大讀出數(shù)據(jù)的靈敏放大器之間提供數(shù)據(jù)反相電路，使得可能有效地讀出第二編程數(shù)據(jù)。
另外在上述實施方式中，在數(shù)據(jù)輸入緩沖器與靈敏放大器之間提供數(shù)據(jù)濾波器，用來根據(jù)通過靈敏放大器讀出的數(shù)據(jù)控制編程數(shù)據(jù)的輸入，使得可能根據(jù)第一編程數(shù)據(jù)有效地寫入第二編程數(shù)據(jù)。
另外在上述實施方式中，用于根據(jù)存儲單元的分層結(jié)構(gòu)區(qū)分數(shù)據(jù)的地址信號以時分方法與命令或數(shù)據(jù)一同輸入，使得可能減少要求的外部端口(管腿)的數(shù)量。
前面通過實施方式的方法描述了本發(fā)明人完成的發(fā)明，但是本發(fā)明絕不僅限于這些實施方式，可以以各種方式修改本發(fā)明而不脫離本發(fā)明的實質(zhì)和范圍。例如，上述實施方式涉及的存儲單元存儲的數(shù)據(jù)是兩位的情況。然而存儲單元中存儲的數(shù)據(jù)為三位或更多位的非逸失性存儲器也可以采用本發(fā)明。
另外而在上述實施方式中，具有第二最低閾值的存儲單元被認為是擦除狀態(tài)的存儲單元。然而，任何其它電平的閾值都可以用于建立擦除狀態(tài)。另外在本實施方式中，通過執(zhí)行相應(yīng)于存有數(shù)據(jù)“1”的靈敏放大器的存儲單元的編程來改變閾值。然而也可以通過執(zhí)行相應(yīng)于存有數(shù)據(jù)“0”的靈敏放大器的存儲單元的編程來改變閾值。
工業(yè)適用范圍前面的描述與由本發(fā)明人完成的發(fā)明應(yīng)用于作為本發(fā)明的背景的閃速存儲器有關(guān)。然而，本發(fā)明絕不僅限于此，而是可以應(yīng)用于使用FAMOSs作為存儲元件的一般非逸失性存儲器，以及配備有具有多個閾值的存儲單元的半導(dǎo)體存儲器。
權(quán)利要求
1一種驅(qū)動非逸失性半導(dǎo)體存儲器的方法，其中的存儲單元具有兩個或更多閾值，通過兩個或更多步驟改變字線電平從中讀出數(shù)據(jù)以在存儲單元中存儲兩位或更多位數(shù)據(jù)，其中依據(jù)地址信號或控制信號分別將多位數(shù)據(jù)中的每一位寫入存儲單元，以實現(xiàn)讀取和擦除。
2根據(jù)權(quán)利要求1的驅(qū)動非逸失性半導(dǎo)體存儲器的方法，其中所述的存儲單元存儲兩位或更多位數(shù)據(jù)，其擦除狀態(tài)相應(yīng)于其第二最低閾值。
3根據(jù)權(quán)利要求2的驅(qū)動非逸失性半導(dǎo)體存儲器的方法，其中較早寫入存儲單元的那一位數(shù)據(jù)相應(yīng)于第二最低狀態(tài)的閾值及相應(yīng)于最高狀態(tài)的閾值。
4根據(jù)權(quán)利要求3的驅(qū)動非逸失性半導(dǎo)體存儲器的方法，其中較晚寫入存儲單元的那一位數(shù)據(jù)相應(yīng)于最低狀態(tài)的閾值及相應(yīng)于第二最高狀態(tài)的閾值。
5根據(jù)權(quán)利要求4的驅(qū)動非逸失性半導(dǎo)體存儲器的方法，其中在對較晚進入存儲單元的數(shù)據(jù)編程時，首先執(zhí)行從第二最低狀態(tài)的閾值變?yōu)樽畹蜖顟B(tài)的閾值的編程，然后再執(zhí)行從最高狀態(tài)的閾值變?yōu)榈诙郀顟B(tài)的閾值。
6根據(jù)權(quán)利要求1、2、3、4或5的驅(qū)動非逸失性半導(dǎo)體存儲器的方法，其中基于第一地址信號選擇字線，基于第二地址信號從共同使用該字線的多個存儲單元中選擇要求的存儲單元，基于第三個地址信號選擇存儲單元中多位數(shù)據(jù)中的位。
7根據(jù)權(quán)利要求1、2、3、4、5或6的驅(qū)動非逸失性半導(dǎo)體存儲器的方法，其中在重寫存儲在存儲單元中的各位數(shù)據(jù)中首先編程的第一編程數(shù)據(jù)時，較后寫入的第二編程數(shù)據(jù)被讀出并寫入緩沖存儲器，擦除該存儲單元，寫入新的第一編程數(shù)據(jù)，然后寫入保存在緩沖存儲器中的第二編程數(shù)據(jù)。
8根據(jù)權(quán)利要求1、2、3、4、5或6的驅(qū)動非逸失性半導(dǎo)體存儲器的方法，其中在重寫存儲在存儲單元中的各位數(shù)據(jù)中后來編程的第二編程數(shù)據(jù)時，首先寫入的第一編程數(shù)據(jù)被讀出并寫入緩沖存儲器，擦除該存儲單元，寫入保存在緩沖存儲器中的第一編程數(shù)據(jù)，然后寫入新的第二編程數(shù)據(jù)。
9根據(jù)權(quán)利要求1、2、3、4、5、6、7或8的驅(qū)動非逸失性半導(dǎo)體存儲器的方法，其中在將任何存儲單元的閾值從低狀態(tài)變?yōu)楦郀顟B(tài)時在同一區(qū)域中的所有存儲單元的閾值增加一次，不需要增加的存儲單元的閾值降低。
10根據(jù)權(quán)利要求1、2、3、4、5、6、7或8的驅(qū)動非逸失性半導(dǎo)體存儲器的方法，其中當(dāng)存儲單元由具有控制柵和浮柵的MOSFET構(gòu)成時，及當(dāng)共享字線的存儲單元位于同一個阱區(qū)中時，閾值必須增加的存儲單元的漏電壓與在把任何存儲單元的閾值從低狀態(tài)變?yōu)楦郀顟B(tài)時閾值不必增加的在同一區(qū)域中的存儲單元不同，預(yù)定的偏壓加在控制柵和阱區(qū)之間。
11一種非逸失性半導(dǎo)體存儲器，其中的存儲單元具有兩個或更多個閾值，通過在兩個或更多個步驟中改變字線電平讀取，以把兩位或更多位數(shù)據(jù)存入存儲單元，其中將數(shù)據(jù)的每一位分層存儲在存儲單元中，用地址信號或控制信號區(qū)分每一層數(shù)據(jù)。
12根據(jù)權(quán)利要求11的非逸失性半導(dǎo)體存儲器，其中提供為區(qū)分所述存儲單元的分層數(shù)據(jù)輸入地址信號或控制信號的專用端口。
13根據(jù)權(quán)利要求11的非逸失性半導(dǎo)體存儲器，其中為區(qū)分所述存儲單元的分層數(shù)據(jù)的地址信號或控制信號與其它地址信號或數(shù)據(jù)信號一起以時分方式通過共用外部端口輸入。
14根據(jù)權(quán)利要求11,12或13的非逸失性半導(dǎo)體存儲器，其中在存儲矩陣的數(shù)據(jù)線與放大讀出數(shù)據(jù)的靈敏放大器之間提供數(shù)據(jù)反相電路。
15根據(jù)權(quán)利要求11,12,13或14的非逸失性半導(dǎo)體存儲器，其中在所述靈敏放大器與數(shù)據(jù)輸入緩沖器之間提供數(shù)據(jù)濾波電路，以根據(jù)靈敏放大器讀出的數(shù)據(jù)控制編程數(shù)據(jù)的輸入。
16一種數(shù)據(jù)處理系統(tǒng)，包括微處理器，權(quán)利要求11、12、13、14或15的非逸失性半導(dǎo)體存儲器，用于控制所述存儲器的讀取、編程和擦除的控制器，以及用于暫時存儲從所述存儲器中讀出的數(shù)據(jù)的緩沖存儲器，其中所述的微處理器和所述的控制器通過總總線連接在一起，所述的控制器和所述的存儲器通過局部總線連接在一起。
全文摘要
在設(shè)置多個閾值以在存儲單元中存儲多電平數(shù)據(jù)的非逸失性半導(dǎo)體存儲器中,多位數(shù)據(jù)的每一位根據(jù)地址信號或控制信號分別寫入存儲單元,以執(zhí)行讀取和擦除。具體來說,存儲矩陣如此構(gòu)成:能通過三維地址X,Y和Z來訪問它,并通過Z地址來區(qū)分存儲單元中的多位數(shù)據(jù)。
文檔編號G11C16/06GK1222246SQ96180332
公開日1999年7月7日 申請日期1996年7月10日 優(yōu)先權(quán)日1996年7月10日
發(fā)明者山田直樹, 佐藤弘, 辻川哲也, 宮澤一幸 申請人:株式會社日立制作所