本發(fā)明涉及集成電路，具體涉及一種加速ddr類動態(tài)存儲器寫入均衡訓(xùn)練效率的電路。

背景技術(shù)：

1、??動態(tài)存儲器（dynamic?random?access?memory,??dram）?是一種半導(dǎo)體存儲器，主要作用原理是利用?電容內(nèi)存儲電荷的多寡來代表一個二進(jìn)制比特（bit）是1還是0。由于在現(xiàn)實中晶體管會有漏電電流的現(xiàn)象，導(dǎo)致電容上所存儲的電荷數(shù)量并不足以正確地判別數(shù)據(jù)，從而導(dǎo)致數(shù)據(jù)毀損。因此，對于dram來說，周期性地充電是一個無可避免的要件。由于這種需要定時刷新的特性，因此被稱為“動態(tài)”存儲器。?dram與?靜態(tài)存儲器（?sram）的主要區(qū)別在于，sram只要存入數(shù)據(jù)后，即使不刷新也不會丟失記憶，而dram則需要定時刷新以維持?jǐn)?shù)據(jù)的完整性。dram的存儲時間較短，通常在10-100毫秒之間，但由于計算機(jī)處理速度在納秒級別，因此對于計算機(jī)系統(tǒng)來說已經(jīng)足夠使用。dram采用動態(tài)存儲單元，適用于主存儲器，因為其容量大、功耗低，但需要定期刷新以維持?jǐn)?shù)據(jù)完整性。

2、當(dāng)前主流的動態(tài)存儲器如ddr5、lpddr5等在初始化training階段均需要通過不斷調(diào)節(jié)相對時延進(jìn)行相位偏差檢測以達(dá)到對齊命令時鐘和數(shù)據(jù)時鐘的目的。在lpddr5的協(xié)議中，定義wck2ck?leveling的方式是顆粒側(cè)通過比較wck的上升沿和ck的上升沿的前后關(guān)系，在所有dq信號（雙向數(shù)據(jù)端口）上通過高或低反饋給控制器端以進(jìn)行相應(yīng)的相位調(diào)整，最終達(dá)到上升沿對齊的目的。由于現(xiàn)有的反饋方式為所有dq信號同步反饋高或低，一次延時調(diào)節(jié)只能反饋一次兩路時鐘的相位關(guān)系且無法指示相位偏差的程度，使得均衡訓(xùn)練的效率較低。

技術(shù)實現(xiàn)思路

1、本發(fā)明的目的是提供一種加速ddr類動態(tài)存儲器寫入均衡訓(xùn)練效率的電路，該電路在顆粒端增加了多個不同的延時和采樣電路，以達(dá)到控制器端基于一個延時設(shè)定，即可獲得多種延時設(shè)定下的相位偏差信息。

2、一種加速ddr類動態(tài)存儲器寫入均衡訓(xùn)練效率的電路，包括：至少一個延時電路和至少一個采樣電路；

3、所述延時電路位于顆粒端，用于增加命令時鐘和數(shù)據(jù)時鐘的延遲；

4、所述采樣電路位于顆粒端，用于檢測被延時電路延遲之后的命令時鐘和數(shù)據(jù)時鐘之間的相位關(guān)系。

5、優(yōu)選地，每個所述延時電路的延遲不相等。

6、優(yōu)選地，所述延時電路包括：壓控電壓偏置模塊、延時模塊和差分轉(zhuǎn)單端模塊；

7、所述壓控電壓偏置模塊與所述延時模塊連接，用于控制時鐘的延遲時間；

8、所述延時模塊與所述差分轉(zhuǎn)單端模塊連接，用于將延遲參考時鐘信號；

9、所述差分轉(zhuǎn)單端模塊用于將延遲的時鐘信號合并輸出。

10、優(yōu)選地，所述壓控電壓偏置模塊包括：偏置模塊和延時增強(qiáng)模塊；

11、所述偏置模塊與延時增強(qiáng)模塊連接，用于對電壓進(jìn)行偏置；

12、所述延時增強(qiáng)模塊用于擴(kuò)展偏置模塊輸出的電流范圍。

13、優(yōu)選地，所述偏置模塊包括：輸出端、輸入端和偏置端；

14、所述輸入端包括：第一mos管、第七mos管、第八mos管和第一電阻；

15、所述第一mos管的柵極和第二mos管的柵極連接，漏極與第七mos管的漏極連接；

16、所述第七mos管的源極與第一電阻的第一端連接，柵極接控制電壓；

17、所述第八mos管的源極接地；

18、所述輸出端包括：第二mos管、第六mos管、第十二mos管、第十三mos管和第一電容、第二電容；

19、所述第二mos管的漏極與所述延時增強(qiáng)模塊連接；

20、所述第六mos管的柵極與所述第二電容的第二端連接；

21、所述第十二mos管的漏極與延時增強(qiáng)模塊連接，源極接地，柵極與所述第十三mos管的柵極連接；

22、所述第十三mos管的漏極與所述第六mos管的源極連接，源極接地；

23、所述偏置端包括：第八mos管、第九mos管、第十mos管、第十一mos管、第一電阻、第二電阻、第三電阻和第四電阻；

24、所述第八mos管的漏極與所述第一電阻的第二端和所述第二電阻的第一端連接，源極接地；

25、所述第九mos管的漏極與所述第二電阻的第二端和所述第三電阻的第一端連接，源極接地；

26、所述第十mos管的漏極與所述第三電阻的第二端和所述第四電阻的第一端連接，源極接地；

27、所述第十一mos管的漏極與所述第四電阻的第二端連接，源極接地。

28、優(yōu)選地，所述延時增強(qiáng)模塊包括：第三mos管、第四mos管、第五mos管、第一傳輸門和第二傳輸門；

29、所述第三mos管的柵極與所述第一傳輸門連接，源極與所述第五mos管的源極、所述第四mos管的源極連接；

30、所述第四mos管的柵極與所述第二傳輸門連接；

31、所述第五mos管的柵極與所述第二傳輸門連接

32、所述第一傳輸門和所述第二傳輸門連接。

33、優(yōu)選地，所述延時模塊包括：四路推挽延時單元；

34、所述推挽延時單元包括：第十四mos管、第十五mos管、第十六mos管和第十七mos管；

35、所述第十四mos管的漏極與所述第十五mos管的源極連接，柵極接vbp；

36、所述第十五mos管的柵極接輸入，漏極接輸出；

37、所述第十六mos管的柵極接輸入，漏極接輸出，源極與所述第十七mos管的漏極連接；

38、所述第十七mos管的柵極接vbn，源極接地。

39、優(yōu)選地，所述采樣電路包括：采樣電阻，隔離電容和可變電阻；

40、所述隔離電容和所述可變電阻串聯(lián)；

41、所述采樣電阻與所述隔離電容和所述可變電阻并聯(lián)，所述采樣電阻用于采集延時電路上的時鐘信號。

42、一種加速ddr類動態(tài)存儲器寫入均衡訓(xùn)練效率的電路控制方法，包括：

43、獲取參考時鐘信號；

44、獲取延時電路上的多個延時信號；

45、根據(jù)所述參考時鐘信號和多個延時信號計算命令時鐘和數(shù)據(jù)時鐘之間的相位關(guān)系。

46、一種電子設(shè)備，包括：處理器和存儲器，所述存儲器用于存儲計算機(jī)程序代碼，所述計算機(jī)程序代碼包括計算機(jī)指令，當(dāng)所述處理器執(zhí)行所述計算機(jī)指令時，所述電子設(shè)備執(zhí)行一種加速ddr類動態(tài)存儲器寫入均衡訓(xùn)練效率的電路控制方法。

47、本發(fā)明的有益效果在于：1.本發(fā)明在顆粒端原本的接受采樣電路基礎(chǔ)上增加多個延時和采樣電路，利用控制器和顆粒有多個dq?io的條件，在dq0上反饋原始的兩路時鐘的相位關(guān)系，在其余的dq1到dqn上分別反饋對數(shù)據(jù)時鐘增加delay1到delay?n延時之后的兩路時鐘的相位關(guān)系；2.本發(fā)明僅僅通過一次相位檢測反饋的信息即可幫助控制器端把兩路時鐘的相位偏差范圍縮小，顯著提升了寫入均衡訓(xùn)練的效率。

技術(shù)特征：

1.一種加速ddr類動態(tài)存儲器寫入均衡訓(xùn)練效率的電路，其特征在于，包括：至少一個延時電路和至少一個采樣電路；

2.根據(jù)權(quán)利要求1所述的一種加速ddr類動態(tài)存儲器寫入均衡訓(xùn)練效率的電路，其特征在于，每個所述延時電路的延遲不相等。

3.根據(jù)權(quán)利要求1所述的一種加速ddr類動態(tài)存儲器寫入均衡訓(xùn)練效率的電路，其特征在于，所述延時電路包括：壓控電壓偏置模塊、延時模塊和差分轉(zhuǎn)單端模塊；

4.根據(jù)權(quán)利要求3所述的一種加速ddr類動態(tài)存儲器寫入均衡訓(xùn)練效率的電路，其特征在于，所述壓控電壓偏置模塊包括：偏置模塊和延時增強(qiáng)模塊；

5.根據(jù)權(quán)利要求3所述的一種加速ddr類動態(tài)存儲器寫入均衡訓(xùn)練效率的電路，其特征在于，所述偏置模塊包括：輸出端、輸入端和偏置端；

6.根據(jù)權(quán)利要求4所述的一種加速ddr類動態(tài)存儲器寫入均衡訓(xùn)練效率的電路，其特征在于，所述延時增強(qiáng)模塊包括：第三mos管、第四mos管、第五mos管、第一傳輸門和第二傳輸門；

7.根據(jù)權(quán)利要求3所述的一種加速ddr類動態(tài)存儲器寫入均衡訓(xùn)練效率的電路，其特征在于，所述延時模塊包括：四路推挽延時單元；

8.根據(jù)權(quán)利要求1所述的一種加速ddr類動態(tài)存儲器寫入均衡訓(xùn)練效率的電路，其特征在于，所述采樣電路包括：采樣電阻，隔離電容和可變電阻；

9.一種加速ddr類動態(tài)存儲器寫入均衡訓(xùn)練效率的電路控制方法，其特征在于，包括：

10.一種電子設(shè)備，其特征在于，包括：處理器和存儲器，所述存儲器用于存儲計算機(jī)程序代碼，所述計算機(jī)程序代碼包括計算機(jī)指令，當(dāng)所述處理器執(zhí)行所述計算機(jī)指令時，所述電子設(shè)備執(zhí)行如權(quán)利要求9所述的一種加速ddr類動態(tài)存儲器寫入均衡訓(xùn)練效率的電路控制方法。

技術(shù)總結(jié)
本發(fā)明的目的是提供一種加速DDR類動態(tài)存儲器寫入均衡訓(xùn)練效率的電路，該電路包括：至少一個延時電路和至少一個采樣電路；所述延時電路位于顆粒端，用于增加命令時鐘和數(shù)據(jù)時鐘的延遲；所述采樣電路位于顆粒端，用于檢測被延時電路延遲之后的命令時鐘和數(shù)據(jù)時鐘之間的相位關(guān)系。本發(fā)明在顆粒端增加了多個不同的延時和采樣電路，以達(dá)到控制器端基于一個延時設(shè)定，即可獲得多種延時設(shè)定下的相位偏差信息。

技術(shù)研發(fā)人員：劉晨,劉德啟,張秀娟
受保護(hù)的技術(shù)使用者：中茵微電子（南京）有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/30