本發(fā)明屬于微納電子技術(shù)領(lǐng)域，具體涉及一種相變存儲(chǔ)裸陣列的選址系統(tǒng)。

背景技術(shù)：

相變存儲(chǔ)器是利用以硫系化合物為主的相變材料可在晶態(tài)和非晶態(tài)之間發(fā)生可逆相變的基本原理來存儲(chǔ)數(shù)據(jù)。相變材料處于晶態(tài)時(shí)具有低電阻率，呈現(xiàn)出低阻態(tài)；處于非晶態(tài)時(shí)具有高電阻率，呈現(xiàn)出高阻態(tài)。通過施加不同特點(diǎn)的脈沖對(duì)相變材料進(jìn)行加熱可實(shí)現(xiàn)晶態(tài)和非晶態(tài)之間的相互轉(zhuǎn)變。兩種相態(tài)高低阻態(tài)之間差異顯著，因此通過高阻和低阻時(shí)電流差異也顯著，便可以有效區(qū)分二進(jìn)制的“0”和“1”兩種狀態(tài)，實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)和讀寫。

相變存儲(chǔ)器實(shí)現(xiàn)存儲(chǔ)及讀寫功能的核心是相變材料(硫系化合物為主)，相變存儲(chǔ)單元常見的典型結(jié)構(gòu)主要由上電極、相變層、下電極、絕緣層及襯底構(gòu)成。通過上下電極對(duì)相變材料施加脈沖，不同的脈沖對(duì)相變材料有不同的焦耳熱加熱效果，使得相變材料在晶態(tài)和非晶態(tài)之間相互轉(zhuǎn)變。相變主要發(fā)生在相變層內(nèi)靠近下電極的一小塊區(qū)域，稱為相變區(qū)域。相變材料以硫系化合物合金為主，目前大部分采用的是Ge2Sb2Te5，簡稱GST。電極材料一般選用高熔點(diǎn)、低電阻的材料，如TiW。

對(duì)相變存儲(chǔ)單元主要采用施加脈沖信號(hào)的方式進(jìn)行操作，具體的操作方式有三種：RESET操作(寫入過程)、SET操作(擦除過程)和READ操作(讀取過程)。進(jìn)行RESET操作是使相變存儲(chǔ)單元達(dá)到高阻態(tài)，應(yīng)對(duì)其施加一個(gè)脈寬較小幅值較高的電壓或電流脈沖信號(hào)，首先使相變存儲(chǔ)單元相變區(qū)域的溫度迅速上升到熔化溫度以上，相變材料長程有序的狀態(tài)被 破壞，再使相變區(qū)域快速冷卻到結(jié)晶溫度以下，相變材料來不及晶化，形成非晶態(tài)呈現(xiàn)高阻態(tài)；進(jìn)行SET操作是使相變存儲(chǔ)單元達(dá)到低阻態(tài)，應(yīng)對(duì)其施加一個(gè)脈寬較大幅值較低的電壓或電流脈沖信號(hào)，這樣的脈沖對(duì)相變區(qū)域加熱時(shí)，相變材料長時(shí)間停留在熔化溫度和結(jié)晶溫度之間，相變材料有足夠的時(shí)間進(jìn)行結(jié)晶，充分晶化，形成晶態(tài)呈現(xiàn)低阻態(tài)；進(jìn)行READ操作是為了讀取相變存儲(chǔ)單元的高低阻狀態(tài)從而讀取存儲(chǔ)的數(shù)據(jù)“0”或“1”，應(yīng)對(duì)其施加幅值很小的脈沖信號(hào)，產(chǎn)生的焦耳熱不足以干擾相變材料的相態(tài)，因此進(jìn)行讀取時(shí)不會(huì)改變相變存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)。

目前主流的相變存儲(chǔ)器陣列結(jié)構(gòu)是上下電極交叉陣列，上下電極交匯處為一個(gè)存儲(chǔ)單元，電極施加脈沖信號(hào)等即可對(duì)該單元進(jìn)行讀寫操作。在相變存儲(chǔ)器陣列中，每一個(gè)存儲(chǔ)單元只包含一個(gè)存儲(chǔ)電阻，即相變存儲(chǔ)單元，該存儲(chǔ)單元的兩端分別連接到一條字線和一條位線。當(dāng)列譯碼器將一條位線設(shè)置為高電平/低電平。而其他位線懸空時(shí)，表示該位線有效；當(dāng)行譯碼器將一條字線設(shè)置為低電平/高電平，而其他字線懸空時(shí)，表示該字線有效。每選中一條位線和一條字線就選中一個(gè)存儲(chǔ)單元進(jìn)行操作。也可以直接通過扎針直接選擇一個(gè)上電極和一個(gè)下電極來確定一個(gè)存儲(chǔ)單元接入測試系統(tǒng)進(jìn)行測試。

將相變存儲(chǔ)單元的上下電極正確連接至半導(dǎo)體特性分析儀后便可根據(jù)需要進(jìn)行相關(guān)電特性的測試。相變存儲(chǔ)陣列的測試便是在此基礎(chǔ)上進(jìn)行的，關(guān)鍵是高效準(zhǔn)確的選取任意待測單元。根據(jù)實(shí)驗(yàn)室已有設(shè)備，對(duì)陣列進(jìn)行測試選址主要有如下兩套方案：

(1)扎針選址法：采用探針臺(tái)的微米探針扎在電極引出的Pad上，兩個(gè)探針分別與半導(dǎo)體特性分析儀的兩個(gè)端口相連，其中一個(gè)探針扎在陣列單元上電極引出的Pad上，另一個(gè)探針扎在陣列單元下電極引出的Pad上，每次扎取不同的上下電極即可確定陣列中的不同單元連入測試系統(tǒng)；

(2)設(shè)計(jì)選址系統(tǒng)：采用引線鍵合綁線后，將電極引出至各個(gè)管腳， 設(shè)計(jì)外圍電路和選址測試板選擇不同的管腳從而選擇不同的上下電極來確定陣列中的單元來進(jìn)行測試。

第一種方案，采用的設(shè)備主要有Cascade S300微波探針臺(tái)、半導(dǎo)體特性分析儀、高頻示波器等。在微波探針臺(tái)上，用兩根探針選中單元的上下電極，探針的信號(hào)引出端分別與半導(dǎo)體特性參數(shù)測試儀、高頻示波器、取樣電阻連接。半導(dǎo)體特性分析儀的源測量單元可以進(jìn)行直流I-V掃描，獲取相變單元I-V特性曲線，并從曲線中讀取閾值電壓和閾值電流。半導(dǎo)體特性分析儀的脈沖發(fā)生器可以產(chǎn)生高速脈沖，進(jìn)行脈沖擦寫操作。示波器用來觀察波形，避免失真的下降沿影響單元的相變過程。通過I-V測試得到相變曲線，確定相變存儲(chǔ)單元的高低阻態(tài)；通過逐步調(diào)整脈沖信號(hào)的幅值和寬度，確定相變存儲(chǔ)單元SET脈沖參數(shù)、RESET脈沖參數(shù)。

此方案用于相變存儲(chǔ)陣列中的一個(gè)相變存儲(chǔ)單元的測試，可以方便快捷的對(duì)所選單元進(jìn)行測試，但是這一方法對(duì)環(huán)境要求較高，并且扎針的深淺不同會(huì)得到不同的接觸電阻，這也會(huì)影響測試結(jié)果。更主要的問題是，使用此方案時(shí)需要人工在顯微鏡下尋找單元，測試效率非常低。因此對(duì)于大容量相變存儲(chǔ)陣列，由于要測的單元較多，需要一種陣列測試系統(tǒng)來配合單元選址進(jìn)行測試。采用第二種方案，將引線鍵合綁線后，將管腳引出，利用設(shè)計(jì)的選址系統(tǒng)將能快速簡捷并準(zhǔn)確地選定單元，完成對(duì)所選單元的相關(guān)性能測試。

總的來說，兩種測試相變存儲(chǔ)陣列方案的關(guān)鍵都是可以準(zhǔn)確尋找到待測單元。原有方案使用探針臺(tái)扎針，只用扎上待測單元上下電極引出的Pad就可以確定該單元，但扎針操作耗時(shí)較為繁瑣。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)現(xiàn)有技術(shù)的缺陷，本發(fā)明的目的在于提供一種相變存儲(chǔ)裸陣列的選址系統(tǒng)，旨在解決傳統(tǒng)扎針選址方法測試效率低下，測試結(jié)果較容易受到扎針程度問題影響的技術(shù)問題。

本發(fā)明提供了一種相變存儲(chǔ)裸陣列的選址系統(tǒng)，用于在對(duì)相變存儲(chǔ)陣列進(jìn)行性能測試時(shí)提供選址控制；包括行選擇電路、行控制電路、列選擇電路和列控制電路；所述行控制電路的一端與所述行選擇電路連接，所述行控制電路的另一端用于與相變存儲(chǔ)陣列連接；所述列控制電路的一端與所述列選擇電路連接，所述列控制電路的另一端用于與相變存儲(chǔ)陣列連接；工作時(shí)，所述行選擇電路和所述列選擇電路均與半導(dǎo)體特性分析儀連接，半導(dǎo)體特性分析儀用于提供相變存儲(chǔ)陣列測試所需的測試信號(hào)和激勵(lì)信號(hào)；通過行選擇電路和列選擇電路實(shí)現(xiàn)多路復(fù)用高速模擬通道的選通，通過二進(jìn)制地址碼選擇所述相變存儲(chǔ)陣列的行地址和列地址。

更進(jìn)一步地，所述行選擇電路和所述列選擇電路的結(jié)構(gòu)相同，包括逐級(jí)連接的n級(jí)高速開關(guān)陣列；第一級(jí)包括一個(gè)開關(guān)單元，開關(guān)單元包括2^m路復(fù)用通道模擬開關(guān)，2^m路復(fù)用通道模擬開關(guān)的一端均相連并作為公共端接收輸入信號(hào)；第二級(jí)包括2^m個(gè)開關(guān)單元，每個(gè)開關(guān)單元包括2^m路復(fù)用通道模擬開關(guān)，第一個(gè)開關(guān)單元中2^m路復(fù)用通道模擬開關(guān)的一端均相連并與第一級(jí)中第一路復(fù)用通道模擬開關(guān)的另一端連接；第二個(gè)開關(guān)單元中2^m路復(fù)用通道模擬開關(guān)的一端均相連并與第一級(jí)中第二路復(fù)用通道模擬開關(guān)的另一端連接；……第2^m個(gè)開關(guān)單元中2^m路復(fù)用通道模擬開關(guān)的一端均相連并與第一級(jí)中第2^m路復(fù)用通道模擬開關(guān)的另一端連接；……第n級(jí)包括2^m×n個(gè)開關(guān)單元，每個(gè)開關(guān)單元包括2^m路復(fù)用通道模擬開關(guān)，第一個(gè)開關(guān)單元中2^m路復(fù)用通道模擬開關(guān)的一端均相連并與第一級(jí)中第一路復(fù)用通道模擬開關(guān)的另一端連接；第二個(gè)開關(guān)單元中2^m路復(fù)用通道模擬開關(guān)的一端均相連并與第一級(jí)中第二路復(fù)用通道模擬開關(guān)的另一端連接；……第2^m×n個(gè)開關(guān)單元中2^m路復(fù)用通道模擬開關(guān)的一端均相連并與第一級(jí)中第2^m路復(fù)用通道模擬開關(guān)的另一端連接；其中，m、n均為大于等于1的正整數(shù)。

更進(jìn)一步地，所述行控制電路和列控制電路結(jié)構(gòu)相同，包括m*n路控制單元，每一路控制單元包括依次串聯(lián)連接的電阻和開關(guān)，電阻的非串聯(lián) 連接端接電源，開關(guān)的非串聯(lián)連接端接地。

本發(fā)明優(yōu)勢(shì)在于，將待測相變存儲(chǔ)陣列接入測試系統(tǒng)后，對(duì)陣列中不同單元進(jìn)行測試時(shí)，只需要確定該單元所在的行列數(shù)，并將行列數(shù)轉(zhuǎn)換成二進(jìn)制地址碼，通過改變控制電路對(duì)應(yīng)開關(guān)的閉合狀態(tài)來輸入相應(yīng)的行列地址二進(jìn)制地址碼，電路自會(huì)選通相應(yīng)行列電極形成測試回路完成測試。比傳統(tǒng)的扎針法快捷簡便，大大提高了測試效率，并且不會(huì)因?yàn)樵標(biāo)接绊憸y試結(jié)果。而且本發(fā)明可以實(shí)現(xiàn)選通相變存儲(chǔ)陣列的每一個(gè)單元，滿足測試要求。

附圖說明

圖1是本發(fā)明實(shí)施例提供的相變存儲(chǔ)裸陣列的選址系統(tǒng)與相變存儲(chǔ)陣列和半導(dǎo)體特性分析儀之間的結(jié)構(gòu)示意圖；

圖2是本發(fā)明實(shí)施例提供的相變存儲(chǔ)裸陣列的選址系統(tǒng)中列選擇電路和行選擇電路的結(jié)構(gòu)示意圖；

圖3是本發(fā)明實(shí)施例提供的相變存儲(chǔ)裸陣列的選址系統(tǒng)中行控制電路和列控制電路的結(jié)構(gòu)示意圖。

具體實(shí)施方式

為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。

為了滿足相變存儲(chǔ)陣列的測試需求，本發(fā)明的相變存儲(chǔ)陣列測試系統(tǒng)可以方便快速準(zhǔn)確地選擇較多字線位線其中之一并將其接入半導(dǎo)體特性分析儀進(jìn)行測試。本發(fā)明設(shè)計(jì)了提供的大容量相變存儲(chǔ)器陣列的測試系統(tǒng)用于對(duì)不帶有選通晶體管的大型相變存儲(chǔ)器陣列進(jìn)行測試。測試系統(tǒng)可以使用撥碼開關(guān)進(jìn)行二進(jìn)制選址，通過高速多路模擬通道對(duì)大型相變存儲(chǔ)器陣列中的單元進(jìn)行選通，并用半導(dǎo)體特性分析儀對(duì)相變存儲(chǔ)器單元進(jìn)行性質(zhì)性能測試。

半導(dǎo)體特性分析儀用來產(chǎn)生測試、激勵(lì)信號(hào)，并進(jìn)行測量工作。

本發(fā)明原理上是用設(shè)計(jì)的選址系統(tǒng)替代扎針選址，選址測試板只用控制輸入待測單元行列(字線位線)地址的二進(jìn)制碼，便可將待測單元接入測試電路進(jìn)行相關(guān)電特性的測試。整個(gè)測試回路總體框圖如圖1所示。

如圖，行選擇電路和列選擇電路及相關(guān)控制電路構(gòu)成了選址系統(tǒng)，相變存儲(chǔ)陣列通過選址系統(tǒng)與半導(dǎo)體特性分析儀連接構(gòu)成整個(gè)測試回路完成相變存儲(chǔ)陣列的測試。

由于測試的相變存儲(chǔ)陣列主要采用上下電極交叉陣列結(jié)構(gòu)，行選擇電路和列選擇電路是選址系統(tǒng)的關(guān)鍵部分，主要利用多級(jí)高速開關(guān)陣列實(shí)現(xiàn)多路復(fù)用高速模擬通道的選通，可通過二進(jìn)制地址碼選擇陣列行地址和列地址(上電極和下電極)?？刂齐娐房刂戚斎氲叫羞x擇電路和列選擇電路的二進(jìn)制地址碼，可通過單片機(jī)或者開關(guān)控制高低電平等方法來實(shí)現(xiàn)。將選擇電路和控制電路都設(shè)計(jì)在PCB開發(fā)板上，測試陣列安裝在PCB板上與半導(dǎo)體特性分析儀相連。半導(dǎo)體特性分析儀(本實(shí)驗(yàn)室采用的有Keithley4200-SCS，Keysight-B1500)用來提供相變存儲(chǔ)單元及陣列測試所需的測試和激勵(lì)信號(hào)。它含有激勵(lì)測試單元(SMU)，遠(yuǎn)置前端放大器，脈沖發(fā)生器等模塊，這些模塊的配置參數(shù)可以滿足相變存儲(chǔ)單元電阻測試、直流I-V掃描測試、脈沖I-V掃描測試以及Reset和Set脈沖測試的要求。測試時(shí)，行選擇電路和列選擇電路選定測試單元接入測試回路，由半導(dǎo)體特性分析儀產(chǎn)生測試信號(hào)或者激勵(lì)信號(hào)。

用此方法，改變測試單元時(shí)，不用變換扎針，只用通過待測單元的行列數(shù)確定其對(duì)應(yīng)的行列二進(jìn)制地址碼，改變控制電路對(duì)應(yīng)開關(guān)閉合狀態(tài)，控制二進(jìn)制地址碼的輸入，即可選定待測單元接入測試電路，大大提高了測試效率。多路復(fù)用模擬通道是設(shè)計(jì)行選擇電路和列選擇電路的關(guān)鍵，多路復(fù)用模擬通道由多級(jí)高速開關(guān)陣列逐級(jí)連接構(gòu)成。

圖2是由n級(jí)開關(guān)陣列組成的多路復(fù)用通道選通原理圖。如圖2所示， 每一級(jí)的開關(guān)均為2^m路復(fù)用通道模擬開關(guān)，第一級(jí)用一個(gè)開關(guān)，公共端接信號(hào)輸入端，2^m個(gè)復(fù)用通道端分別接第二級(jí)的2^m個(gè)開關(guān)的公共端，由此兩級(jí)開關(guān)陣列共可以選通2^m×2^m＝2^m×2路通道，由此類推，每一級(jí)開關(guān)的每個(gè)復(fù)用通道都與下一級(jí)開關(guān)的公共端相連，那么n級(jí)開關(guān)陣列總共可以實(shí)現(xiàn)選通2^m×n路通道。需要m×n位二進(jìn)制碼地址控制選通通道。舉例說明，如一個(gè)簡單的二級(jí)開關(guān)陣列，每一個(gè)開關(guān)都選用4路復(fù)用通道，總共即可選通4×4＝16路。用二進(jìn)制即是選通2⁴路，所以需要4位二進(jìn)制碼地址控制選通通道。4位地址前2位控制一級(jí)開關(guān)，后2位控制二級(jí)開關(guān)，確定4位二進(jìn)制碼即可確定選通16路之一的通道。例如輸入地址碼為“0111”，前兩位“01”確定的是一級(jí)開關(guān)的第2路選通，接入第二個(gè)二級(jí)開關(guān)的公共端，后2位“11”確定的是此二級(jí)開關(guān)的第4路選通，因此最后選擇的是16路通道中的第8路通道。由此類推，若采用三級(jí)開關(guān)陣列，便可進(jìn)行4×4×4＝64路選通，同時(shí)需要6位二進(jìn)制地址碼。根據(jù)此原理可以依據(jù)待測相變存儲(chǔ)陣列的大小設(shè)計(jì)行選擇電路和列選擇電路，行列選擇電路都是由多級(jí)開關(guān)構(gòu)成，開關(guān)陣列所分的級(jí)數(shù)由所選的多路復(fù)用通道模擬開關(guān)的通道數(shù)決定。

每一個(gè)2^m路復(fù)用通道模擬開關(guān)均有一個(gè)輸入通道和2^m路輸出通道，另外還有m位地址碼輸入端。這m位地址碼輸入端則與控制電路相連，通過輸入的二進(jìn)制地址碼確定該模擬開關(guān)工作時(shí)導(dǎo)通的通道?？刂齐娐份斎氲亩M(jìn)制地址碼確定行列地址。利用撥碼開關(guān)連接電阻，通過控制開關(guān)是否導(dǎo)通來控制電阻下端的高低電平。

多路復(fù)用通道模擬開關(guān)的選擇需要慎重考慮。首先，將由多級(jí)高速開關(guān)組成的選址電路接入測試電路的時(shí)候，由于測試時(shí)會(huì)有高速信號(hào)，此時(shí)保持?jǐn)嗦返奈幢贿x中的通道將等效為一串并聯(lián)的電容，這些等效電容負(fù)載將會(huì)影響測試信號(hào)。通過選擇穩(wěn)定的開關(guān)芯片可以將負(fù)載效應(yīng)控制在可接受范圍；另外，多路復(fù)用模擬通道的帶寬對(duì)信號(hào)完整性的影響也是值得注意的。

相變存儲(chǔ)陣列的每行電極都和行選擇電路開關(guān)陣列的輸出通道分別相連，每列電極都和列選擇電路開關(guān)陣列的輸出通道分別相連，測試時(shí)，把待測單元的行列數(shù)變換成二進(jìn)制碼，通過行列控制電路輸入到行列選擇電路以分別確定通道。行列選擇電路的公共端分別與半導(dǎo)體特性分析儀的兩端相連，則整個(gè)測試系統(tǒng)形成信號(hào)回路。

行控制電路和列控制電路結(jié)構(gòu)相同，如圖3所示，均包括m*n路控制單元，每一路控制單元包括依次串聯(lián)連接的電阻和開關(guān)，電阻的非串聯(lián)連接端接電源，開關(guān)的非串聯(lián)連接端接地。

為了更進(jìn)一步的說明本發(fā)明實(shí)施例提供的一種相變存儲(chǔ)裸陣列的選址系統(tǒng)；現(xiàn)以256Kb相變存儲(chǔ)陣列選址測試板的實(shí)現(xiàn)為例，詳述如下：為了實(shí)現(xiàn)相變存儲(chǔ)陣列測試時(shí)快速選址的功能，我們將選址電路設(shè)計(jì)集成在電路印刷板(PCB)上。Altium Designer是一款優(yōu)秀的PCB設(shè)計(jì)軟件，具有強(qiáng)大的電路設(shè)計(jì)功能，此軟件可以把原理圖設(shè)計(jì)、電路仿真、PCB繪制編輯、拓?fù)溥壿嬜詣?dòng)布線、信號(hào)完整性分析和設(shè)計(jì)輸出等技術(shù)完美融合。本文便是通過利用Altium Designer軟件繪制出原理圖進(jìn)過仿真優(yōu)化后再制作出PCB板，再將元器件焊接到PCB板上的方法設(shè)計(jì)出一個(gè)256Kb的相變存儲(chǔ)陣列測試選址測試板。

在設(shè)計(jì)相變存儲(chǔ)陣列選址測試板時(shí)，由于測試時(shí)需要用到高速脈沖信號(hào)等，設(shè)計(jì)過程中將面臨信號(hào)完整性、電源完整性、電磁干擾等問題。因此在利用Altium Designer軟件進(jìn)行PCB設(shè)計(jì)和布線時(shí)應(yīng)該認(rèn)真考慮PCB布線、元器件布局和PCB分層等過程。

由前面介紹可以知道，整個(gè)測試系統(tǒng)是由多路復(fù)用模擬通道控制的行選擇電路和列選擇電路將相變存儲(chǔ)陣列與半導(dǎo)體特性分析儀的兩個(gè)端口相連，行選擇電路選擇的行電極與列選擇電路選擇的列電極交叉處構(gòu)成待測存儲(chǔ)單元，接入整個(gè)測試電路形成回路。

以本發(fā)明中一個(gè)256Kb相變存儲(chǔ)陣列測試選址系統(tǒng)為例，該陣列是由 512×512的相變存儲(chǔ)單元構(gòu)成，即該陣列由512個(gè)行電極和512個(gè)列電極交叉構(gòu)成。512＝16×16×2，因此，行選擇電路和列選擇電路都可以設(shè)計(jì)成三級(jí)開關(guān)陣列，第一級(jí)為2路復(fù)用模擬通道，第二級(jí)第三級(jí)為16路復(fù)用模擬通道。行選擇電路和列選擇電路的開關(guān)陣列均由9位二級(jí)制碼地址控制，為相變存儲(chǔ)陣列提供512路復(fù)用模擬通道。

其中，一個(gè)輸入端，通過BNC接頭接半導(dǎo)體特性分析儀Keysight-B1500的SMU1端，用于輸入測試信號(hào)與激勵(lì)信號(hào)，512路復(fù)用模擬通道分別接512根行線，根據(jù)輸入的二進(jìn)制地址碼選擇其中一個(gè)通道輸出，從而選中相變存儲(chǔ)陣列待測單元的行電極。512＝2⁹路輸出總共需要9位地址進(jìn)行選擇，因此準(zhǔn)備了9位地址輸入端A0～A8。其中地址A0～A8的輸入方式同時(shí)設(shè)計(jì)了兩個(gè)方法，一種是采用Labview控制程序構(gòu)造計(jì)算機(jī)界面提供人機(jī)交互接口，在界面上輸入行列地址，通過計(jì)算機(jī)處理將地址碼發(fā)送到單片機(jī)上，單片機(jī)根據(jù)實(shí)驗(yàn)需要自己所編程序?qū)⒌刂反a以高低電平的形式輸入到選址測試板上；另一種方法是直接利用撥碼開關(guān)連接電阻，通過控制開關(guān)是否導(dǎo)通來控制電阻一段的高低電平，進(jìn)而確定各級(jí)多路復(fù)用模擬通道的選通。

由于行電極交錯(cuò)分布在相變存儲(chǔ)陣列左右兩邊，第一級(jí)開關(guān)將通道分為2個(gè)256路，一個(gè)256路為全為奇數(shù)列，另一個(gè)256路全為偶數(shù)列。第一級(jí)選通使用芯片為TI的TS5A63157芯片。此芯片為高速模擬開關(guān)，一個(gè)公共端COM接BNC輸入，一個(gè)輸入端IN通過鎖存器接地址A0，兩個(gè)輸出端NC和NO分別接奇數(shù)數(shù)列COM端和偶數(shù)列COM端，當(dāng)IN＝A0＝0時(shí)，陣列的奇數(shù)列選通，當(dāng)IN＝A0＝1時(shí)，陣列的偶數(shù)列選通。第二級(jí)和第三級(jí)選通電路均使用TI的CD74HC4067，此芯片為16路多路復(fù)用器，工作電壓2V～6V，提供16路模擬通道，帶寬達(dá)到89MHZ，可以滿足測試要求。芯片帶有4位控制端S0～S3，用來控制16路的輸出。第二級(jí)選通電路使用兩個(gè)CD74HC4067，奇數(shù)列對(duì)應(yīng)一個(gè)，其COM端接第一級(jí)的NC端；偶數(shù)列對(duì)應(yīng)一個(gè)，其COM端對(duì)應(yīng)第一級(jí)的NO端，兩個(gè)芯片的四位控制端 S0～S3都分別對(duì)應(yīng)地址線中除A0外的8位地址A1～A8的高四位即A1～A4，兩芯片的16路輸出分別再接16個(gè)CD74HC4067的COM端，這2×16＝32個(gè)CD74HC4067組成第三級(jí)選通電路。第三級(jí)選通電路中芯片的四位控制端S0～S3都分別接地址A1～A8的低四位即A5～A8。經(jīng)過三級(jí)選通得到2×16×16個(gè)可控制的模擬通道，分為兩組16×16＝256路通道分別與陣列接口的256路奇數(shù)列與256路偶數(shù)列相連。綜上所述，所設(shè)計(jì)的三級(jí)開關(guān)陣列可以通過A0～A8這9位地址碼實(shí)現(xiàn)對(duì)所有的512條模擬通道中任意一路的選通功能。

列選擇電路采用與行選擇電路相同的三級(jí)選通電路，2×16×16條模擬通道分別接陣列的512個(gè)列電極，而其輸出端通過BNC接頭接半導(dǎo)體特性分析儀(Keysight-B1500)的另一端SMU2端口。列選擇電路輸入9位二進(jìn)制地址碼的方法也與行選擇電路相同。這樣，通過行選擇電路與列選擇電路的共同作用，測試時(shí)就可以在512×512的相變存儲(chǔ)陣列中快速準(zhǔn)確地選擇所需要的單元進(jìn)行各種電特性測試。

為了保證測試信號(hào)的完整性，降低高速電路中噪音的干擾，根據(jù)以上原理設(shè)計(jì)出相變存儲(chǔ)陣列選址測試板原理圖后，在生成PCB板的過程中需要考慮很多因素，具體布線都將參考許多文獻(xiàn)中提出的方法原則。由于陣列中心布線密集，PCB板采用四層板結(jié)構(gòu)，四層分別布線行選擇電路，列選擇電路，電源層，接地層，相鄰層之間的信號(hào)線正交走向，減少層間電磁干擾。

在本發(fā)明實(shí)施例中，256Kb相變存儲(chǔ)陣列的選址系統(tǒng)使用步驟如下：

(1)將測試板電源接口接上直流電源，電源輸出為4V，保證測試板上各芯片正常選通。

(2)將測試板Pin BNC接頭接B1500半導(dǎo)體特性分析儀SMU1輸出口，將測試板Pout BNC接頭接B1500半導(dǎo)體特性分析儀SMU2輸出口。此時(shí)整個(gè)測試電路連通。

(3)測試板開關(guān)S0～S8控制9位二進(jìn)制，可選通512行中任意一行。開關(guān)S9～S17控制9位二進(jìn)制，可選通512列中任意一列。

本領(lǐng)域的技術(shù)人員容易理解，以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。