本發(fā)明涉及存儲器編譯技術領域，尤其涉及一種測量存儲器IP核管腳電容的方法及裝置。

背景技術：

利用存儲器編譯器生成存儲器IP(intellectual property，知識產權)核的過程中，需要測量存儲器IP核的管腳電容來描述存儲器IP核的管腳信息?，F有的測量存儲器IP核管腳電容的方法通常為提取存儲器IP核的RC參數，其中，RC參數為寄生參數，其包括寄生電阻和寄生電容，然后通過仿真工具來測量存儲器IP核的管腳電容，以驗證所生成的存儲器IP核的電路性能。

在實現本發(fā)明的過程中，發(fā)明人發(fā)現現有技術中至少存在如下技術問題：

由于是對整個存儲器IP核進行RC參數的提取，所以RC參數的提取速度非常慢，尤其是遇到大尺寸的存儲器IP核時，可能出現RC參數根本無法提取；進一步地，即使RC參數能夠提取，但是在使用仿真工具進行仿真時，由于仿真工具的處理數據量非常大，也會導致仿真速度非常慢，更甚者可能導致仿真失敗。

技術實現要素：

本發(fā)明提供的測量存儲器IP核管腳電容的方法及裝置，其能夠實現存儲器IP核管腳電容的快速測量，進而提高存儲器IP核的電路性能的驗證效率。

第一方面，本發(fā)明提供一種測量存儲器IP核管腳電容的方法，包括：

抽取存儲器IP核包含的各個子模塊的RC網表；

根據所述存儲器IP核的拼接規(guī)則將所述各個子模塊的RC網表拼接成第一RC網表，其中，所述第一RC網表為所述存儲器IP核的RC網表；

利用仿真工具對所述第一RC網表進行仿真，得到所述存儲器IP核管腳電容的測量值。

可選地，在所述根據所述存儲器IP核的拼接規(guī)則將所述各個子模塊的RC網表拼接成第一RC網表之后，還包括：

對所述第一RC網表進行簡化，得到第二RC網表；

所述利用仿真工具對所述第一RC網表進行仿真，得到所述存儲器IP核管腳電容的測量值包括：利用仿真工具對所述第二RC網表進行仿真，得到所述存儲器IP核管腳電容的測量值。

可選地，所述對所述第一RC網表進行簡化，得到第二RC網表包括：

記錄所述第一RC網表中頂層模塊的輸入管腳和輸出管腳的信息；

依次刪除所述第一RC網表中第二層至最低層中沒有輸入管腳或者輸出管腳的模塊；

根據預定的MOS管刪除規(guī)則，刪除經過上述刪除步驟的剩余模塊中不相干的MOS管，從而得到所述第二RC網表。

可選地，當所述MOS管為NMOS管時，所述預定的MOS管刪除規(guī)則包括：

如果所述NMOS管中只有一個極與外部輸入管腳連接，則切斷所述NMOS管中未與所述外部輸入管腳連接的另外兩個極與其他MOS管的連接，并將所述NMOS管的另外兩個極均連接至電源VDD；

如果所述NMOS管中有兩個極與外部輸入管腳連接，則將所述NMOS管分成只有一個極與外部輸入管腳連接的兩個子NMOS管，切斷所述兩個子NMOS 管中未與對應的外部輸入管腳連接的另外兩個極與其他MOS管的連接，并將所述兩個子NMOS管中的另外兩個極均連接至電源VDD；

如果所述NMOS管中只有一個極與外部輸出管腳連接，則切斷所述NMOS管中未與所述外部輸出管腳連接的另外兩個極與其他MOS管的連接，并將所述NMOS管的另外兩個極均連接至接地端VSS。

可選地，當所述MOS管為PMOS管時，所述預定的MOS管刪除規(guī)則包括：

如果所述PMOS管中只有一個極與外部輸入管腳連接，則切斷所述PMOS管中未與所述外部輸入管腳連接的另外兩個極與其他MOS管的連接，并將所述PMOS管的另外兩個極均連接至接地端VSS；

如果所述PMOS管中有兩個極與外部輸入管腳連接，則將所述PMOS管分成只有一個極與外部輸入管腳連接的兩個子PMOS管，切斷所述兩個子PMOS管中未與對應的外部輸入管腳連接的另外兩個極與其他MOS管的連接，并將所述兩個子PMOS管中的另外兩個極均連接至接地端VSS；

如果所述PMOS管中只有一個極與外部輸出管腳連接，則切斷所述PMOS管中未與所述外部輸出管腳連接的另外兩個極與其他MOS管的連接，并將所述PMOS管的另外兩個極均連接至電源VDD。

第二方面，本發(fā)明提供一種測量存儲器IP核管腳電容的裝置，所述裝置包括抽取模塊、拼接模塊和仿真模塊，其中，

所述抽取模塊，用于抽取存儲器IP核包含的各個子模塊的RC網表；

所述拼接模塊，用于根據所述存儲器IP核的拼接規(guī)則將所述各個子模塊的RC網表拼接成第一RC網表，其中，所述第一RC網表為所述存儲器IP核的RC網表；

所述仿真模塊，用于利用仿真工具對所述第一RC網表進行仿真，得到所述存儲器IP核管腳電容的測量值。

可選地，所述裝置還包括簡化模塊，其中，所述簡化模塊，用于對所述第一RC網表進行簡化，得到第二RC網表；

所述仿真模塊，用于利用仿真工具對所述第二RC網表進行仿真，得到所述存儲器IP核管腳電容的測量值。

可選地，所述簡化模塊包括記錄單元、第一刪除單元和第二刪除單元，其中，所述記錄單元，用于記錄所述第一RC網表中頂層模塊的輸入管腳和輸出管腳的信息；

所述第一刪除單元，用于依次刪除所述第一RC網表中第二層至最低層中沒有輸入管腳或者輸出管腳的模塊；

所述第二刪除單元，用于根據預定的MOS管刪除規(guī)則，刪除經過上述刪除步驟的剩余模塊中不相干的MOS管，從而得到所述第二RC網表。

可選地，當所述MOS管為NMOS管時，所述預定的MOS管刪除規(guī)則包括：

如果所述NMOS管中只有一個極與外部輸入管腳連接，則切斷所述NMOS管中未與所述外部輸入管腳連接的另外兩個極與其他MOS管的連接，并將所述NMOS管的另外兩個極均連接至電源VDD；

如果所述NMOS管中有兩個極與外部輸入管腳連接，則將所述NMOS管分成只有一個極與外部輸入管腳連接的兩個子NMOS管，切斷所述兩個子NMOS管中未與對應的外部輸入管腳連接的另外兩個極與其他MOS管的連接，并將所述兩個子NMOS管中的另外兩個極均連接至電源VDD；

如果所述NMOS管中只有一個極與外部輸出管腳連接，則切斷所述NMOS 管中未與所述外部輸出管腳連接的另外兩個極與其他MOS管的連接，并將所述NMOS管的另外兩個極均連接至接地端VSS。

可選地，當所述MOS管為PMOS管時，所述預定的MOS管刪除規(guī)則包括：

如果所述PMOS管中只有一個極與外部輸入管腳連接，則切斷所述PMOS管中未與所述外部輸入管腳連接的另外兩個極與其他MOS管的連接，并將所述PMOS管的另外兩個極均連接至接地端VSS；

如果所述PMOS管中有兩個極與外部輸入管腳連接，則將所述PMOS管分成只有一個極與外部輸入管腳連接的兩個子PMOS管，切斷所述兩個子PMOS管中未與對應的外部輸入管腳連接的另外兩個極與其他MOS管的連接，并將所述兩個子PMOS管中的另外兩個極均連接至接地端VSS；

如果所述PMOS管中只有一個極與外部輸出管腳連接，則切斷所述PMOS管中未與所述外部輸出管腳連接的另外兩個極與其他MOS管的連接，并將所述PMOS管的另外兩個極均連接至電源VDD。

本發(fā)明實施例提供的測量存儲器IP核管腳電容的方法及裝置，根據存儲器IP核的拼接規(guī)則，將抽取到的存儲器IP核包含的各個子模塊的RC網表拼接成第一RC網表，其中，所述第一RC網表為所述存儲器IP核的RC網表；利用仿真工具對所述第一RC網表進行仿真，得到所述存儲器IP核管腳電容的測量值。與現有技術相比，本發(fā)明不需要對整個存儲器IP核提取RC參數，只需對構成整個存儲器IP核的各個子模塊提取RC參數，從而提高了RC參數的提取速度，本發(fā)明尤其適用于大尺寸存儲器IP核RC參數的提取和仿真。

附圖說明

圖1為本發(fā)明一實施例測量存儲器IP核管腳電容的方法的流程圖；

圖2為本發(fā)明另一實施例測量存儲器IP核管腳電容的方法的流程圖；

圖3為上述實施例中步驟S14的一種具體實現的流程圖；

圖4為PMOS管的刪除規(guī)則的說明示意圖；

圖5為本發(fā)明一實施例測量存儲器IP核管腳電容的裝置的結構示意圖；

圖6為本發(fā)明另一實施例測量存儲器IP核管腳電容的裝置的結構示意圖；

圖7為上述實施例中所述簡化模塊的結構示意圖。

具體實施方式

為使本發(fā)明實施例的目的、技術方案和優(yōu)點更加清楚，下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

本發(fā)明提供一種測量存儲器IP核管腳電容的方法，如圖1所示，所述方法包括：

S11、抽取存儲器IP核包含的各個子模塊的RC網表。

S12、根據所述存儲器IP核的拼接規(guī)則將所述各個子模塊的RC網表拼接成第一RC網表，其中，所述第一RC網表為所述存儲器IP核的RC網表。

S13、利用仿真工具對所述第一RC網表進行仿真，得到所述存儲器IP核管腳電容的測量值。

本發(fā)明實施例提供的測量存儲器IP核管腳電容的方法，與現有技術相比，本發(fā)明不需要對整個存儲器IP核提取RC參數，只需對構成整個存儲器IP核的各個子模塊提取RC參數，從而提高了RC參數的提取速度，本發(fā)明尤其適用于 大尺寸存儲器IP核RC參數的提取和仿真。

進一步地，如圖2所示，在所述S12步驟之后還包括：

S14、對所述第一RC網表進行簡化，得到第二RC網表。

相應地，所述S13步驟為：

利用仿真工具對所述第二RC網表進行仿真，得到所述存儲器IP核管腳電容的測量值。

本發(fā)明實施例提供的測量存儲器IP核管腳電容的方法，與現有技術相比，一方面，本發(fā)明不需要對整個存儲器IP核提取RC參數，只需對構成整個存儲器IP核的各個子模塊提取RC參數，從而提高了RC參數的提取速度；另一方面，本發(fā)明通過對拼接得到的整個存儲器IP核的RC網表進行適當的簡化，能夠提高RC網表的仿真速度，本發(fā)明尤其適用于大尺寸存儲器IP核RC參數的提取和仿真。

可選地，如圖3所示，步驟S14具體為：

S141、記錄所述第一RC網表中頂層模塊的輸入管腳和輸出管腳的信息。

S142、依次刪除所述第一RC網表中第二層至最低層中沒有輸入管腳或者輸出管腳的模塊。

S143、根據預定的MOS管刪除規(guī)則，刪除經過上述刪除步驟的剩余模塊中不相干的MOS管，從而得到所述第二RC網表。

由于存儲器IP核管腳電容與存儲器IP核的輸入管腳或輸入管腳直接連接的MOS管以及寄生在管腳上的電容有關，因此，這里的所述預定的MOS管刪除規(guī)則主要是基于上述考慮來設置的，具體地，當所述MOS管為NMOS管時，所述預定的MOS管刪除規(guī)則包括：

如果所述NMOS管中只有一個極與外部輸入管腳連接，則切斷所述NMOS管中未與所述外部輸入管腳連接的另外兩個極與其他MOS管的連接，并將所述NMOS管的另外兩個極均連接至電源VDD；

如果所述NMOS管中有兩個極與外部輸入管腳連接，則將所述NMOS管分成只有一個極與外部輸入管腳連接的兩個子NMOS管，切斷所述兩個子NMOS管中未與對應的外部輸入管腳連接的另外兩個極與其他MOS管的連接，并將所述兩個子NMOS管中的另外兩個極均連接至電源VDD；

如果所述NMOS管中只有一個極與外部輸出管腳連接，則切斷所述NMOS管中未與所述外部輸出管腳連接的另外兩個極與其他MOS管的連接，并將所述NMOS管的另外兩個極均連接至接地端VSS。

當所述MOS管為PMOS管時，所述預定的MOS管刪除規(guī)則包括：

如果所述PMOS管中只有一個極與外部輸入管腳連接，則切斷所述PMOS管中未與所述外部輸入管腳連接的另外兩個極與其他MOS管的連接，并將所述PMOS管的另外兩個極均連接至接地端VSS；

如果所述PMOS管中有兩個極與外部輸入管腳連接，則將所述PMOS管分成只有一個極與外部輸入管腳連接的兩個子PMOS管，切斷所述兩個子PMOS管中未與對應的外部輸入管腳連接的另外兩個極與其他MOS管的連接，并將所述兩個子PMOS管中的另外兩個極均連接至接地端VSS；

如果所述PMOS管中只有一個極與外部輸出管腳連接，則切斷所述PMOS管中未與所述外部輸出管腳連接的另外兩個極與其他MOS管的連接，并將所述PMOS管的另外兩個極均連接至電源VDD。

例如，如圖4所示，給出了PMOS管的刪除規(guī)則，具體為：

如圖4中的左圖所示，當PMOS管只有漏極D與外部輸入管腳連接時，則切斷所述PMOS管的柵極G和源極S與其他MOS管的連接，并將所述柵極G和源極S均連接至接地端VSS(圖中未示出)；

如圖4中的中間圖所示，當PMOS管的漏極D和柵極G與外部輸入管腳連接時，則所述PMOS管分成只有漏極D與外部輸入管腳連接的第一子PMOS管和只有柵極G與外部輸入管腳連接的第二子PMOS管，并切斷所述第一子PMOS管的柵極G和源極S與其他MOS管的連接，并將所述柵極G和源極S均連接至接地端VSS，同時切斷所述第二子PMOS管的漏極D和源極S與其他MOS管的連接，并將所述漏極D和源極S均連接至接地端VSS(圖中未示出)。

如圖4中的右圖所示，當PMOS管只有源極S與外部輸出管腳連接時，則切斷所述PMOS管的柵極G和漏極D與其他MOS管的連接，并將所述柵極G和漏極D均連接至電源VDD(圖中未示出)。

可見，與現有技術相比，本發(fā)明基于存儲器IP核管腳電容的影響因素，對存儲器IP核的RC網表進行了簡化，能夠提高RC網表的仿真速度，本發(fā)明尤其適用于大尺寸存儲器IP核RC參數的提取和仿真。

本發(fā)明實施例還提供一種測量存儲器IP核管腳電容的裝置，如圖5所示，所述裝置包括抽取模塊21、拼接模塊22和仿真模塊23，其中，

所述抽取模塊21，用于抽取存儲器IP核包含的各個子模塊的RC網表；

所述拼接模塊22，用于根據所述存儲器IP核的拼接規(guī)則將所述各個子模塊的RC網表拼接成第一RC網表，其中，所述第一RC網表為所述存儲器IP核的RC網表；

所述仿真模塊23，用于利用仿真工具對所述第一RC網表進行仿真，得到 所述存儲器IP核管腳電容的測量值。

本發(fā)明實施例提供的測量存儲器IP核管腳電容的方法，與現有技術相比，本發(fā)明不需要對整個存儲器IP核提取RC參數，只需對構成整個存儲器IP核的各個子模塊提取RC參數，從而提高了RC參數的提取速度，本發(fā)明尤其適用于大尺寸存儲器IP核RC參數的提取和仿真。

進一步地，如圖6所示，所述裝置還包括簡化模塊24，其中，所述簡化模塊24，用于對所述第一RC網表進行簡化，得到第二RC網表；

相應地，所述仿真模塊23，用于利用仿真工具對所述第二RC網表進行仿真，得到所述存儲器IP核管腳電容的測量值。

本發(fā)明實施例提供的測量存儲器IP核管腳電容的裝置，與現有技術相比，一方面，本發(fā)明不需要對整個存儲器IP核提取RC參數，只需對構成整個存儲器IP核的各個子模塊提取RC參數，從而提高了RC參數的提取速度；另一方面，本發(fā)明通過對拼接得到的整個存儲器IP核的RC網表進行適當的簡化，能夠提高RC網表的仿真速度，本發(fā)明尤其適用于大尺寸存儲器IP核RC參數的提取和仿真。

可選地，如圖7所示，所述簡化模塊24包括記錄單元241、第一刪除單元242和第二刪除單元243，其中，

所述記錄單元241，用于記錄所述第一RC網表中頂層模塊的輸入管腳和輸出管腳的信息；

所述第一刪除單元242，用于依次刪除所述第一RC網表中第二層至最低層中沒有輸入管腳或者輸出管腳的模塊；

所述第二刪除單元243，用于根據預定的MOS管刪除規(guī)則，刪除經過上述 刪除步驟的剩余模塊中不相干的MOS管，從而得到所述第二RC網表。

由于存儲器IP核管腳電容與存儲器IP核的輸入管腳或輸入管腳直接連接的MOS管以及寄生在管腳上的電容有關，因此，這里的所述預定的MOS管刪除規(guī)則主要是基于上述考慮來設置的，具體地，當所述MOS管為NMOS管時，所述預定的MOS管刪除規(guī)則包括：

如果所述NMOS管中只有一個極與外部輸入管腳連接，則切斷所述NMOS管中未與所述外部輸入管腳連接的另外兩個極與其他MOS管的連接，并將所述NMOS管的另外兩個極均連接至電源VDD；

如果所述NMOS管中有兩個極與外部輸入管腳連接，則將所述NMOS管分成只有一個極與外部輸入管腳連接的兩個子NMOS管，切斷所述兩個子NMOS管中未與對應的外部輸入管腳連接的另外兩個極與其他MOS管的連接，并將所述兩個子NMOS管中的另外兩個極均連接至電源VDD；

如果所述NMOS管中只有一個極與外部輸出管腳連接，則切斷所述NMOS管中未與所述外部輸出管腳連接的另外兩個極與其他MOS管的連接，并將所述NMOS管的另外兩個極均連接至接地端VSS。

當所述MOS管為NMOS管時，所述預定的MOS管刪除規(guī)則包括：

如果所述PMOS管中只有一個極與外部輸入管腳連接，則切斷所述PMOS管中未與所述外部輸入管腳連接的另外兩個極與其他MOS管的連接，并將所述PMOS管的另外兩個極均連接至接地端VSS；

如果所述PMOS管中有兩個極與外部輸入管腳連接，則將所述PMOS管分成只有一個極與外部輸入管腳連接的兩個子PMOS管，切斷所述兩個子PMOS管中未與對應的外部輸入管腳連接的另外兩個極與其他MOS管的連接，并將所 述兩個子PMOS管中的另外兩個極均連接至接地端VSS；

如果所述PMOS管中只有一個極與外部輸出管腳連接，則切斷所述PMOS管中未與所述外部輸出管腳連接的另外兩個極與其他MOS管的連接，并將所述PMOS管的另外兩個極均連接至電源VDD。

可見，與現有技術相比，本發(fā)明基于存儲器IP核管腳電容的影響因素，對存儲器IP核的RC網表進行了簡化，能夠提高RC網表的仿真速度，本發(fā)明尤其適用于大尺寸存儲器IP核RC參數的提取和仿真。

本領域普通技術人員可以理解實現上述實施例方法中的全部或部分流程，是可以通過計算機程序來指令相關的硬件來完成，所述的程序可存儲于一計算機可讀取存儲介質中，該程序在執(zhí)行時，可包括如上述各方法的實施例的流程。其中，所述的存儲介質可為磁碟、光盤、只讀存儲記憶體(Read-Only Memory，ROM)或隨機存儲記憶體(Random Access Memory，RAM)等。

以上所述，僅為本發(fā)明的具體實施方式，但本發(fā)明的保護范圍并不局限于此，任何熟悉本技術領域的技術人員在本發(fā)明揭露的技術范圍內，可輕易想到的變化或替換，都應涵蓋在本發(fā)明的保護范圍之內。因此，本發(fā)明的保護范圍應該以權利要求的保護范圍為準。