多次可規(guī)劃非易失性查找表及輸出位產(chǎn)生方法
【專利摘要】本發(fā)明提供一種多次可規(guī)劃非易失性查找表及輸出位產(chǎn)生方法，該多次可規(guī)劃非易失性查找表是以標(biāo)準(zhǔn)CMOS邏輯工藝制作的可縮放門邏輯非易失性存儲器(SGLNVM)單元裝置建構(gòu)而成。一個互補(bǔ)SGLNVM單元裝置配對的其一非易失性存儲器單元被程序化至高臨界電壓狀態(tài)，而另一個則保持在低臨界電壓狀態(tài)。通過施加數(shù)字電壓軌(VDD和VSS)至該互補(bǔ)SGLNVM單元裝置配對的輸入節(jié)點(diǎn)，根據(jù)其規(guī)劃，該互補(bǔ)SGLNVM單元裝置配對的輸出節(jié)點(diǎn)輸出數(shù)字信號。通過一數(shù)字切換多工器，該多次可規(guī)劃非易失性查找表由多個互補(bǔ)SGLNVM單元裝置配對中輸出數(shù)字信號。對于常見被使用于現(xiàn)場可編程門陣列的以靜態(tài)隨機(jī)存取存儲器為基礎(chǔ)的易失性查找表而言，該多次可規(guī)劃非易失性查找表是最佳解決方案。
【專利說明】多次可規(guī)劃非易失性查找表及輸出位產(chǎn)生方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明有關(guān)于邏輯元件(Logic Element, LE)中的查找表(Look-Up-Table,LUT),為現(xiàn)場可編程門陣列(Field Programmable Gate Array, FPGA)的基本建構(gòu)區(qū)塊，特別地，相較于傳統(tǒng)以靜態(tài)隨機(jī)存取存儲器(Static Random Access Memory, SRAM)為基礎(chǔ)的易失性查找表，本發(fā)明非易失性查找表(Non-Volatile LUT, NV-LUT)的規(guī)劃數(shù)據(jù)(configuration data)為非易失性。相較于復(fù)雜可編程邏輯裝置(Complex ProgrammableLogic Device,CPLD)具有分隔的晶載(on-chip)非易失性存儲器單元來儲存規(guī)劃數(shù)據(jù),在可規(guī)劃(configurable)數(shù)字電路中，本發(fā)明的非易失性查找表將非易失性規(guī)劃數(shù)據(jù)儲存于各邏輯元件單元，以進(jìn)行直接存取。
【背景技術(shù)】
[0002]FPGA已廣泛應(yīng)用于規(guī)劃數(shù)字電路。就數(shù)字電路開發(fā)而言，F(xiàn)PGA比特殊應(yīng)用集成電路(Application Specific Integrated Circuit, ASIC)更經(jīng)濟(jì)，尤其是先進(jìn)技術(shù)世代(technology node)具有昂貴的光罩組(mask set)和工藝(process)成本。較高的邏輯門總數(shù)(logic gate count)和性能的需求已驅(qū)使FPGA邁向先進(jìn)工藝技術(shù)世代。FPGA中的組合邏輯(combination logic)功能是以邏輯元件中的該些以靜態(tài)隨機(jī)存取存儲器為基礎(chǔ)的查找表來規(guī)劃。數(shù)字電路的特殊應(yīng)用功能是經(jīng)由FPGA中的互連矩陣(interconnectionmatrix)來連接多個規(guī)劃邏輯元件而完成。因?yàn)樵撔┮造o態(tài)隨機(jī)存取存儲器為基礎(chǔ)的查找表為易失性，所以在電源切斷后其規(guī)劃便不見了。FPGA的應(yīng)用需要有非易失性存儲器來儲存非易失性規(guī)劃數(shù)據(jù)，以及在開啟FPGA芯片電源后，須將規(guī)劃數(shù)據(jù)載回(load back)至該些查找表中的SRAM單元(cell)。FPGA(低邏輯元件總數(shù)(count))與晶載非易失性存儲器單位整合起來就是CPLD。相較于FPGA開發(fā)是以目前最進(jìn)步的納米(nano-meter)互補(bǔ)金屬氧化物半導(dǎo)體(Complementary Metal-Oxide-Semiconductor, CMOS)技術(shù)制作的大數(shù)量邏輯元件，CPLD仍停留在以次微米(sub-micron)工藝技術(shù)制作的低數(shù)量邏輯元件。CPLD發(fā)展遠(yuǎn)落后FPGA的主要原因是缺乏成本效益和適用于數(shù)字電路并以標(biāo)準(zhǔn)CMOS技術(shù)工藝制作的可縮放(scalable)非易失性存儲器裝置。
[0003]再者，因?yàn)樵贑PLD中，用以儲存規(guī)劃數(shù)據(jù)的傳統(tǒng)嵌入式(embedded)非易失性存儲器(Non-Volatile Memory, NVM)單元被配置成分隔的陣列，所以擷取該規(guī)劃數(shù)據(jù)需要感測電路(sensing circuitry)來將NVM電流信號轉(zhuǎn)換(convert)成數(shù)字信號,并將該轉(zhuǎn)換數(shù)字信號寫入至各邏輯元件中的SRAM單元。該些數(shù)據(jù)擷取和載入過程不僅消耗更多芯片功率，而且減低芯片初始化速率(initialization speed)。而載入非易失性規(guī)劃數(shù)據(jù)的NVM感測電路和SRAM寫入電路的需求，在經(jīng)濟(jì)考量上亦阻礙將NVM裝置直接并入于各該邏輯元件單位。因?yàn)榛パa(bǔ)NVM裝置的應(yīng)用(美國專利申請?zhí)?3/399，753和13/454,871(中國專利申請?zhí)?01310145384.1)，上述專利的內(nèi)容在此被整體引用作為本說明書內(nèi)容的一部分)，一互補(bǔ)可縮放門邏輯非易失性存儲器(Scalable Gate Logic Non-Volatile Memory,SGLNVM)裝置配對(pair)可儲存非易失性數(shù)字?jǐn)?shù)據(jù)，并且不需經(jīng)由感測放大器(sensingamplifier)而直接輸出數(shù)字信號；能直接自儲存非易失性規(guī)劃數(shù)據(jù)的多個互補(bǔ)SGLNVM裝置配對輸出數(shù)字?jǐn)?shù)據(jù)信號，使得一完全整合(fully integrated)的非易失性查找表能夠?qū)崿F(xiàn)。
[0004]為了實(shí)現(xiàn)該些可規(guī)劃數(shù)字電路，利用以標(biāo)準(zhǔn)CMOS邏輯工藝制作的SGLNVM裝置的可規(guī)劃互連矩陣已被揭露(美國專利申請?zhí)?3/683，721(中國專利申請?zhí)?01310589240.5)，上述專利的內(nèi)容在此被整體引用作為本說明書內(nèi)容的一部分)。

【發(fā)明內(nèi)容】

[0005]本發(fā)明實(shí)施例的主要目的在于提供一種多次可規(guī)劃非易失性查找表及輸出位產(chǎn)生方法，以解決現(xiàn)有技術(shù)中的規(guī)劃數(shù)據(jù)無法在斷電后繼續(xù)儲存等問題。
[0006]為了實(shí)現(xiàn)上述目的，本發(fā)明實(shí)施例提供一種多次可規(guī)劃非易失性查找表，所述多次可規(guī)劃非易失性查找表用以接收一個N位輸入信號及產(chǎn)生一輸出位，所述多次可規(guī)劃非易失性查找表包含:2N個非易失性存儲器單元配對，各非易失性存儲器單元具有一源極、一漏極、一浮柵、一控制柵以及一通道區(qū)，其中，各所述非易失性存儲器單元配對共用一相對應(yīng)共源極且各所述非易失性存儲器單元配對的控制柵互相連接，其中，于各規(guī)劃周期之后，各所述非易失性存儲器單元配對被規(guī)劃成一被抹除單元和一被程序化單元；以及一切換單元，耦接至所述2N個非易失性存儲器單元配對的2N個共源極，用以依據(jù)所述N位輸入信號，從所述2Nf共源極產(chǎn)生的2N個邏輯數(shù)值中選擇其中一個輸出當(dāng)作所述輸出位；其中，于一正常操作模式中，各所述非易失性存儲器單元配對具有一第一漏極耦接至一操作電壓端、一第二漏極耦接至一接地電壓端、以及其相對應(yīng)共源極產(chǎn)生一相對應(yīng)邏輯數(shù)值，而所述相對應(yīng)邏輯數(shù)值是對應(yīng)于耦接至各所述非易失性存儲器單元配對中的其中一個被導(dǎo)通非易失性存儲器單元的兩個電壓端的其一所承載的電壓。
[0007]本發(fā)明實(shí)施例還提供一種基于多次可規(guī)劃非易失性查找表的輸出位產(chǎn)生方法，所述方法用以回應(yīng)一 N位輸入信號，從一個多次可規(guī)劃非易失性查找表提供一輸出位，其中所述多次可規(guī)劃非易失性查找表包含2"個非易失性存儲器單元配對以及一切換單元，各非易失性存儲器單元具一源極、一漏極、一浮柵、一控制柵以及一通道區(qū)，各所述非易失性存儲器單元配對共用一相對應(yīng)共源極，各所述非易失性存儲器單元配對的控制柵互相連接，所述方法包含:將各所述非易失性存儲器單元配對的第一漏極耦接至一操作電壓端、以及將各所述非易失性存儲器單元配對的第二漏極耦接至一接地端；施加一控制柵電壓至已規(guī)劃的所述2N個非易失性存儲器單元配對的控制柵，使得各所述非易失性存儲器單元配對的其一非易失性存儲器單元被導(dǎo)通，而另一個非易失性存儲器單元被切斷；以及回應(yīng)所述N位輸入信號，利用所述切換單元，從所述2N個非易失性存儲器單元配對的2N個共源極產(chǎn)生的2N個邏輯數(shù)值中選擇其一輸出當(dāng)作所述輸出位；其中，所述相對應(yīng)共源極產(chǎn)生的邏輯數(shù)值對應(yīng)于耦接至所述2Nf非易失性存儲器單元配對中的其中一個被導(dǎo)通非易失性存儲器單元的兩個電壓端的其一所承載的電壓。
[0008]本發(fā)明的有益效果在于，省去了儲存非易失性規(guī)劃數(shù)據(jù)的非易失性存儲器的需求，且具更快的電路初始化速率和有更少的功率消耗。
【專利附圖】

【附圖說明】[0009]圖1A是以對數(shù)刻度(logarithm scale)顯示在0.05伏特(volt)漏極電壓偏壓下，SGLNVM裝置特性曲線的例子，其中該SGLNVM裝置是以晶圓代工廠的標(biāo)準(zhǔn)55納米CMOS邏輯工藝制作；
[0010]圖1B是以線性刻度(linear scale)顯示在1.2V漏極電壓偏壓下，SGLNVM裝置特性曲線的例子，其中該SGLNVM裝置是以晶圓代工廠的標(biāo)準(zhǔn)55納米CMOS邏輯工藝制作；
[0011]圖2是根據(jù)本發(fā)明的一實(shí)施例，顯示一互補(bǔ)SGLNVM單元裝置配對的示意圖；
[0012]圖3是根據(jù)本發(fā)明的一實(shí)施例，顯示包括2N個互補(bǔ)SGLNVM單元裝置配對和N位數(shù)字切換多工器的N位非易失性查找表的示意圖；
[0013]圖4是根據(jù)本發(fā)明的一實(shí)施例，顯示一 4位非易失性查找表的示意圖；
[0014]圖5是根據(jù)本發(fā)明的一實(shí)施例，通過遞減于4個節(jié)點(diǎn)455的4位輸入信號DO?D3，從“1111”遞減至“0000”，顯示該4位非易失性查找表400的數(shù)字輸出信號(于節(jié)點(diǎn)452)的預(yù)規(guī)劃碼(pre-configured code) “ 1010010110100101 (A5A5h) ”。
[0015]附圖標(biāo)記
[0016]200互補(bǔ)SGLNVM單元裝置配對
[0017]210、220SGLNVM 單元裝置
[0018]211,221互補(bǔ)SGLNVM單元裝置的漏極電極(輸入節(jié)點(diǎn))
[0019]230共源極電極(輸出節(jié)點(diǎn))
[0020]240共同控制柵
[0021]300N位非易失性查找表
[0022]340控制柵線
[0023]350N位數(shù)字切換多工器
[0024]351、451數(shù)據(jù)輸入節(jié)點(diǎn)
[0025]352、452數(shù)據(jù)輸出節(jié)點(diǎn)
[0026]355、455數(shù)字信號輸入節(jié)點(diǎn)
[0027]4004位非易失性查找表
[0028]440控制柵線
[0029]4504位數(shù)字切換多工器
[0030]455輸入節(jié)點(diǎn)
【具體實(shí)施方式】
[0031]在本發(fā)明中，是以多個可縮放門邏輯非易失性存儲器(Scalable Gate LogicNon-Volatile Memory, SGLNVM)單元裝置來替代現(xiàn)有的易失性查找表SRAM單元，以形成邏輯元件(LE)中的非易失性查找表(NV-LUT)，為基本的FPGA建構(gòu)區(qū)塊。該些SGLNVM裝置是以標(biāo)準(zhǔn)CMOS邏輯工藝制作的非易失性存儲器，利用最小邏輯門長度作為用來儲存電荷(charge)的浮柵(floating gate),且其控制柵(control gate)嵌入(embedded)于 P型基底(substrate)中。以晶圓代工廠的標(biāo)準(zhǔn)55納米CMOS邏輯工藝已展示及證明最小SGLNVM裝置的尺寸為0.2157平方微米(μ m2)。通過注入(inject)電子(electron)至單浮柵(single floating gate)以程序化(program)該些SGLNVM裝置之后，該些SGLNVM裝置的臨界電壓被偏移(shifted)至一較高電壓狀態(tài)；而通過自該些浮柵移除電子或是稍微注入電洞(hole)至該些浮柵，該些SGLNVM裝置的臨界電壓被抹除(erased)至一低電壓狀態(tài)。被程序化及被抹除的SGLNVM裝置特性曲線(characteristic curve)的例子顯示于圖1A和圖1B0
[0032]圖2顯示一互補(bǔ)SGLNVM單元裝置配對200的示意圖，該配對200具兩個互補(bǔ)SGLNVM單元裝置210和220。各互補(bǔ)SGLNVM單元裝置210和220分別具有一源極、一漏極、一浮柵、一控制柵以及一通道區(qū)。兩個互補(bǔ)SGLNVM單元裝置210和220的漏極電極(drainelectrode) 211和221為兩個輸入節(jié)點(diǎn)(node),在讀取(read)時,分別被施以數(shù)字電壓軌(rail) (Vdd和Vss)，而在程序化時，則被施以電壓偏壓VDH。該互補(bǔ)SGLNVM單元裝置配對200的共源極電極(common source electrode)為數(shù)字信號的輸出節(jié)點(diǎn)230。在讀取、程序化和抹除時，該互補(bǔ)SGLNVM單元裝置配對200的共同控制柵240會被施以諸電壓偏壓。本發(fā)明將一非易失性位(bit)儲存于非易失性查找表中，是通過該互補(bǔ)SGLNVM單元裝置配對200來完成。在該互補(bǔ)SGLNVM單元裝置配對200中，為了儲存一數(shù)字值“O”，該裝置210被程序化至高臨界電壓VtH，而該另一裝置220則保持在低臨界電壓Vtt。為了儲存一數(shù)字值“1”，該互補(bǔ)SGLNVM裝置單元配對200的裝置220被程序化至該高臨界電壓VtH，而該另一裝置210保持在該低臨界電壓Va。 在正常操作模式中，該數(shù)字電壓軌Vdd和Vss分別被施于該輸入節(jié)點(diǎn)211和221，同時施加一控制柵電壓Vra至該控制柵240，則該互補(bǔ)SGLNVM單元裝置配對200將傳遞(pass)該輸出節(jié)點(diǎn)230的數(shù)字信號(如VDD( “I”)或是Vss ( “O”))。其中，該控制柵電壓Vra低于該高臨界電壓VtH和高于該低臨界電壓(Vtt+VDD)。
[0033]請參考圖3，N位非易失性查找表300包括2N個互補(bǔ)SGLNVM單元裝置配對200和一個N位數(shù)字切換多工器(switching multiplexer) 350。該2N個互補(bǔ)SGLNVM單元裝置配對200的控制柵240形成單一控制柵線340，在讀取、程序化和抹除時，被施以相同的電壓偏壓。該些互補(bǔ)配對200的共源極電極230為該些輸出節(jié)點(diǎn)230，分別被連接至該N位數(shù)字切換多工器350的各數(shù)據(jù)輸入節(jié)點(diǎn)351。對各該2n個互補(bǔ)SGLNVM單元裝置配對200的兩個電極211和221分別施加Vdd和Vss作為偏壓，且該控制柵線340是以該控制柵電壓Va作偏壓，其中VtPVa^ (VtL+VDD)，而致使各該互補(bǔ)配對200輸出該些數(shù)字信號。該N位數(shù)字切換多工器350的多個數(shù)字信號輸入節(jié)點(diǎn)355接收N位數(shù)字信號而導(dǎo)通(turn on) 一對應(yīng)的切換器(switch)，以將該些數(shù)據(jù)輸入節(jié)點(diǎn)351的其一連接至一輸出節(jié)點(diǎn)352。該N個信號輸入位(在該些節(jié)點(diǎn)355)的運(yùn)作如同地址碼(address code)，用以存取該2N個互補(bǔ)SGLNVM單元裝置配對200的非易失性數(shù)字內(nèi)容(content)。
[0034]4位查找表是FPGA中邏輯元件的標(biāo)準(zhǔn)規(guī)劃單位。取決于不同供應(yīng)商對組合邏輯和運(yùn)算操作(arithmetic operation)的各式架構(gòu)，一個邏輯元件可以包含I~4個查找表、多個控制切換器(control switch)和一個D正反器(flip flop),以儲存靜態(tài)存儲器位。如圖4所示的一較佳實(shí)施例中，4位非易失性查找表400包含16個N型互補(bǔ)SGLNVM單元裝置配對200和一個4位數(shù)字切換多工器450。本發(fā)明4位非易失性查找表400中的16個N型互補(bǔ)SGLNVM單元裝置配對200已經(jīng)取代了傳統(tǒng)4位查找表中的16位SRAM單元。
[0035]在規(guī)劃該非易失性查找表400之前，一開始是以傳統(tǒng)傅勒諾德翰穿隧(Fowler-Nordheim tunneling)方法,將芯片上的全部該些SGLNVM單元裝置抹除至該低臨界電壓狀態(tài)Va。于規(guī)劃該非易失性查找表400時，施加一個具數(shù)伏特振幅(amplitude)的高電壓脈沖至被選定的(selected)控制柵線440且歷時數(shù)微秒(micro-second),并以一程序化電壓Vdh (3.5V~5V)偏壓于該些被選定的程序化SGLNVM單元裝置的漏極電極。規(guī)劃該非易失性查找表400時，是利用并行方式來程序化全部該16個互補(bǔ)SGLNVM單元裝置配對(共32個SGLNVM單元裝置)。為形成各該互補(bǔ)SGLNVM單元裝置配對(一個在程序化高臨界電壓狀態(tài)VtH，而另一個在抹除低臨界電壓狀態(tài)Va)，對于該4位非易失性查找表，該32個SGLNVM單元裝置的其中一半被程序化至該高臨界電壓狀態(tài)VtH，而該32個SGLNVM單元裝置的另一半則保持在該低臨界電壓狀態(tài)Va。根據(jù)數(shù)字電路的特殊需求，該非易失性FPGA的多個邏輯元件中的各該4位非易失性查找表可以被個別規(guī)劃。
[0036]在規(guī)劃后的正常操作中，所有該些互補(bǔ)SGLNVM單元裝置配對200分別被偏壓至該數(shù)字電壓軌Vdd和Vss。一控制柵電壓偏壓Vra被施加至該些控制柵線440 (使各互補(bǔ)SGLNVM單元裝置配對200的其一 SGLNVM單元裝置被導(dǎo)通(on)，而另一 SGLNVM單元裝置被切斷(off))，以自邏輯元件的該些非易失性查找表400輸出該些數(shù)字信號(Vdd “I”和Vss “O”)，其中VtPVa^ (VtL+VDD)。圖5為根據(jù)本發(fā)明的一實(shí)施例，通過遞減一個4位非易失性查找表400的4個輸入位(于4個節(jié)點(diǎn)455) DO~D3，從“ 1111”遞減至“0000”，顯示該4位非易失性查找表400的16個互補(bǔ)SGLNVM單元裝置配對200的數(shù)字輸出信號(于節(jié)點(diǎn)452)的預(yù)程序化型式(pre-programmed pattern)。
[0037]請注意，上述實(shí)施例中的該些互補(bǔ)SGLNVM單元裝置配對200及兩個互補(bǔ)SGLNVM單元裝置210和220僅為示例，而非本發(fā)明的限制。于另一實(shí)施例中，該些互補(bǔ)SGLNVM單元裝置配對200可以其他型式的互補(bǔ)NVM單元裝置配對來替換，而兩個互補(bǔ)SGLNVM單元裝置210和220可以其他型式的兩個互補(bǔ)NVM單元裝置來替換。
[0038]總之，本發(fā)明揭露一種非易失性查找表是以標(biāo)準(zhǔn)CMOS邏輯工藝制作的SGLNVM裝置，不需增加工藝成 本，本發(fā)明在以下四個方面為可規(guī)劃數(shù)字電路提供絕佳的解決方案:1)非易失性查找表省去了(omit)儲存非易失性規(guī)劃數(shù)據(jù)的非易失性存儲器的需求；2)因無須外部規(guī)劃載入，非易失性查找表具更快的電路初始化速率和有更少的功率消耗；3)非易失性查找表為多次可規(guī)劃(由一晶圓代工廠(foundry)所制造的SGLNVM裝置，已被驗(yàn)證可進(jìn)行2萬次的規(guī)劃)；4)依據(jù)標(biāo)準(zhǔn)邏輯工藝技術(shù)世代，非易失性查找表為可縮放。受益自先進(jìn)的邏輯工藝技術(shù)，本發(fā)明的非易失性查找表能符合可規(guī)劃數(shù)字電路的高邏輯門總數(shù)和高性能的需求。
[0039]以上雖以實(shí)施例說明本發(fā)明，但并不因此限定本發(fā)明的范圍，只要不脫離本發(fā)明的要旨，該行業(yè)者可進(jìn)行各種變形或變更，均應(yīng)落入本發(fā)明的權(quán)利要求范圍。
【權(quán)利要求】
1.一種多次可規(guī)劃非易失性查找表，其特征在于，所述多次可規(guī)劃非易失性查找表用以接收一個N位輸入信號及產(chǎn)生一輸出位，所述多次可規(guī)劃非易失性查找表包含: 2N個非易失性存儲器單元配對，各非易失性存儲器單元具有一源極、一漏極、一浮柵、一控制柵以及一通道區(qū)，其中，各所述非易失性存儲器單元配對共用一相對應(yīng)共源極且各所述非易失性存儲器單元配對的控制柵互相連接，其中，于各規(guī)劃周期之后，各所述非易失性存儲器單元配對被規(guī)劃成一被抹除單元和一被程序化單元；以及 一切換單元，耦接至所述2Nf非易失性存儲器單元配對的2Nf共源極，用以依據(jù)所述N位輸入信號，從所述2N個共源極產(chǎn)生的2n個邏輯數(shù)值中選擇其中一個輸出當(dāng)作所述輸出位； 其中，于一正常操作模式中，各所述非易失性存儲器單元配對具有一第一漏極耦接至一操作電壓端、一第二漏極耦接至一接地電壓端、以及其相對應(yīng)共源極產(chǎn)生一相對應(yīng)邏輯數(shù)值，而所述相對應(yīng)邏輯數(shù)值是對應(yīng)于耦接至各所述非易失性存儲器單元配對中的其中一個被導(dǎo)通非易失性存儲器單元的兩個電壓端的其一所承載的電壓。
2.根據(jù)權(quán)利要求1所述的多次可規(guī)劃非易失性查找表，其特征在于，所述多次可規(guī)劃非易失性查找表是應(yīng)用于一現(xiàn)場可編程門陣列的邏輯元件。
3.根據(jù)權(quán)利要求1所述的多次可規(guī)劃非易失性查找表，其特征在于，于所述正常操作模式，當(dāng)各所述非易失性存儲器單元為N型時，一控制柵電壓Vra被施加至所述2n個非易失性存儲器單元配對的控制柵，且(UVdd)，其中\(zhòng)^和VtH分別代表各所述非易失性存儲器單元的低臨界電壓和高臨界電壓，以及其中，Vdd代表一操作電壓。
4.根據(jù)權(quán)利要求1所述的多次可規(guī)劃非易失性查找表，其特征在于，當(dāng)各所述非易失性存儲器單元為N型時，于所述正常操作模式下，于各所述非易失性存儲器單元配對中，在一低臨界電壓狀態(tài)的被抹除單元為導(dǎo)通狀態(tài)，而在一高臨界電壓狀態(tài)的被程序化單元為切斷狀態(tài)。
5.根據(jù)權(quán)利要求1所述的多次可規(guī)劃非易失性查找表，其特征在于，在各規(guī)劃周期之前，所有所述非易失性存儲器單元被抹除至一低臨界電壓狀態(tài)。
6.根據(jù)權(quán)利要求1所述的多次可規(guī)劃非易失性查找表，其特征在于，在各規(guī)劃周期期間，所述2N個非易失性存儲器單元配對是以并行方式被規(guī)劃。
7.根據(jù)權(quán)利要求6所述的多次可規(guī)劃非易失性查找表，其特征在于，在各規(guī)劃周期期間，當(dāng)各所述非易失性存儲器單元為N型時，一高電壓脈沖被施加至所述2N個非易失性存儲器單元配對的控制柵、且一程序化高電壓被施加至各所述非易失性存儲器單元配對中被選定的非易失性存儲器單元的漏極。
8.根據(jù)權(quán)利要求1所述的多次可規(guī)劃非易失性查找表，其特征在于，所述切換單元為一 N位數(shù)字切換多工器。
9.一種基于多次可規(guī)劃非易失性查找表的輸出位產(chǎn)生方法，其特征在于，所述方法用以回應(yīng)一 N位輸入信號，從一個多次可規(guī)劃非易失性查找表提供一輸出位，其中所述多次可規(guī)劃非易失性查找表包含2Nf非易失性存儲器單元配對以及一切換單元，各非易失性存儲器單元具一源極、一漏極、一浮柵、一控制柵以及一通道區(qū)，各所述非易失性存儲器單元配對共用一相對應(yīng)共源極，各所述非易失性存儲器單元配對的控制柵互相連接，所述方法包含:將各所述非易失性存儲器單元配對的第一漏極耦接至一操作電壓端、以及將各所述非易失性存儲器單元配對的第二漏極耦接至一接地端； 施加一控制柵電壓至已規(guī)劃的所述2Nf非易失性存儲器單元配對的控制柵，使得各所述非易失性存儲器單元配對的其一非易失性存儲器單元被導(dǎo)通，而另一個非易失性存儲器單元被切斷；以及 回應(yīng)所述N位輸入信號，利用所述切換單元，從所述2N個非易失性存儲器單元配對的2Nf共源極產(chǎn)生的2N個邏輯數(shù)值中選擇其一輸出當(dāng)作所述輸出位； 其中，所述相對應(yīng)共源極產(chǎn)生的邏輯數(shù)值對應(yīng)于耦接至所述2Nf非易失性存儲器單元配對中的其中一個被導(dǎo)通非易失性存儲器單元的兩個電壓端的其一所承載的電壓。
10.根據(jù)權(quán)利要求9所述的方法，其特征在于，當(dāng)各所述非易失性存儲器單元為N型時，所述控制柵電壓大于(UVdd)且小于VtH，其中Vtt和^分別代表各所述非易失性存儲器單元的低臨界電壓和高臨界電壓，以及其中Vdd代表一操作電壓。
11.根據(jù)權(quán)利要求9所述的方法，其特征在于，在將各所述非易失性存儲器單元配對的第一漏極耦接至一操作電壓端、以及將各所述非易失性存儲器單元配對的第二漏極耦接至一接地端之前，所述方法更包含: 以并行方式，規(guī)劃所述2N個非易失性存儲器單元配對。
12.根據(jù)權(quán)利要求11所述的方法，其特征在于，當(dāng)各所述非易失性存儲器單元為N型時，以并行方式，規(guī)劃所述2N個非易失性存儲器單元配對，包含: 將全部所述非易失性存儲器單元的臨界電壓改變?yōu)橐坏团R界電壓狀態(tài)； 施加一高電壓脈沖至各所述非易失性存儲器單元配對的控制柵；以及 施加一程序化高電壓至各所述非易失性存儲器單元配對中被選定的非易失性存儲器單元的漏極。
13.根據(jù)權(quán)利要求11所述的方法，其特征在于，在以并行方式，規(guī)劃所述2N個非易失性存儲器單元配對之后，各所述非易失性存儲器單元配對的其一非易失性存儲器單元被程序化至一高臨界電壓狀態(tài)，以及各所述非易失性存儲器單元配對的另一非易失性存儲器單元保持在一低臨界電壓狀態(tài)。
14.根據(jù)權(quán)利要求9所述的方法，其特征在于，所述方法應(yīng)用于一現(xiàn)場可編程門陣列的邏輯元件。
【文檔編號】G11C16/34GK104008775SQ201410068933
【公開日】2014年8月27日 申請日期:2014年2月27日 優(yōu)先權(quán)日:2013年2月27日
【發(fā)明者】王立中 申請人:閃矽公司