具有改進的時間常數的比較器的制造方法
【專利摘要】本發(fā)明提供了具有改進的時間常數的比較器，以及用于比較差分輸入信號輸入的裝置。該裝置包括CMOS讀取放大器（其具有第一輸入端、第二輸入端、第一輸出端和第二輸出端），第一輸出電路（其具有第一負載電容），第二輸出電路（其具有第二負載電容）和隔離電路。該隔離電路被聯(lián)接在CMOS讀取放大器的第一輸出端和第一輸出電路之間，并且其被聯(lián)接在CMOS讀取放大器的第二輸出端和CMOS讀取放大器的第二輸出端之間。該隔離電路將第一和第二負載電容與CMOS讀取放大器隔離。
【專利說明】具有改進的時間常數的比較器
【技術領域】
[0001]本發(fā)明一般地涉及比較器，并且更具體地涉及基于讀取放大器的比較器。
【背景技術】
[0002]比較器是非線性電路，其通常用于檢測兩個或更多信號之間的標志差異，并且已經用于在許多應用中解析信號，諸如存儲器和模數轉換器(ADC)中。例如，圖1中示出讀取放大器50 (例如，其能夠用作存儲器應用中的比較器)。具體地，這種讀取放大器50是用作再生時鐘比較器的CMOS電路。其通常包含交叉聯(lián)接的PMOS和NMOS晶體管Q2到Q5，NM0S晶體管Q7和Q8的差分輸入對，和時鐘電路(其通常包括PMOS晶體管Ql和Q6以及NMOS晶體管Q9)。當該時鐘信號CLK為邏輯低電位或者是“O”時，輸出端R和S能夠被預充電到供電軌道VDD上的電壓，當時鐘信號CLK為邏輯高電位或者是“I”時，那么在端子R和S的輸出值根據在輸入端I匪和INP的輸入值解析。如果輸入端INP上的電壓大于端子I匪上的電壓，那么端子S和R分別被解析為“I”和“O” ；相反，當INP上的輸入端上的電壓小于端子I匪上的電壓時，端子S和R分別解析為“O”和“I”。另外，晶體管Q9根據時鐘信號CLK將差分對Q7和Q8與地電位(供電軌道)聯(lián)接和斷開。
[0003]用于描述讀取放大器50行為的特性是其“時間常數”，其指示輸入幅值上的傳播延遲(或者“時鐘到Q延遲”)的相關性。通常，由于端子I匪和INP之間電壓的差值的量級較小，因此存在較長的延遲以用于解析端子R和S上的值。這個關系能夠被如下表示:
[0004](I) Tprop-max (tFIXED, tFIXED_ τ *1η (| Vin |))
[0005]其中Tpkjp是傳播延遲，tFIXED是與(例如)過程變化、溫度和供電軌道VDD上的電壓有關的固定比較器延遲，τ是時間常數，并且IvinI是端I匪和INP之間的電壓差值的量值(其通常為差分信號)。通常，等式(I)適用于大約10mV或者更少量級的信號，并且一旦該差值足夠大，傳播延遲Tpot飽和到固定比較器延遲tFIXED。因此，對于一些應用，期望減少這個傳播延遲從而為低幅值信號更快地解析比較結果。
[0006]常規(guī)系統(tǒng)的一些實例是:美國專利號4，274，013 ;美國專利號4，604，533 ;美國專利號5,627，789 ;美國專利號5, 901, 088 ;美國專利號7,688，125 ;和Payandehnia等人的 “A4mW3_taplOGb/s Decis1n Feedback Equalizer” 2011 IEEE54th Internat1nalMidwest Symposium on Circuits and Systems (MWSCAS), September23, 2011, pp.1-4。

【發(fā)明內容】

[0007]因此，本發(fā)明的實施例提供了裝置。該裝置包含CMOS讀取放大器，其具有第一輸入端、第二輸入端、第一輸出端、和第二輸出端；第一輸出電路，具有第一負載電容；第二輸出電路，具有第二負載電容；和隔離電路，其被聯(lián)接在CMOS讀取放大器的第一輸出端和第一輸出電路之間，并且其被聯(lián)接在CMOS讀取放大器的第二輸出端和CMOS讀取放大器的第二輸出端之間，其中隔離電路將第一和第二負載電容與CMOS讀取放大器隔離。
[0008]根據本發(fā)明的實施例，第一和第二輸出電路分別進一步包含第一和第二反相器。[0009]根據本發(fā)明的實施例，CMOS讀取放大器由時鐘信號控制，并且其中該隔離電路進一步包含:預充電電路，其被聯(lián)接到第一和第二反相器，并且由時鐘信號控制；和第一隔離元件，其被聯(lián)接在CMOS讀取放大器的第一輸出端和第一反相器之間；和第二隔離元件，其被聯(lián)接在CMOS讀取放大器的第二輸出端和第二反相器之間。
[0010]根據本發(fā)明的實施例，該預充電電路進一步地包含:第一 MOS晶體管，其在其漏極被聯(lián)接到第一反相器；和第二 MOS晶體管，其在其漏極被聯(lián)接到第二反相器。
[0011]根據本發(fā)明的實施例，第一和第二隔離元件分別進一步地包含第一和第二電阻器。
[0012]根據本發(fā)明的實施例，該時鐘信號進一步包含第一時鐘信號，并且其中第一和第二隔離元件分別進一步包含由第二時鐘信號控制的第一和第二開關，并且在由時鐘信號實現(xiàn)的CMOS讀取放大器的激活和由第二時鐘信號實現(xiàn)的第一和第二開關的激活之間存在非
重疊周期。
[0013]根據本發(fā)明的實施例，該讀取放大器進一步包含:時鐘電路，其經配置從而接收第一時鐘信號；差分輸入晶體管對，其經配置從而接收差分輸入信號；第一對交叉聯(lián)接晶體管，其聯(lián)接到差分輸入晶體管對；和第二對交叉聯(lián)接晶體管，其聯(lián)接到第一對交叉聯(lián)接晶體管。
[0014]根據本發(fā)明的實施例，提供了裝置。該裝置包含:模擬前端(AFE);模數轉換器(ADC)，其被聯(lián)接到AFE，其中AFE具有多個分割器(slicer)，并且其中每個分割器包括:CMOS讀取放大器,其具有第一輸入端、第二輸入端、第一輸出端和第二輸出端；第一輸出電路，具有第一負載電容；第二輸出電路，其具有第二負載電容；隔離電路，其被聯(lián)接在CMOS讀取放大器的第一輸出端和第一輸出電路之間，并且其被聯(lián)接在CMOS讀取放大器的第二輸出端和CMOS讀取放大器的第二輸出端之間，其中隔離電路將第一和第二負載電容與CMOS讀取放大器隔離；和判定反饋均衡器(DFE)，其被聯(lián)接到ADC。
[0015]根據本發(fā)明的實施例，提供了裝置。該裝置包含串行器；發(fā)射器，其被聯(lián)接到該串行器；通信介質，其被聯(lián)接到該發(fā)射器；接收器，其具有:AFE ;ADC，其被聯(lián)接到AFE，其中ADC具有多個分割器，并且其中每個分割器包括:讀取放大器，其具有:第一供電軌道；第二供電軌道；第一輸出端；第二輸出端；交叉聯(lián)接PMOS晶體管對，其每個都被聯(lián)接到第一和第二輸出端并且被聯(lián)接到第一供電軌道；交叉聯(lián)接NMOS晶體管對，其每個都被聯(lián)接到第一和第二輸出端；NM0S晶體管差分輸入對，其每個都聯(lián)接到通信信道和交叉聯(lián)接NMOS晶體管對；第一時鐘NMOS晶體管，其被聯(lián)接在第一供電軌道和第一輸出端之間，并且其經配置從而接收時鐘信號；第二時鐘NMOS晶體管，其被聯(lián)接在第一供電軌道和第二輸出端之間，并且其經配置從而接收時鐘信號；和第三時鐘NMOS晶體管，其被聯(lián)接在NMOS晶體管差分輸入對和第二供電軌道之間，并且其經配置從而接收時鐘信號；第一輸出電路，其具有第一負載電容；第二輸出電路，其具有第二負載電容；隔離電路，其被聯(lián)接在讀取放大器的第一輸出端和第一輸出電路之間，并且其被聯(lián)接在讀取放大器的第二輸出端和讀取放大器的第二輸出端之間，其中隔離電路將第一和第二負載電容與讀取放大器隔離；和DFE，其被聯(lián)接到ADC ;和解串器，其被聯(lián)接到DFE。
[0016]根據本發(fā)明的實施例，隔離電路進一步包含:預充電電路，其被聯(lián)接到第一和第二反相器，并且由時鐘信號控制；和第一隔離元件，其被聯(lián)接在讀取放大器的第一輸出端和第一反相器之間；和第二隔離元件，其被聯(lián)接在讀取放大器的第二輸出端和第二反相器之間。
[0017]根據本發(fā)明的實施例，該預充電電路進一步地包含:第一預充電PMOS晶體管，其在其漏極被聯(lián)接到第一反相器；和第二預充電PMOS晶體管，其在其漏極被聯(lián)接到第二反相器。
[0018]為了后面可以更好理解本發(fā)明的詳細說明，上述已經相當廣泛地概述本發(fā)明的器件和技術優(yōu)點。本發(fā)明的額外的特點和優(yōu)點會在下文中描述，其形成了本發(fā)明的權利要求的主題。本領域技術人員應該理解，所公開的概念和具體實施例可以容易地被利用作為修改或設計用于實行本發(fā)明相同目的的其他結構的基礎。本領域技術人員也應該認識到，這些等價結構沒有偏離權利要求中提出的本發(fā)明的精神和保護范圍。
【專利附圖】

【附圖說明】
[0019]為了更加完全的理解本發(fā)明及其優(yōu)點，現(xiàn)在參考下列與附圖關聯(lián)的描述，其中:
[0020]圖1是常規(guī)CMOS讀取放大器的實例的圖解；
[0021 ]圖2是按照本發(fā)明的實施例的系統(tǒng)的實例的圖解；
[0022]圖3是圖2的至少一部分ADC的實例的圖解；
[0023]圖4和5是圖3的分割器的實例的圖解；和
[0024]圖6是圖5的 分割器的時序圖的實例。
【具體實施方式】
[0025]現(xiàn)在參考附圖，其中為了清楚起見所述元件不需要按比例繪制并且其中在幾個圖中類似的或者相似的元件由相同參考數字標明。
[0026]如上所述，在一些應用中期望減少傳播延遲TProP。這能夠通過調節(jié)時間常數τ完成。這種應用的實例是能夠從圖2和3中看出的串行器/解串器(SERDES)系統(tǒng)100中基于讀取放大器的分割器。在運行中，串行器102將并行數據流轉換為串行數據流。然后，這個串行數據被發(fā)射器104通過信道106 (其通常為通信介質，如雙絞線)發(fā)射到接收器108。然后接收器108的模擬前端(AFE)112能夠從信道106恢復信號，然后該信號能夠由ADC114(其通常采用分割器202-1到202-N，并且其可以是幾個ADC)數字化。然后DFE116濾波并且均衡數字化信號(即，補償符號間干擾或者ISI )，并且解串器110使來自DFEl 16的輸出并行化。在這個系統(tǒng)100內，分割器202-1到202-N使用基于讀取放大器的比較器，以使分割器能夠受益于時間常數τ的調整。
[0027]回到圖1，時間常數τ與電容有關。具體地，這個常數τ與除以晶體管Q2到Q5的跨電導gm的負載電容Cujad (B卩，τ QCuwiZgni)成比例。這個負載電容Cujad通常是讀取放大器50的本征或內部電容Cint和端子R和S上的外部電容Cext的和。為了減小時間常數τ，應該減少負載電容CWAD，而增加跨電導gm。增加跨電導8?>會意味著晶體管Ql到Q9應該增加尺寸，但是尺寸的增加被限制，因為內部電容Cint與晶體管Ql到Q9的尺寸成比例。因此，僅僅增大晶體管Ql到Q9的尺寸不會獲得想要的效果，因此分割器202-1到202-N采用基于讀取放大器的比較器，其中外部電容Cext與內部電容Cint斷開或隔離，以便負載電容Cload近似等于內部電容Cint。
[0028]在圖4中能夠看出這種分割器202-1到202-N的實例(其被標簽為202-A)。如這個實例中所示，外部電容Cext源于輸出電路(在這個實例中其通常由反相器206和208組成)的負載。隔離電路204-A被聯(lián)接在端子R和S和反相器206和208之間。這個隔離電路204-A通常由預充電電路(即PMOS晶體管QlO和Ql I)和電阻器Rl和R2組成。該預充電電路(其由時鐘信號CLK控制)通常被用于預充電由反相器206和208提供的外部電容CEXT，并且電阻器Rl和R2 (其用作隔離元件)將外部電容Cext與內部電容Cint隔離。另外，因為晶體管QlO和Qll為外部電容Cext提供預充電，所以晶體管Ql和Q6能夠減少驅動強度(即尺寸)，這減少內部電容Cint并進一步減小時間常數τ。
[0029]在圖5中示出分割器202-1到202-Ν的另一個實例(其被標簽為202-Β)。分割器202-Β類似于分割器202-Α，除了隔離電路204-Α被隔離電路204-Β替換。在隔離電路204-Β中，開關SWl和SW2被采用作為隔離元件。這些開關SWl和SW2由時鐘信號CLK’控制。如圖6所示，生成時鐘信號CLK’，以便在由時鐘信號CLK實現(xiàn)的讀取放大器50的激活和由時鐘信號CLK’實現(xiàn)的開關SWl和SW2的激活之間存在非重疊周期。在這些非重疊周期期間，隔離該外部電容Cext，這允許時間常數τ由內部電容Cint設定。輸出電路(即反相器206和208)在之后的時間點(一旦讀取放大器50已經解析端子R和S上的值)被聯(lián)接到端子R和S0
[0030]由于采用這些分割器202-1到202-Ν，能夠實現(xiàn)幾個優(yōu)點。第一，縮短的傳播延遲允許該分割器202-1到202-Ν以較高速度運行(即時鐘頻率CLK較高)。第二，能夠減小比較器亞穩(wěn)定性。并且第三，改進ADC114和整個收發(fā)器系統(tǒng)的比特誤差率(BER)。
[0031]因此已經參考本發(fā)明的某些優(yōu)選實施例描述本發(fā)明，應當注意所公開的實施例實際上是說明性的而不是限制，并且在上述公開中預期各種各樣的變化、修改、改變和替換，并且在一些情況下可以采用本發(fā)明的一些裝置而不需要相應使用其他器件。因此，適合的是權利要求被廣泛地解釋并與本發(fā)明的保護范圍一致。
【權利要求】
1.一種裝置，包含: CMOS讀取放大器,其具有第一輸入端、第二輸入端、第一輸出端和第二輸出端； 第一輸出電路，其具有第一負載電容； 第二輸出電路，其具有第二負載電容；和 隔離電路，其被聯(lián)接在所述CMOS讀取放大器的第一輸出端和所述第一輸出電路之間，并且其被聯(lián)接在所述CMOS讀取放大器的第二輸出端和所述CMOS讀取放大器的第二輸出端之間，其中所述隔離電路將所述第一負載電容和所述第二負載電容與所述CMOS讀取放大器隔離。
2.根據權利要求1所述的裝置，其中所述第一和第二輸出電路分別進一步地包含第一和第二反相器。
3.根據權利要求2所述的裝置，其中所述CMOS讀取放大器由時鐘信號控制，并且其中所述隔離電路進一步包含: 預充電電路，其被聯(lián)接到所述第一反相器和所述第二反相器，并且其由所述時鐘信號控制；和 第一隔離元件，其被聯(lián)接在所述CMOS讀取放大器的第一輸出端和所述第一反相器之間；和 第二隔離元件，其被聯(lián)接在所述CMOS讀取放大器的第二輸出端和所述第二反相器之間。
4.根據權利要求3所述的裝置，其中所述預充電電路進一步包含: 第一 MOS晶體管，其在其漏極被聯(lián)接到所述第一反相器；和 第二 MOS晶體管，其在其漏極被聯(lián)接到所述第二反相器。
5.根據權利要求4所述的裝置，其中所述第一隔離元件和所述第二隔離元件分別進一步包含第一電阻器和第二電阻器。
6.根據權利要求4所述的裝置，其中所述時鐘信號進一步包含第一時鐘信號，并且其中所述第一隔離元件和所述第二隔離元件分別進一步包含由第二時鐘信號控制的第一開關和第二開關，并且其中在由所述時鐘信號實現(xiàn)的所述CMOS讀取放大器的激活和由所述第二時鐘信號實現(xiàn)的所述第一開關和所述第二開關的激活之間存在非重疊周期。
7.根據權利要求4所述的裝置，其中所述讀取放大器進一步地包含: 時鐘電路，其經配置從而接收所述第一時鐘信號； 差分輸入晶體管對，其經配置從而接收差分輸入信號； 第一對交叉聯(lián)接晶體管，其被聯(lián)接到所述差分輸入晶體管對；和 第二對交叉聯(lián)接晶體管，其被聯(lián)接到所述第一對交叉聯(lián)接晶體管。
8.一種裝置,包含: 模擬前端即AFE ； 模數轉換器即ADC，其被聯(lián)接到所述AFE，其中所述ADC具有多個分割器，并且其中每個分割器包括: CMOS讀取放大器,其具有第一輸入端、第二輸入端、第一輸出端和第二輸出端； 第一輸出電路，其具有第一負載電容； 第二輸出電路，其具有第二負載電容；隔離電路，其被聯(lián)接在所述CMOS讀取放大器的第一輸出端和所述第一輸出電路之間，并且其被聯(lián)接在所述CMOS讀取放大器的第二輸出端和所述CMOS讀取放大器的第二輸出端之間，其中所述隔離電路將所述第一負載電容和所述第二負載電容與所述CMOS讀取放大器隔離；和 判定反饋均衡器即DFE，其被聯(lián)接到所述ADC。
9.根據權利要求8所述的裝置，其中所述第一輸出電路和所述第二輸出電路分別進一步包含第一反相器和第二反相器。
10.根據權利要求9所述的裝置，其中所述CMOS讀取放大器由時鐘信號控制，并且其中所述隔離電路進一步包含: 預充電電路，其被聯(lián)接在所述第一反相器和所述第二反相器之間，并且其由所述時鐘信號控制；和 第一隔離元件，其被聯(lián)接在所述CMOS讀取放大器的第一輸出端和所述第一反相器之間；和 第二隔離元件，其被聯(lián)接在所述CMOS讀取放大器的第二輸出端和所述第二反相器之間。
11.根據權利要求10所述的裝置，其中所述預充電電路進一步包含: 第一 MOS晶體管，其在其漏極被聯(lián)接到所述第一反相器；和 第二 MOS晶體管，其在其漏極被聯(lián)接到所述第二反相器。
12.根據權利要求11所述的裝置，其中所述第一隔離元件和所述第二隔離元件分別進一步包含第一電阻器和第二電阻器。
13.根據權利要求11所述的裝置，其中所述時鐘信號進一步包含第一時鐘信號，并且其中所述第一隔離元件和所述第二隔離元件分別進一步包含由第二時鐘信號控制的第一開關和第二開關，并且其中在由所述時鐘信號實現(xiàn)的所述CMOS讀取放大器的激活和由所述第二時鐘信號實現(xiàn)的所述第一開關和所述第二開關的激活之間存在非重疊周期。
14.根據權利要求11所述的裝置，其中所述讀取放大器進一步包含: 時鐘電路，其經配置從而接收所述第一時鐘信號； 差分輸入晶體管對，其經配置從而接收差分輸入信號； 第一對交叉聯(lián)接晶體管，其被聯(lián)接到所述差分輸入晶體管對；和 第二對交叉聯(lián)接晶體管，其被聯(lián)接到所述第一對交叉聯(lián)接晶體管。
15.一種裝置，包含: 串行器； 發(fā)射器，其被聯(lián)接到所述串行器； 通信介質，其被聯(lián)接到所述發(fā)射器； 接收器，其具有:
AFE ； ADC，其被聯(lián)接到所述AFE，其中所述ADC具有多個分割器，并且其中每個分割器包括: 讀取放大器，具有: 第一供電軌道； 第二供電軌道；第一輸出端； 第二輸出端； 交叉聯(lián)接PMOS晶體管對，其每個都被聯(lián)接到所述第一輸出端和所述第二輸出端并且被聯(lián)接到所述第一供電軌道； 交叉聯(lián)接NMOS晶體管對，其每個都被聯(lián)接到所述第一輸出端和所述第二輸出端； 差分輸入NMOS晶體管對，其每個都被聯(lián)接到所述通信信道和所述交叉聯(lián)接NMOS晶體管對； 第一時鐘NMOS晶體管，其被聯(lián)接在所述第一供電軌道和所述第一輸出端之間，并且其經配置從而接收時鐘信號； 第二時鐘NMOS晶體管，其被聯(lián)接在所述第一供電軌道和所述第二輸出端之間，并且其經配置從而接收所述時鐘信號；和 第三時鐘NMOS晶體管，其被聯(lián)接在所述差分輸入NMOS晶體管對和所述第二供電軌道之間，并且其經配置從而接收所述時鐘信號； 第一輸出電路，其具有第一負載電容； 第二輸出電路，其具有第二負載電容； 隔離電路，其被聯(lián)接在所述讀取放大器的第一輸出端和所述第一輸出電路之間，并且其被聯(lián)接在所述讀取放大器的第二輸出端和所述讀取放大器的第二輸出端之間，其中所述隔離電路將所述第一負載電容和所述第二負載電容與所述讀取放大器隔離；和DFE,其被聯(lián)接到所述ADC ;和解串器，其被聯(lián)接到所述DFE。
16.根據權利要求15所述的裝置，其中所述第一輸出電路和所述第二輸出電路分別進一步包含第一反相器和第二反相器。
17.根據權利要求16所述的裝置，其中所述隔離電路包含: 預充電電路，其被聯(lián)接在所述第一反相器和所述第二反相器之間，并且其由所述時鐘信號控制；和 第一隔離元件，其被聯(lián)接在所述讀取放大器的第一輸出端和所述第一反相器之間；和 第二隔離元件，其被聯(lián)接在所述讀取放大器的第二輸出端和所述第二反相器之間。
18.根據權利要求10所述的裝置，其中所述預充電電路進一步包含: 第一預充電PMOS晶體管，其在其漏極被聯(lián)接到所述第一反相器；和 第二預充電PMOS晶體管，其在其漏極被聯(lián)接到所述第二反相器。
19.根據權利要求18所述的裝置，其中所述第一隔離元件和所述第二隔離元件分別進一步包含第一電阻器和第二電阻器。
20.根據權利要求18所述的裝置，其中所述時鐘信號進一步包含第一時鐘信號，并且其中所述第一隔離元件和所述第二隔離元件分別進一步包含由第二時鐘信號控制的第一開關和第二開關，并且其中在由所述時鐘信號實現(xiàn)的所述讀取放大器的激活和由所述第二時鐘信號實現(xiàn)的所述第一開關和所述第二開關的激活之間存在非重疊周期。
【文檔編號】G11C7/06GK104036812SQ201310067310
【公開日】2014年9月10日 申請日期:2013年3月4日 優(yōu)先權日:2013年3月4日
【發(fā)明者】R·F·佩恩 申請人:德克薩斯儀器股份有限公司