非易失性半導(dǎo)體存儲(chǔ)設(shè)備的制作方法
【專利摘要】公開了非易失性半導(dǎo)體存儲(chǔ)設(shè)備。這種非易失性半導(dǎo)體存儲(chǔ)設(shè)備包括配置成具有布置在其中的多個(gè)存儲(chǔ)器墊的存儲(chǔ)器單元陣列，每個(gè)存儲(chǔ)器墊具有在其中位于第一條線和第二條線的交點(diǎn)處的存儲(chǔ)器單元，存儲(chǔ)器單元包括第一可變電阻元件。第三條線延伸穿過多個(gè)存儲(chǔ)器墊。第二可變電阻元件連接在所述第三條線和多個(gè)存儲(chǔ)器墊中的每一個(gè)存儲(chǔ)器墊的第二條線之間。
【專利說明】非易失性半導(dǎo)體存儲(chǔ)設(shè)備
【技術(shù)領(lǐng)域】
[0001]本說明書中所描述的實(shí)施方式涉及非易失性半導(dǎo)體存儲(chǔ)設(shè)備。
【背景技術(shù)】
[0002]近年來，作為充當(dāng)大容量數(shù)據(jù)存儲(chǔ)介質(zhì)的文件存儲(chǔ)器的一種候選，采用電阻變化元件的存儲(chǔ)器已經(jīng)受到了關(guān)注。作為用于瞄準(zhǔn)采用這種電阻變化存儲(chǔ)器的大容量?jī)?chǔ)存器的通用配置的一個(gè)例子，提議采用交叉點(diǎn)類型單元結(jié)構(gòu)的一種方法，其中在相交的位線和字線的交叉點(diǎn)處形成存儲(chǔ)器單元。
[0003]這種交叉點(diǎn)類型配置的特征在于其配置性元件通常很簡(jiǎn)單。而且，與傳統(tǒng)的存儲(chǔ)器單元相比，在這種交叉點(diǎn)類型配置中，小型化很容易，具有位于陣列中的存儲(chǔ)器單元的單元陣列的存儲(chǔ)密度可以增加，而且，進(jìn)一步在縱向方向上采用堆疊結(jié)構(gòu)使得存儲(chǔ)器容量密度顯著增加。因此，這種交叉點(diǎn)類型配置具有能夠容易地提高存儲(chǔ)器單元陣列的集成度的優(yōu)點(diǎn)。
[0004]在這種交叉點(diǎn)類型的電阻變化存儲(chǔ)器中，為了實(shí)現(xiàn)更大的容量，存儲(chǔ)器單元陣列必須更大。在這種情況下，它面對(duì)一些問題，諸如缺陷救援效率的降級(jí)、缺陷救援替換的降級(jí)、存儲(chǔ)器單元陣列中的運(yùn)行容限的降級(jí)和由于壓降等造成的運(yùn)行性能容限的降級(jí)。因此，在簡(jiǎn)單地通過單個(gè)陣列配置來實(shí)現(xiàn)更大容量方面存在許多問題。
[0005]因此，提議把存儲(chǔ)器單元陣列分成多個(gè)存儲(chǔ)器陣列以減輕這些不利影響。這種被劃分的陣列的最小單元在這里假定被稱為“存儲(chǔ)器墊”。當(dāng)多個(gè)存儲(chǔ)器墊以這種方式存在于存儲(chǔ)器單元陣列中時(shí)，鏈接在存儲(chǔ)器墊之間的布線線路和用于控制這些布線線路的控制系統(tǒng)電路成為必需的。此時(shí)，需要在每個(gè)存儲(chǔ)器墊中的本地布線線路和分布在多個(gè)存儲(chǔ)器墊當(dāng)中的全局布線線路之間切換連接。有一個(gè)問題是對(duì)應(yīng)于用于這種類型的切換的電路和對(duì)應(yīng)于其控制電路的電路面積增加了，導(dǎo)致芯片面積的增加，這又導(dǎo)致晶片上的芯片產(chǎn)量的降低。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的實(shí)施方式實(shí)現(xiàn)了能夠減小電路面積的非易失性半導(dǎo)體存儲(chǔ)設(shè)備。
[0007]以下描述的根據(jù)一種實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)設(shè)備包括配置成具有布置在其中的多個(gè)存儲(chǔ)器墊的存儲(chǔ)器單元陣列，每個(gè)存儲(chǔ)器墊具有在其中位于第一條線和第二條線的交點(diǎn)處的存儲(chǔ)器單元，所述存儲(chǔ)器單元包括第一可變電阻元件。第三條線延伸穿過所述多個(gè)存儲(chǔ)器墊。第二可變電阻元件連接在第三條線和所述多個(gè)存儲(chǔ)器墊中的每個(gè)存儲(chǔ)器墊的第二條線之間。
[0008]通過該實(shí)施方式，可以實(shí)現(xiàn)電路面積的減小。
【專利附圖】

【附圖說明】
[0009]圖1是示出根據(jù)第一種實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)設(shè)備的總體配置的框圖。[0010]圖2是示出存儲(chǔ)器單元陣列11的一部分的配置的立體圖。
[0011]圖3是示出存儲(chǔ)器單元MC的配置的截面圖。
[0012]圖4是示出第一種實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)設(shè)備中的存儲(chǔ)器單元陣列11的配置的等效電路圖。
[0013]圖5是示出根據(jù)第二種實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)設(shè)備中的存儲(chǔ)器單元陣列11的配置的示意圖。
[0014]圖6是示出第二種實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)設(shè)備中的存儲(chǔ)器單元陣列11的配置的等效電路圖。
[0015]圖7是示出根據(jù)第三種實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)設(shè)備的總體配置的框圖。
[0016]圖8是示出第三種實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)設(shè)備中的存儲(chǔ)器單元陣列11的配置的等效電路圖。
[0017]圖9是示出第一種實(shí)施方式的變型例的非易失性半導(dǎo)體存儲(chǔ)設(shè)備中的存儲(chǔ)器單元陣列11的配置的等效電路圖。
【具體實(shí)施方式】
[0018]以下參考附圖具體描述根據(jù)本發(fā)明實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)設(shè)備。
[0019][第一種實(shí)施方式]
[0020][總體配置]
[0021]圖1是根據(jù)第一種實(shí)施方式的非易失性存儲(chǔ)器的框圖。
[0022]這種非易失性存儲(chǔ)器包括存儲(chǔ)器單元陣列11。存儲(chǔ)器單元陣列11由多個(gè)存儲(chǔ)器墊MATfMATn配置成。
[0023]單個(gè)存儲(chǔ)器墊MATi配置成具有在其中布置在矩陣中的多個(gè)存儲(chǔ)器單元MC。存儲(chǔ)器單元MC位于多條本地位線LBL和多條字線WL的交點(diǎn)處。注意，每個(gè)存儲(chǔ)器墊MAT還包括與本地位線LBL正交并與字線WL平行延伸的選通線SGL。
[0024]此外，全局位線GBL布置成穿過這些多個(gè)存儲(chǔ)器墊MATfMATn。稍后描述全局位線GBL和本地位線LBL之間的連接關(guān)系。
[0025]列控制電路12連接到全局位線GBL。列控制電路12控制全局位線GBL的電位，以執(zhí)行存儲(chǔ)器單元MC的數(shù)據(jù)擦除、對(duì)存儲(chǔ)器單元MC的數(shù)據(jù)寫入和從存儲(chǔ)器單元MC的數(shù)據(jù)讀取。而且，行控制電路13連接到字線WL。行控制電路13用來控制字線WL和選通線SGL的電位。這些列控制電路12和行控制電路13配置用于執(zhí)行對(duì)存儲(chǔ)器單元陣列11的數(shù)據(jù)讀取/寫入的數(shù)據(jù)讀取/寫入電路。
[0026]數(shù)據(jù)輸入/輸出緩沖器14連接到未說明的外部主機(jī)設(shè)備，以從該主機(jī)設(shè)備接收寫數(shù)據(jù)、從該主機(jī)設(shè)備接收擦除命令、把讀取的數(shù)據(jù)輸出到該主機(jī)設(shè)備、以及從該主機(jī)設(shè)備接收地址數(shù)據(jù)或命令數(shù)據(jù)。數(shù)據(jù)輸入/輸出緩沖器14把從該主機(jī)設(shè)備接收到的寫數(shù)據(jù)發(fā)送到列控制電路12并且接收從列控制電路12讀出的要輸出到外部的數(shù)據(jù)。
[0027]從外部主機(jī)設(shè)備提供給數(shù)據(jù)輸入/輸出緩沖器14的地址經(jīng)由地址寄存器15發(fā)送到列控制電路12和行控制電路13。而且，從外部主機(jī)設(shè)備提供給數(shù)據(jù)輸入/輸出緩沖器14的命令被發(fā)送到命令接口 16。命令接口 16從外部接收外部控制信號(hào)，判斷輸入到數(shù)據(jù)輸入/輸出緩沖器14的數(shù)據(jù)是寫數(shù)據(jù)還是命令或者是地址，而且，如果是命令的話，就接收數(shù)據(jù)并把數(shù)據(jù)作為命令信號(hào)傳輸?shù)綘顟B(tài)機(jī)17。
[0028]狀態(tài)機(jī)17總體上執(zhí)行該非易失性存儲(chǔ)器的管理，并且從外部主機(jī)設(shè)備接收命令以執(zhí)行數(shù)據(jù)讀取、寫入、擦除、輸入/輸出等的管理。此外，由狀態(tài)機(jī)17管理的狀態(tài)信息還有可能被外部主機(jī)設(shè)備接收，由此外部主機(jī)設(shè)備能夠判斷運(yùn)行結(jié)果。而且，這種狀態(tài)信息還被用于寫入和擦除的控制。
[0029]此外，狀態(tài)機(jī)17還控制脈沖發(fā)生器19。這種控制使得脈沖發(fā)生器19能夠輸出任意電壓和任意定時(shí)的脈沖?，F(xiàn)在，所形成的脈沖可被傳輸?shù)接闪锌刂齐娐?2和行控制電路13選擇的任意一條線。注意，除存儲(chǔ)器單元陣列11之外的外圍電路元件可在布線層中所形成的存儲(chǔ)器單元陣列11正下方的硅(Si)襯底中形成，由此該非易失性存儲(chǔ)器的芯片面積可被配置成基本上等于存儲(chǔ)器單元陣列11的面積。
[0030][存儲(chǔ)器單元陣列及其外圍電路]
[0031]圖2是存儲(chǔ)器單元陣列11的一部分的立體圖，而圖3是從圖2中的箭頭方向看沿線1-1’所取的截面視圖，示出了單個(gè)存儲(chǔ)器單元部分。
[0032]多條字線WL彼此平行地布置，把行方向作為延長(zhǎng)方向，而且多條本地位線LBL彼此平行地布置，把列方向作為延長(zhǎng)方向，以便與這些字線WL相交。而且，存儲(chǔ)器單元MC位于這兩種線的交點(diǎn)。字線WL和本地位線LBL的材料優(yōu)選地是耐熱的并且具有低電阻值。例如，以下可以用作字線WL和本地位線LBL的材料，S卩，W (鎢)、Mo (鑰)、WSi (硅化鎢)、NiSi(娃化鎳)、CoSi (娃化鈷)或者Cu (銅)、A1 (招),這些的合金或者碳系材料,等等。
[0033]如圖3中所示，存儲(chǔ)器單元MC由可變電阻元件VR (第一可變電阻元件)和二極管DI的串聯(lián)電路配置。該可變電阻元件VR由能夠通過電壓施加來改變其電阻值的材料配置。在可變電阻元件VR的下表面和上表面上形成的是電極ELl和EL2，所述電極ELl和EL2充當(dāng)阻擋金屬和粘合層。而且，在本地位線LBL和二極管DI之間也形成類似的電極EL3。
[0034]被用作電極EL1、EL2和EL3的材料是半導(dǎo)體、金屬、金屬化合物等等。在這里所采用的半導(dǎo)體的例子包括多晶硅、非晶硅、硅鍺(SiGe)和摻雜有磷(P)、砷(As)、硼(B)等的鍺(Ge)。在這里所采用的金屬和金屬化合物的例子包括鉬(Pt)、金(Au)、銀(Ag)、銅(Cu)、氮化鋁鈦(TiAIN)、SrRuO、釕(Ru)、氮化釕(RuN)、銥(Ir)、鈷(Co)、鈦(Ti)、氮化鈦(TiN)、氮化鉭(TaN)、LaNiO、鋁(Al)、PtIrOx、PtRhOx、Rh/TaAlN等，以及這些金屬和金屬化合物的組合。此外，使朝向一致的金屬膜也可被插入電極ELl和EL2與可變電阻元件VR之間。而且，單獨(dú)的緩沖層、阻擋金屬層、粘合層等也可被插入。
[0035]可被用作可變電阻元件VR的是:其電阻值通過晶態(tài)和非晶態(tài)之間的相移而變化的元件，諸如硫?qū)倩?PCRAM);通過在其基底材料中淀積金屬陽離子以在電極之間形成交叉鏈路(導(dǎo)電橋:CB)來改變其電阻值并且電離所淀積的金屬以破壞所述交叉鏈路的元件(CBRAM:導(dǎo)電橋RAM);通過施加電壓或電流來改變其電阻值的元件(ReRAM);等等。
[0036]CBRAM中的基底材料的例子包括硅(Si )、多晶硅膜、非晶硅膜、氧化硅膜(SiOx)、氮化硅膜(SiN)、氮氧化硅膜(SiON)、碳(C)、金屬氧化物膜(例如，氧化鋁AlOx、氧化鉿HfOx,等等)、鍺(Ge)、娃鍺(SiGe )、硫(S)、硫化物、締(Te)、氧化銀(Ag20)、硫化銀(Ag2S)JB化銀(Ag2Se )、締化銀(Ag2Te )、碘化銀(AgI)、碘化銅(CuI2)、氧化銅(CuO)、硫化銅(CuS )、硒化銅(CuSe)、碲化銅(CuTe)、氧化鍺(GeO2)以及其它半導(dǎo)體或絕緣膜，等等。而且，可變電阻元件VR可以具有其中組合這些材料的多個(gè)層被堆疊的結(jié)構(gòu)。注意，這些材料的采用可不限于在此所述的具體成分比例。
[0037]CBRAM中的金屬陽離子的例子包括像金(Au)、銀(Ag)、銅(Cu)、鋁(Al)、鉬(Pt)、鎳(Ni)、鈷(Co)、鈦(Ti)等金屬材料的陽離子。
[0038]ReRAM中的基底材料的例子包括像金屬氧化物膜(例如，氧化鋁AlOx、氧化鉿HfOx，等等)。
[0039]而且，在圖3的配置中，存在可變電阻元件VR和二極管DI的堆疊結(jié)構(gòu)。然而，在其中二極管功能被構(gòu)建到可變電阻元件VR中的存儲(chǔ)器元件中，不一定需要二極管DI。SP，存儲(chǔ)器單元MC也可以采用字線WL?電極ELf可變電阻元件VlT電極EL2?本地位線LBL的配置。而且，在其中具有電流限制功能的膜被構(gòu)建到存儲(chǔ)器單元MC中的情況下，這同樣適用。
[0040]接下來，參考圖4描述存儲(chǔ)器墊MATfMATn的具體配置以及存儲(chǔ)器墊MATfMATn和全局位線GBL的連接關(guān)系。
[0041]如圖4中所示，存儲(chǔ)器墊MATi (i=l?n)中的每一個(gè)都包括多條字線WL (j條字線WL)和多條本地位線LBL (k條本地位線LBL)并且包括位于字線WL和本地位線LBL的交點(diǎn)處的多個(gè)存儲(chǔ)器單元MC (j Xk個(gè)存儲(chǔ)器單元MC)。
[0042]此外，存儲(chǔ)器墊MATi中的每一個(gè)都包括選通線SGL。這條選通線SGL與字線WL平行地延伸形成并經(jīng)由偽單元DMC連接到每條本地位線LBL。偽單元DMC可被配置為具有與存儲(chǔ)器單元MC相同的結(jié)構(gòu)的堆疊體，然而與存儲(chǔ)器單元MC的區(qū)別在于不被用于數(shù)據(jù)的存儲(chǔ)。當(dāng)對(duì)應(yīng)于選通線SGL的存儲(chǔ)器墊MATi被選擇時(shí)，該選通線SGL被施加第一電壓(例如，接地電壓Vss)，而當(dāng)對(duì)應(yīng)于選通線SGL的存儲(chǔ)器墊MATi未被選擇時(shí)，該選通線SGL被施加高于這個(gè)第一電壓的第二電壓(例如，電源電壓Vdd)。注意，類似于存儲(chǔ)器單元MC，偽單元DMC包括二極管DI。二極管DI連接成把從本地位線LBL到選通線SGL的方向作為正向方向。注意，在圖4中，選通線SGL和偽單元DMC是在存儲(chǔ)器墊MAT的末端提供的。然而，如圖9中所示出的，作為代替，選通線SGL和偽單元DMC也可以在存儲(chǔ)器墊MAT的中心附近提供。
[0043]全局位線GBL布置成與本地位線LBL平行(在與其相同的方向上)并且把列方向作為延長(zhǎng)方向。提供數(shù)量與每個(gè)存儲(chǔ)器墊MATi中的本地位線LBL的數(shù)量相對(duì)應(yīng)的全局位線GBL0在這種實(shí)施方式中，假定全局位線GBL的數(shù)量與本地位線LBL的數(shù)量k相同。
[0044]全局位線GBL和本地位線LBL經(jīng)由可變電阻元件VRG (第二可變電阻元件)連接。全局位線GBL布置成穿過η個(gè)存儲(chǔ)器墊MATf ΜΑΤη。單條全局位線GBL分別經(jīng)由η個(gè)可變電阻元件VRG連接到多個(gè)存儲(chǔ)器墊MATfMATn中的每一個(gè)。當(dāng)對(duì)應(yīng)于可變電阻元件VRG的存儲(chǔ)器墊MATi被選擇時(shí)，該可變電阻元件VRG的電阻值從高電阻狀態(tài)變成低電阻狀態(tài)。
[0045]注意，可變電阻元件VRG可具有與存儲(chǔ)器單元MC中的可變電阻元件VR相同的材料，并且具有與可變電阻元件VR相同的形狀。不用說，這兩種可變電阻元件的材料或形狀也可以彼此不同。
[0046][操作]
[0047]現(xiàn)在描述第一種實(shí)施方式中的電阻可變存儲(chǔ)器的操作。作為例子，描述其中存儲(chǔ)器墊MATl被選擇而且位于該存儲(chǔ)器墊MATl中的本地位線LBLk (選擇的本地位線)和字線WLl (選擇的字線)的交點(diǎn)處的存儲(chǔ)器單元MC經(jīng)受寫操作的情況。[0048](寫準(zhǔn)備操作)
[0049]在這種情況下，執(zhí)行以下操作用于寫操作的準(zhǔn)備，S卩，把鏈接到選擇的存儲(chǔ)器墊MATl的可變電阻元件VRG的電阻值從高電阻狀態(tài)切換到低電阻狀態(tài)的操作。在這種操作中，首先，所有的全局位線GBLfGBLk都把它們的電壓設(shè)置成電壓Vprep (“H”)。然后，關(guān)于選通線SGL，只有存儲(chǔ)器墊MATl中的選通線SGL (SGLl)把其電位設(shè)置成接地電壓Vss(“L”)，而其它存儲(chǔ)器墊MAT2?MATn中的選通線SGL把其電壓設(shè)置成電壓Vpr印(“H”)。這導(dǎo)致正向偏置電壓僅施加在全局位線GBLfGBLk和選擇的存儲(chǔ)器墊MATl的選通線SGL之間，而且連接在那些全局位線GBLfGBLk和選擇的存儲(chǔ)器墊MATl的選通線SGL之間的可變電阻元件VRG的電阻值從高電阻狀態(tài)變成低電阻狀態(tài)。電壓不施加在全局位線GBLfGBLk和未選擇的存儲(chǔ)器墊ΜΑΤ2?ΜΑΤη之間，由此，連接在那些全局位線GBLf GBLk和未選擇的存儲(chǔ)器墊ΜΑΤ2?MATn之間的可變電阻元件VRG的電壓值不變。
[0050]注意，圖f 4描述了其中存儲(chǔ)器墊MAT在半導(dǎo)體襯底上的單個(gè)層中平行地形成的例子。然而，作為代替，其中多個(gè)存儲(chǔ)器墊MAT的多個(gè)層在與半導(dǎo)體襯底垂直的方向上堆疊的配置類型也可被采用。
[0051](寫操作)
[0052]當(dāng)上述寫準(zhǔn)備操作已經(jīng)完成時(shí)，過程就轉(zhuǎn)移到選擇的存儲(chǔ)器墊MATl中的寫操作。盡管在下文中示出了寫操作的一個(gè)例子，然而下文中所指示的施加電壓的方法、電壓值等等都僅僅是例子，而且各種眾所周知或類似的電壓施加方法也可被采用。
[0053]當(dāng)存儲(chǔ)器單元MC經(jīng)受寫操作時(shí)，連接到選擇的本地位線LBLk的全局位線GBLk被施加設(shè)定電壓Vset，而其它全局位線GBLfGBLk-1被施加接地電壓Vss。關(guān)于字線WL，僅選擇的字線WLl被施加接地電壓Vss，而其它未選擇的字線WL2?WLj被施加設(shè)定電壓VseU當(dāng)上述電壓被施加到全局位線GBL時(shí)，這些電壓經(jīng)由已經(jīng)變成低電阻狀態(tài)的可變電阻元件VRG施加到本地位線LBL。這導(dǎo)致只有選擇的存儲(chǔ)器單元MC被施加用于寫入的高電壓，由此執(zhí)行寫操作(用于把選擇的存儲(chǔ)器單元MC中的可變電阻元件VR從高電阻狀態(tài)變成低電阻狀態(tài)的操作)。
[0054](寫完成操作)
[0055]當(dāng)寫操作已經(jīng)完成時(shí)，就執(zhí)行用于把連接到選擇的存儲(chǔ)器墊MATl的可變電阻元件VRG返回(復(fù)位)到之前的高電阻狀態(tài)的操作(寫完成操作)。在這個(gè)寫完成操作中，首先，所有的全局位線GBLfGBLk都把它們的電壓設(shè)置成電壓Vpr印’(“H”)。電壓Vpr印’是比前面提到的電壓Vpr印稍小的電壓。然后，關(guān)于選通線SGL，只有存儲(chǔ)器墊MATl中的選通線SGL (SGLl)把其電位設(shè)置成接地電壓Vss (“L”)，而其它存儲(chǔ)器墊MAT2?MATn中的選通線SGL把它們的電壓設(shè)置成電壓Vpr印’(“H”)。
[0056]電壓的施加周期比寫準(zhǔn)備操作情況下的周期要長(zhǎng)。這導(dǎo)致正向偏置電壓僅施加在全局位線GBLfGBLk和選擇的存儲(chǔ)器墊MATl的選通線SGLl之間，而且連接在那些全局位線GBLfGBLk和選擇的存儲(chǔ)器墊MATl的選通線SGLl之間的可變電阻元件的電阻值從低電阻狀態(tài)變成高電阻狀態(tài)。電壓沒有施加在全局位線GBLfGBLk和未選擇的存儲(chǔ)器墊ΜΑΤ2?MATn之間，由此，連接在那些全局位線GBLfGBLk和未選擇的存儲(chǔ)器墊ΜΑΤ2?MATn之間的可變電阻元件VRG的電壓值不變。作為上述的結(jié)果，寫操作完成。同樣，關(guān)于讀操作，在眾所周知的讀操作前后要執(zhí)行用于讀操作準(zhǔn)備的讀準(zhǔn)備操作和用于讀操作完成的讀完成操作。在讀準(zhǔn)備操作中施加的電壓和在讀完成操作中施加的電壓分別類似于在寫準(zhǔn)備操作中施加的電壓和在寫完成操作中施加的電壓。
[0057]在上述寫操作的情況下，可變電阻元件VRG的設(shè)定電壓優(yōu)選地大于可變電阻元件VR的設(shè)定電壓，而且可變電阻元件VRG的復(fù)位電壓優(yōu)選地大于可變電阻元件VR的復(fù)位電壓。
[0058][優(yōu)點(diǎn)]
[0059]在本實(shí)施方式中，其中存儲(chǔ)器單元陣列被分成多個(gè)存儲(chǔ)器墊的非易失性半導(dǎo)體存儲(chǔ)設(shè)備具有連接在本地位線LBL和全局位線GBL之間的可變電阻元件VRG。這個(gè)可變電阻元件VRG能夠根據(jù)需要在高電阻狀態(tài)和低電阻狀態(tài)之間切換，由此充當(dāng)開關(guān)。到這個(gè)可變電阻元件本身的布線是不需要的，由此，與采用諸如晶體管的開關(guān)元件的情況相比，可變電阻元件的專用區(qū)域很小。因此，能夠?qū)崿F(xiàn)電路面積的減小。
[0060]在把存儲(chǔ)器單元陣列劃分成多個(gè)存儲(chǔ)器墊的非易失性半導(dǎo)體存儲(chǔ)設(shè)備中，期望減小存儲(chǔ)器墊的尺寸以抑制對(duì)未選擇的存儲(chǔ)器單元的干擾。然而，減小存儲(chǔ)器墊的尺寸和增加存儲(chǔ)器墊的數(shù)量增加了用于控制全局位線和本地位線之間的連接的切換電路的規(guī)模。然而，如上所述，在本實(shí)施方式中，切換是通過全局位線和本地位線之間的可變電阻元件來執(zhí)行的，由此能夠抑制切換電路規(guī)模的增加。因此，本實(shí)施方式使得能夠保持切換電路和其它電路的規(guī)模小，同時(shí)抑制對(duì)未選擇的存儲(chǔ)器單元的干擾。
[0061][第二種實(shí)施方式]
[0062]接下來，參考圖5飛描述根據(jù)第二種實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)設(shè)備的配置。
[0063]這種實(shí)施方式的總體配置基本上與第一種實(shí)施方式(圖1)的配置相同。然而，在這種實(shí)施方式中，如圖5中所示，多個(gè)存儲(chǔ)器墊MAT在與半導(dǎo)體襯底垂直的方向上多個(gè)地堆疊。而且，在上下方向上相鄰的多個(gè)存儲(chǔ)器墊MAT至少部分地共享全局位線GBL。與第一種實(shí)施方式中類似，全局位線GBL可以布置成穿過在與半導(dǎo)體襯底平行的方向上對(duì)準(zhǔn)的多個(gè)存儲(chǔ)器墊。
[0064]圖5示出了其中堆疊四個(gè)存儲(chǔ)器墊MAT1-l?MAT1-4的例子，全局位線GBL在存儲(chǔ)器墊MAT1-1和存儲(chǔ)器墊MAT1-2之間共享，而且全局位線GBL在存儲(chǔ)器墊MATi_3和存儲(chǔ)器墊MAT1-4之間共享。注意，當(dāng)多個(gè)存儲(chǔ)器墊像圖5中那樣堆疊時(shí)，字線WL或者本地位線LBL可以共同連接在多個(gè)層之間。圖5說明了其中字線WL共同連接到多個(gè)層而本地位線LBL分別獨(dú)立地連接到多個(gè)層中的每一層的例子。
[0065]圖6是解釋在堆疊方向上相鄰的存儲(chǔ)器墊MAT1-1和MATi_2的具體配置的等效電路圖。存儲(chǔ)器墊MAT1-3和MAT1-4的配置是相似的，因此省略了對(duì)其的描述。
[0066]存儲(chǔ)器墊MAT中的每一個(gè)的配置都與第一種實(shí)施方式中的類似。然而，存儲(chǔ)器墊MAT1-1和存儲(chǔ)器墊MAT1-2具有把全局位線GBL夾在中間的對(duì)稱結(jié)構(gòu)。即，存儲(chǔ)器墊MATi_2具有把存儲(chǔ)器墊MAT1-1的結(jié)構(gòu)在上下方向上顛倒之后的結(jié)構(gòu)。存儲(chǔ)器墊MATl-1?存儲(chǔ)器墊MATn-1中的存儲(chǔ)器單元的堆疊順序和存儲(chǔ)器墊MAT1-2?存儲(chǔ)器墊MATn-2中的存儲(chǔ)器單元的堆疊順序是相反的。操作與第一種實(shí)施方式中的操作基本上相同。
[0067][優(yōu)點(diǎn)]
[0068]本實(shí)施方式使得能夠獲得與第一種實(shí)施方式中那些相同的優(yōu)點(diǎn)。此外，通過讓全局位線GBL在在堆疊方向上相鄰的存儲(chǔ)器墊之間共享，布線層的數(shù)量可被減少，并且，與第一種實(shí)施方式中相比，可以實(shí)現(xiàn)電路面積的進(jìn)一步減小。
[0069][第三種實(shí)施方式]
[0070]接下來，參考圖71描述根據(jù)第三種實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)設(shè)備的配置。圖7是示出第三種實(shí)施方式的總體配置的框圖，而圖8示出了存儲(chǔ)器單元陣列11的配置。
[0071]就具有在與半導(dǎo)體襯底垂直的方向上多個(gè)堆疊的多個(gè)存儲(chǔ)器墊MAT而言,這第三種實(shí)施方式與第二種實(shí)施方式是相同的。而且，就在上下方向上相鄰的多個(gè)存儲(chǔ)器墊MAT至少部分地共享全局位線GBL而言，第三種實(shí)施方式與第二種實(shí)施方式也是相同的。然而，這第三種實(shí)施方式與第二種實(shí)施方式的區(qū)別在于，它具有還充當(dāng)字線WL的共享全局位線GBL。
[0072]如圖7中所示，這種實(shí)施方式具有例如堆疊在半導(dǎo)體襯底上的四層存儲(chǔ)器墊MATxy-1?MATxy_4 (x=l?n, y=l?m),而且那四層存儲(chǔ)器墊MATxy_l?MATxy_4的組位于nXm的布置中。即，這個(gè)存儲(chǔ)器單元陣列11具有在與半導(dǎo)體襯底平行和垂直的方向上布置在矩陣中的4 X m X η個(gè)存儲(chǔ)器墊MAT。
[0073]而且,在這樣堆疊的存儲(chǔ)器墊MATxy-l?MATxy_4的至少一部分中，全局位線GBL還充當(dāng)字線WL。在以下描述中，還充當(dāng)字線WL的全局位線GBL被稱為“全局位線GBL(WL)”。相反，僅充當(dāng)全局位線GBL而不充當(dāng)字線WL的全局位線GBL被簡(jiǎn)單地稱為“全局位線GBL”。注意，本實(shí)施方式說明了其中連接到最上層中的存儲(chǔ)器墊MATxy-4的全局位線GBL僅充當(dāng)全局位線GBL而不充當(dāng)字線WL的情況。然而，本實(shí)施方式不限于這種情況。
[0074]如上所述,本實(shí)施方式中的全局位線GBL (WL)還充當(dāng)字線WL。因此,如圖7中所示，本實(shí)施方式中的非易失性半導(dǎo)體存儲(chǔ)設(shè)備包括兩個(gè)列控制電路12-1和12-2，而且包括兩個(gè)行控制電路13-1和13-2。
[0075]列控制電路12-1布置成在列方向上與存儲(chǔ)器單元陣列11相鄰，而列控制電路
12-2布置成在行方向上與存儲(chǔ)器單元陣列11相鄰。列控制電路12-1連接到把列方向作為延長(zhǎng)方向在存儲(chǔ)器單元陣列11中延伸的全局位線GBL (WL)0另一方面，列控制電路12-2連接到把行方向作為延長(zhǎng)方向在存儲(chǔ)器單元陣列11中延伸的全局位線GBL (WL)0
[0076]行控制電路13-1布置成在列方向上與存儲(chǔ)器單元陣列11相鄰，而行控制電路
13-2布置成在行方向上與存儲(chǔ)器單元陣列11相鄰。
[0077]行控制電路13-1連接到把列方向作為延長(zhǎng)方向在存儲(chǔ)器單元陣列11中延伸的全局位線GBL(WL)。另一方面，行控制電路13-2連接到把行方向作為延長(zhǎng)方向在存儲(chǔ)器單元陣列11中延伸的全局位線GBL (WL)0在使得全局位線GBL (WL)充當(dāng)字線WL的情況下，行控制電路13-1和13-2都選擇全局位線GBL (WL)并且向全局位線GBL (WL)提供操作中所需的電壓。
[0078]在圖7中，通常，列控制電路12-2和行控制電路13-1作為一對(duì)來操作，而列控制電路12-1和行控制電路13-2作為一對(duì)來操作。例如，當(dāng)列控制電路12-2和行控制電路13-1操作時(shí)，列側(cè)的開關(guān)晶體管SWCl和行側(cè)的開關(guān)晶體管SWR2阻止電流，由此列控制電路12-1和行控制電路13-2未被驅(qū)動(dòng)。
[0079]圖8是描述在堆疊方向上相鄰的存儲(chǔ)器墊MATxy-1和存儲(chǔ)器墊MATxy-2的具體配置的等效電路圖。圖8 —般性地說明了在列方向上對(duì)準(zhǔn)的η個(gè)存儲(chǔ)器墊MAT的組。
[0080]最低層中的存儲(chǔ)器墊MATll-f MATnl-1的配置類似于第二種實(shí)施方式(圖6)中的配置。第二層中的存儲(chǔ)器墊ΜΑΤΙ 1-2?\?ΑΤη1-2的配置與第二種實(shí)施方式的配置的區(qū)別在于:它具有還充當(dāng)字線WL的全局位線GBL (WL)0即，第二種實(shí)施方式的第二層中的存儲(chǔ)器墊ΜΑΤ1-21ΑΤ3-2每個(gè)都包括本地位線LBL和字線WL，但本實(shí)施方式的第二層中的存儲(chǔ)器墊MATll-2~MATnl-2不包括字線WL而是具有還充當(dāng)字線WL的全局位線GBL (WL)0因此，與第二種實(shí)施方式中的相比，布線的數(shù)量可被減少并且能夠?qū)崿F(xiàn)制造成本的下降。
[0081]注意，盡管沒有在圖8中說明，但全局位線GBL還經(jīng)由可變電阻元件VRG連接到第二層存儲(chǔ)器墊MAT11-2~MATn1-2之上的層。
[0082]此外，存儲(chǔ)器墊MATl 1-f MATnl-1中的存儲(chǔ)器單元的堆疊順序和存儲(chǔ)器墊MATll-2^MATnl-2中的存儲(chǔ)器單元的堆疊順序是相同的。盡管已經(jīng)描述了本發(fā)明的某些實(shí)施方式，然而這些實(shí)施方式僅僅是作為例子給出的，而不是要限定本發(fā)明的范圍。實(shí)際上，在此所述的創(chuàng)新方法和系統(tǒng)可以體現(xiàn)在多種其它形式中；此外，在不背離本發(fā)明的精神的情況下，可以對(duì)在此所述的方法和系統(tǒng)的形式進(jìn)行各種省略、替換和變化。所附權(quán)利要求及其等價(jià)物是要覆蓋將落在本發(fā)明的范圍和精神內(nèi)的這種形式或修改。
[0083]相關(guān)申請(qǐng)的交叉引用
[0084]本申請(qǐng)基于并請(qǐng)求于2012年8月24日提交的現(xiàn)有日本專利申請(qǐng)?zhí)?012-185368的優(yōu)先權(quán)，該申請(qǐng)的全 部?jī)?nèi)容在此通過引用而并入。
【權(quán)利要求】
1.一種非易失性半導(dǎo)體存儲(chǔ)設(shè)備，包括: 存儲(chǔ)器單元陣列，配置成具有布置在其中的多個(gè)存儲(chǔ)器墊，每個(gè)存儲(chǔ)器墊具有在其中位于第一條線和第二條線的交點(diǎn)處的存儲(chǔ)器單元，所述存儲(chǔ)器單元包括第一可變電阻元件; 第三條線，延伸穿過多個(gè)存儲(chǔ)器墊；以及 第二可變電阻元件，連接在所述第三條線和多個(gè)存儲(chǔ)器墊中的每個(gè)存儲(chǔ)器墊的第二條線之間。
2.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)設(shè)備，其中， 第二條線和第三條線基本上在相同方向上延伸。
3.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)設(shè)備，進(jìn)一步包括: 偽存儲(chǔ)器單元；以及 第四條線，經(jīng)由所述偽存儲(chǔ)器單元連接到第二條線， 其中，當(dāng)對(duì)應(yīng)于第四條線的存儲(chǔ)器墊被選擇時(shí)，第四條線被設(shè)置成第一電位，而當(dāng)對(duì)應(yīng)于第四條線的存儲(chǔ)器墊未被選擇時(shí)，第四條線被設(shè)置成第二電位，所述第二電位與第一電位不同。
4.如權(quán)利要求3所述的非易失性半導(dǎo)體存儲(chǔ)設(shè)備，其中， 第二條線和第三條線基本上在相同方向上延伸。
5.如權(quán)利要求3所述的非易失性半導(dǎo)體存儲(chǔ)設(shè)備，其中， 第四條線和第一條線基本上在相同方向上延伸。
6.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)設(shè)備，其中， 多個(gè)存儲(chǔ)器墊在與半導(dǎo)體襯底垂直的垂直方向上堆疊，以及 在垂直方向上相鄰的存儲(chǔ)器墊共享第三條線。
7.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)設(shè)備，其中， 多個(gè)存儲(chǔ)器墊在與半導(dǎo)體襯底垂直的垂直方向上堆疊，以及 第一存儲(chǔ)器墊中的第三條線被共享作為位于第一存儲(chǔ)器墊上面的層中的第二存儲(chǔ)器墊中的第二條線。
8.如權(quán)利要求3所述的非易失性半導(dǎo)體存儲(chǔ)設(shè)備，其中， 第四條線在每個(gè)存儲(chǔ)器墊的末端被提供。
9.如權(quán)利要求3所述的非易失性半導(dǎo)體存儲(chǔ)設(shè)備，其中， 第四條線夾在每個(gè)存儲(chǔ)器墊中的第一條線之間。
10.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)設(shè)備，其中， 用于第二可變電阻元件的設(shè)定電壓大于用于第一可變電阻元件的設(shè)定電壓。
11.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)設(shè)備，其中， 用于第二可變電阻元件的復(fù)位電壓大于用于第一可變電阻元件的復(fù)位電壓。
12.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)設(shè)備，其中， 在對(duì)選擇的存儲(chǔ)器單元的寫操作之前，連接到包括該選擇的存儲(chǔ)器單元的存儲(chǔ)器墊的第二可變電阻元件在對(duì)該存儲(chǔ)器單元的寫操作之前被從高電阻狀態(tài)改變成低電阻狀態(tài)，以及 在對(duì)該選擇的存儲(chǔ)器單元的寫操作之后，連接到包括該選擇的存儲(chǔ)器單元的存儲(chǔ)器墊的第二可變電阻元件在對(duì)該存儲(chǔ)器單元的寫操作之后被從低電阻狀態(tài)改變成高電阻狀態(tài)。
13.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)設(shè)備，其中， 在對(duì)選擇的存儲(chǔ)器單元的讀操作之前，連接到包括該選擇的存儲(chǔ)器單元的存儲(chǔ)器墊的第二可變電阻元件在對(duì)該存儲(chǔ)器單元的讀操作之前被從高電阻狀態(tài)改變成低電阻狀態(tài)，以及在對(duì)該選擇的存儲(chǔ)器單元的讀操作之后，連接到包括該選擇的存儲(chǔ)器單元的存儲(chǔ)器墊的第二可變電阻元件在對(duì)該存儲(chǔ)器單元的讀操作之后被從低電阻狀態(tài)改變成高電阻狀態(tài)。
14.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)設(shè)備，其中， 所述存儲(chǔ)器單元包括串聯(lián)連接到第一可變電阻元件的第一二極管。
15.如權(quán)利要求14所述的非易失性半導(dǎo)體存儲(chǔ)設(shè)備，其中， 第一二極管連接成把從第二條線到第一條線的方向作為正向方向。
16.如權(quán)利要求3所述的非易失性半導(dǎo)體存儲(chǔ)設(shè)備，其中， 所述偽存儲(chǔ)器單元包括由與第一可變電阻元件相同的材料形成的第三可變電阻元件，并且包括串聯(lián)連接到第三可變電阻元件的第二二極管。
17.如權(quán)利要求16所述的非易失性半導(dǎo)體存儲(chǔ)設(shè)備，其中， 第二二極管連接成 把從第二條線到第四條線的方向作為正向方向。
18.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)設(shè)備，其中， 第一可變電阻元件和第二可變電阻元件關(guān)于其材料或者其形狀是不同的。
19.如權(quán)利要求7所述的非易失性半導(dǎo)體存儲(chǔ)設(shè)備，其中， 第三條線的一端經(jīng)由第一開關(guān)晶體管連接到列控制電路，另一端經(jīng)由第二開關(guān)晶體管連接到行控制電路。
20.如權(quán)利要求7所述的非易失性半導(dǎo)體存儲(chǔ)設(shè)備，其中， 所述存儲(chǔ)器單元具有堆疊結(jié)構(gòu)，第一存儲(chǔ)器墊中的存儲(chǔ)器單元的堆疊順序與第二存儲(chǔ)器墊中的存儲(chǔ)器單元的堆疊順序是相同的。
【文檔編號(hào)】G11C16/06GK103632718SQ201310056257
【公開日】2014年3月12日 申請(qǐng)日期:2013年2月19日 優(yōu)先權(quán)日:2012年8月24日
【發(fā)明者】市毛正之 申請(qǐng)人:株式會(huì)社東芝