專利名稱：非易失性存儲器和根據(jù)被選字線控制虛設(shè)字線電壓的方法
技術(shù)領(lǐng)域：
本發(fā)明構(gòu)思涉及一種非易失性存儲器裝置、非易失性存儲器單元陣列、包括非易失性存儲器裝置的系統(tǒng)和操作該系統(tǒng)的方法。更具體地說，本發(fā)明構(gòu)思涉及非易失性存儲器和包括一條或多條虛設(shè)字線的非易失性存儲器單元陣列，以及操作非易失性存儲器單元陣列的方法，以及包括這樣的非易失性存儲器裝置的系統(tǒng)。
背景技術(shù)：
非易失性存儲器已經(jīng)變成數(shù)字系統(tǒng)和消費(fèi)電子品中的支柱性組件。術(shù)語“非易失 性存儲器”包括在沒有施加電源的情況下能夠保持存儲數(shù)據(jù)的廣義上的數(shù)據(jù)存儲裝置。存在不同種類的非易失性存儲器。一種類型是電可擦除可編程只讀存儲器(EEPROM)。所謂的“閃速存儲器”是一種特殊類型的EEPROM并已經(jīng)成為非易失性存儲器的一種特別重要的形式。同時(shí)期的閃速存儲器包括通過訪問邏輯的相應(yīng)布置來區(qū)分的NOR閃速存儲器和NAND閃速存儲器。NAND閃速存儲器可被配置為提供一種具有非常高的集成密度的非易失性存儲器單元陣列。在與NAND閃速存儲器相關(guān)的其他特征中，能夠通過按“串結(jié)構(gòu)”布置NAND閃速存儲器單元來實(shí)現(xiàn)這種高集成密度。NAND串實(shí)質(zhì)上是串聯(lián)連接的多個(gè)NAND閃速存儲器單元。通常，NAND閃速存儲器單元串設(shè)置在連接到串選擇線的串選擇晶體管與連接到接地選擇線的接地選擇晶體管之間。NAND閃速存儲器擁有各種非易失性存儲器和易失性存儲器的許多性能和實(shí)施優(yōu)點(diǎn)。然而，NAND閃速存儲器不是沒有其自己的設(shè)計(jì)考慮。例如，在某些編程禁止功能期間，由于在升壓溝道上的高電壓與接地選擇線或者串選擇線的柵極上的低電壓之間的差，在與串選擇線和接地選擇線相鄰的存儲器單元中容易出現(xiàn)柵致漏極泄露(GIDL)。GIDL電流通常隨著存儲器單元的溝道與接地選擇線或者串選擇線的柵極之間的電壓差增加而增加。GIDL電流使與串選擇線和接地選擇線相鄰的存儲器單元中的熱載流子注入(HCI)干擾的可能性增加。這樣的干擾導(dǎo)致減小的讀取裕度并且會使非易失性存儲器裝置的整體操作特性劣化。

發(fā)明內(nèi)容
本發(fā)明構(gòu)思的特定實(shí)施例提供包括閃速存儲器裝置的非易失性存儲器裝置、包括2D和3D閃速存儲器單元陣列的2D和3D存儲器單元陣列、控制非易失性存儲器裝置和存儲器單元陣列的操作的相關(guān)方法以及包含非易失性存儲器裝置的系統(tǒng)。實(shí)施例靈活地調(diào)整施加到包括一條或多條虛設(shè)字線的2D和3D存儲器單元陣列的控制電壓。特定的布置關(guān)系(例如，在多條字線內(nèi)的虛設(shè)字線的布置關(guān)系、或者多條字線內(nèi)虛設(shè)字線與被選字線之間的布置關(guān)系)可用來確定特定控制電壓(例如，讀取電壓、編程電壓、擦除電壓、虛設(shè)字線電壓、主字線電壓、位線電壓)施加到存儲器單元陣列的特征(例如，電平、波形、時(shí)序)。結(jié)果，所構(gòu)成的存儲器單元中引發(fā)的干擾可顯著減小。結(jié)果，在所構(gòu)成的存儲器單元中引入的干擾可顯著減小。因此，由于干擾引起的讀取裕度的減小可被抑制，此外，可改善非易失性存儲器裝置的操作特性?！獋€(gè)實(shí)施例涉及一種非易失性存儲器裝置，包括非易失性存儲器單元的陣列，與包括虛設(shè)字線的字線相關(guān)聯(lián)地布置；訪問電路，在操作期間響應(yīng)于接收的地址在字線中選擇字線，將被選字線電壓施加到被選字線、將未被選字線電壓施加到字線中的未被選擇的字線，并將虛設(shè)字線電壓施加到虛設(shè)字線，其中，當(dāng)被選字線不與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是第一虛設(shè)字線電壓，當(dāng)被選字線與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是與第一虛設(shè)字線電壓不同的第二虛設(shè)字線電壓。另一實(shí)施例涉及一種非易失性存儲器裝置，包括垂直存儲器單元陣列，包括多個(gè)非易失性存儲器單元和字線，所述多個(gè)非易失性存儲器單元布置在沿第一方向堆疊的多個(gè) 存儲器單元陣列層中，所述字線沿與所述多個(gè)存儲器單元陣列層交叉的第二方向延伸并包括虛設(shè)字線；訪問電路，在操作期間響應(yīng)于接收的地址在字線中選擇字線，將被選字線電壓施加到被選字線、將未被選字線電壓施加到字線中的未被選擇的字線，并將虛設(shè)字線電壓施加到虛設(shè)字線，其中，當(dāng)被選字線不與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是第一虛設(shè)字線電壓，當(dāng)被選字線與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是第二虛設(shè)字線電壓。另一實(shí)施例涉及一種非易失性存儲器裝置，包括垂直存儲器單元陣列，包括多個(gè)非易失性存儲器單元和字線，所述多個(gè)非易失性存儲器單元布置在沿第一方向堆疊的多個(gè)存儲器單元陣列層中，所述字線沿與所述多個(gè)存儲器單元陣列層交叉的第二方向延伸并包括多條虛設(shè)字線；訪問電路，在操作期間響應(yīng)于接收的地址在字線中選擇字線，將被選字線電壓施加到被選字線、將未被選字線電壓施加到字線中的未被選擇的字線，并分別將多個(gè)虛設(shè)字線電壓中的一個(gè)虛設(shè)字線電壓施加到所述多條虛設(shè)字線中的每條虛設(shè)字線，其中，所述多個(gè)虛設(shè)字線電壓包括當(dāng)被選字線不與相應(yīng)的虛設(shè)字線相鄰時(shí)，將第一虛設(shè)字線電壓施加到相應(yīng)的虛設(shè)字線，當(dāng)被選字線與相應(yīng)的虛設(shè)字線相鄰時(shí)，將第二虛設(shè)字線電壓施加到相應(yīng)的虛設(shè)字線。另一實(shí)施例涉及一種非易失性存儲器裝置，包括垂直存儲器單元陣列，包括多個(gè)非易失性存儲器單元和多條字線，所述多個(gè)非易失性存儲器單元布置在沿第一方向堆疊的多個(gè)存儲器單元陣列層中，所述多條字線沿與所述多個(gè)存儲器單元陣列層交叉的第二方向延伸并包括多條虛設(shè)字線；訪問電路，在操作期間響應(yīng)于接收的地址在所述多條字線中選擇字線，將被選字線電壓施加到被選字線、將未被選字線電壓施加到所述多條字線中的未被選擇的字線，并分別將多個(gè)虛設(shè)字線電壓中的一個(gè)虛設(shè)字線電壓施加到所述多條虛設(shè)字線中的每條虛設(shè)字線，其中，所述多個(gè)虛設(shè)字線電壓包括第一虛設(shè)字線電壓，當(dāng)被選字線不與相應(yīng)的虛設(shè)字線相鄰時(shí)，第一虛設(shè)字線電壓被施加到相應(yīng)的虛設(shè)字線；第二虛設(shè)字線電壓，當(dāng)被選字線與相應(yīng)的虛設(shè)字線相鄰時(shí)，第二虛設(shè)字線電壓被施加到相應(yīng)的虛設(shè)字線。第一虛設(shè)字線電壓的波形與第二虛設(shè)字線電壓的波形不同、第一虛設(shè)字線電壓的電平與第二虛設(shè)字線電壓的電平不同中的至少一個(gè)，所述多條虛設(shè)字線包括至少一條末端虛設(shè)字線以及至少一條中間虛設(shè)字線。所述多個(gè)非易失性存儲器單元中的每一個(gè)是NAND閃速存儲器單元，所述多個(gè)非易失性存儲器單元還還以多個(gè)NAND存儲器單元串的形式布置，所述多個(gè)NAND閃速存儲器單元串分別沿穿過堆疊的多個(gè)存儲器單元層的第一方向延伸，所述多個(gè)NAND存儲器單元串中的每個(gè)串包括串選擇晶體管，結(jié)合到串選擇線；接地選擇晶體管，結(jié)合到接地選擇線；第一組NAND閃速存儲器單元，在串選擇晶體管與中間的虛設(shè)字線之間串聯(lián)連接并分別結(jié)合到第一組字線；第二組NAND閃速存儲器單元，在中間虛設(shè)字線與接地選擇線之間串聯(lián)連接并分別結(jié)合到第二組字線。另一實(shí)施例涉及一種系統(tǒng)，該系統(tǒng)包括存儲器控制器，被配置為控制非易失性存儲器裝置的操作，其中，非易失性存儲器裝置包括非易失性存儲器單元的陣列，與包括虛設(shè)字線的字線相關(guān)聯(lián)地布置；訪問電路，在操作期間響應(yīng)于接收的地址在多條字線中選擇字線，將被選字線電壓施加到被選字線、將未被選字線電壓施加到多條字線中的未被選擇的字線，并將虛設(shè)字線電壓施加到虛設(shè)字線，其中，當(dāng)被選字線不與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是第一虛設(shè)字線電壓，且當(dāng)被選字線與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是與第一虛設(shè)字線電壓不同的第二虛設(shè)字線電壓。另一實(shí)施例涉及一種存儲器卡系統(tǒng)，該存儲器卡系統(tǒng)包括接口，操作性地將存儲器卡系統(tǒng)與主機(jī)連接，以接收來自主機(jī)的輸入數(shù)據(jù)并將輸出數(shù)據(jù)傳送給主機(jī)；存儲器控制器，被配置為接收來自接口的輸入數(shù)據(jù)、將輸入數(shù)據(jù)存儲在非易失性存儲器裝置中、接收來自非易失性存儲器裝置的輸出數(shù)據(jù)，將輸出數(shù)據(jù)傳送給主機(jī)，其中，非易失性存儲器裝置包括非易失性存儲器單元的陣列與訪問電路，所述非易失性存儲器單元的陣列與包括虛設(shè)字線的字線相關(guān)聯(lián)地布置，訪問電路在操作期間響應(yīng)于接收的地址在多條字線中選擇字線，將被選字線電壓施加到被選字線、將未被選字線電壓施加到多條字線中的未被選擇的字線，并將虛設(shè)字線電壓施加到虛設(shè)字線，其中，當(dāng)被選字線不與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是第一虛設(shè)字線電壓，當(dāng)被選字線與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是與第一虛設(shè)字線電壓不同的第二虛設(shè)字線電壓。另一實(shí)施例涉及一種固態(tài)驅(qū)動器(SSD)，所述固態(tài)驅(qū)動器包括存儲器控制器，被配置為經(jīng)由多個(gè)通道控制多個(gè)非易失性存儲器裝置的操作，其中，所述多個(gè)非易失性存儲器裝置中的每個(gè)包括非易失性存儲器單元的陣列，與包括虛設(shè)字線的多條字線相關(guān)聯(lián)地布置；訪問電路，在操作期間響應(yīng)于接收的地址在多條字線中選擇字線，將被選字線電壓施加到被選字線、將未被選字線電壓施加到多條字線中的未被選擇的字線，并將虛設(shè)字線電壓施加到虛設(shè)字線，其中，當(dāng)被選字線不與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是第一虛設(shè)字線電壓，且當(dāng)被選字線與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是與第一虛設(shè)字線電壓不同的第二虛設(shè)字線電壓。另一實(shí)施例涉及一種獨(dú)立磁盤冗余陣列(RAID)系統(tǒng)，所述系統(tǒng)包括RAID控制器，RAID控制器經(jīng)由各個(gè)通道連接到多個(gè)存儲器系統(tǒng)，其中所述多個(gè)存儲器系統(tǒng)中的每個(gè)包括被配置為控制多個(gè)非易失性存儲器裝置的操作的存儲器控制器，其中，多個(gè)非易失性存儲器裝置中的每個(gè)包括非易失性存儲器單元的陣列，與包括虛設(shè)字線的多條字線相關(guān)聯(lián)地布置；訪問電路，在操作期間響應(yīng)于接收的地址在多條字線中選擇字線，將被選字線電壓施加到被選字線、將未被選字線電壓施加到多條字線中的未被選擇的字線，并將虛設(shè)字線電壓施加到虛設(shè)字線，其中，當(dāng)被選字線不與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是第一虛設(shè)字線電壓，且當(dāng)被選字線與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是與第一虛設(shè)字線電壓不同的第二虛設(shè)字線電壓。另一實(shí)施例涉及一種操作非易失性存儲器裝置的方法，所述方法包括接收與將被非易失性存儲器裝置執(zhí)行的操作相關(guān)聯(lián)的地址，響應(yīng)于該地址，在非易失性存儲器裝置的多條字線中選擇字線，將被選字線電壓施加到被選字線、將未被選字線電壓施加到多條字線中的未被選擇的字線，并將虛設(shè)字線電壓施加到多條字線中的虛設(shè)字線，其中，當(dāng)被選字線不與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是第一虛設(shè)字線電壓，且當(dāng)被選字線與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是與第一虛設(shè)字線電壓不同的第二虛設(shè)字線電壓。另一實(shí)施例涉及一種操作存儲器系統(tǒng)的方法，所述存儲器系統(tǒng)包括存儲器控制器和非易失性存儲器裝置，非易失性存儲器裝置包括字線和虛設(shè)字線，所述方法包括將來自存儲器控制器的地址和命令傳送給非易失性存儲器裝置，其中，根據(jù)所述地址選擇多條字線中的字線、確定被選字線是否與虛設(shè)字線相鄰，在確定被選字線與虛設(shè)字線相鄰時(shí)，將第一虛設(shè)字線電壓施加到所述虛設(shè)字線，否則將與第一虛設(shè)字線電壓不同的第二虛設(shè)字線電壓施加到虛設(shè)字線。另一實(shí)施例涉及一種非易失性存儲器裝置，包括非易失性存儲器單元的陣列，與 包括虛設(shè)字線的多條字線相關(guān)聯(lián)地布置；訪問電路，在操作期間響應(yīng)于接收的地址在所述多條字線中選擇字線，將被選字線電壓施加到被選字線、將未被選字線電壓施加到所述多條字線中的未被選擇的字線，其中，訪問電路包括在操作期間將虛設(shè)字線電壓施加到虛設(shè)字線的虛設(shè)字線控制邏輯，其中，當(dāng)被選字線不與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是第一虛設(shè)字線電壓，且當(dāng)被選字線與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是與第一虛設(shè)字線電壓不同的第二虛設(shè)字線電壓。


在參照附圖考慮本發(fā)明構(gòu)思的特定示例性實(shí)施例時(shí)，本發(fā)明構(gòu)思的上述和其他特點(diǎn)和優(yōu)點(diǎn)將會變得更加明顯，附圖中圖I是根據(jù)本發(fā)明構(gòu)思的實(shí)施例的非易失性存儲器的框圖；圖2A進(jìn)一步示出了圖I的非易失性存儲器的一個(gè)可能的水平存儲器單元陣列；圖2B進(jìn)一步示出了圖I的非易失性存儲器的一個(gè)可能的垂直存儲器單元陣列；圖3A是根據(jù)本發(fā)明構(gòu)思的實(shí)施例的虛設(shè)字線控制邏輯和虛設(shè)字線電壓發(fā)生器的框圖；圖3B是根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的虛設(shè)字線控制邏輯和虛設(shè)字線電壓發(fā)生器的框圖；圖3C是根據(jù)本發(fā)明構(gòu)思的又一實(shí)施例的虛設(shè)字線控制邏輯和虛設(shè)字線電壓發(fā)生器的框圖；圖4是概括操作圖I的非易失性存儲器的一個(gè)可能的方法的流程圖；圖5是根據(jù)典型的編程操作解釋虛設(shè)字線的規(guī)定(provision)和定義的示圖；圖6和圖7是根據(jù)本發(fā)明構(gòu)思的特定實(shí)施例解釋虛設(shè)字線電壓的規(guī)定和定義的示圖；圖8(包括圖8A到圖8D在內(nèi))和圖9 (包括圖9A到圖9D在內(nèi))是根據(jù)典型的讀取操作進(jìn)一步解釋虛設(shè)字線電壓的規(guī)定和定義的示圖10(包括圖IOA到圖10D)是進(jìn)一步解釋根據(jù)本發(fā)明構(gòu)思的實(shí)施例的虛設(shè)字線電壓的規(guī)定和定義的示圖；圖11是示出與虛設(shè)字線的典型偏置條件相關(guān)聯(lián)出現(xiàn)的超射的曲線圖；圖12是示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的虛設(shè)字線的電壓的波形根據(jù)被選字線改變的曲線圖；圖13A和圖13B是解釋本發(fā)明構(gòu)思的一些實(shí)施例的根據(jù)被選字線改變虛設(shè)字線的電壓的波形和電平的方法的示圖；
圖14到圖17是根據(jù)本發(fā)明構(gòu)思的實(shí)施例的根據(jù)三維NAND存儲器裝置中的被選字線的位置控制虛設(shè)字線的電壓的示例的示圖；圖18A和圖18B是示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的根據(jù)被選字線的位置控制虛設(shè)字線的電壓的不同示例的示圖；圖19是根據(jù)本發(fā)明構(gòu)思的實(shí)施例的包括圖I的非易失性存儲器裝置的存儲器系統(tǒng)的框圖；圖20是根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的包括圖I的非易失性存儲器裝置的存儲器系統(tǒng)的框圖；圖21是根據(jù)本發(fā)明構(gòu)思的又一實(shí)施例的包括圖I的非易失性存儲器裝置的存儲器系統(tǒng)的框圖；圖22是根據(jù)本發(fā)明構(gòu)思的又一實(shí)施例的包括圖I的非易失性存儲器裝置的存儲器系統(tǒng)的框圖；圖23是根據(jù)本發(fā)明構(gòu)思的又一實(shí)施例的包括圖I的非易失性存儲器裝置的存儲器系統(tǒng)的框圖；圖24是根據(jù)本發(fā)明構(gòu)思的又一實(shí)施例的包括圖I的非易失性存儲器裝置的存儲器系統(tǒng)的框圖；圖25是包括圖24的存儲器系統(tǒng)的數(shù)據(jù)處理器的框圖。
具體實(shí)施例方式現(xiàn)在將參照附圖以一些額外的細(xì)節(jié)來描述本發(fā)明構(gòu)思的實(shí)施例。然而，本發(fā)明構(gòu)思可以以許多不同的形式來實(shí)現(xiàn)，并且不應(yīng)僅僅被解釋成局限于所闡述的實(shí)施例。相反，提供這些實(shí)施例以使本公開將是徹底的和完全的，并將把本發(fā)明的范圍充分傳遞給本領(lǐng)域技術(shù)人員。在所寫的描述和附圖中，相同的序號和標(biāo)號始終用于表示相同或類似的元件。應(yīng)當(dāng)理解，當(dāng)元件被描述為“連接到”或“結(jié)合到”另一元件時(shí)，該元件可直接連接到或直接結(jié)合到另一元件，或者可以存在中間元件或中間層。相反，當(dāng)元件被描述為“直接連接到”或“直接結(jié)合到”另一元件時(shí)，不存在中間元件。如這里所使用的，術(shù)語“和/或”包括一個(gè)或多個(gè)相關(guān)所列的項(xiàng)目的任意組合和所有組合，并且可簡寫為“/”。應(yīng)當(dāng)理解，雖然在這里可使用術(shù)語第一、第二等來描述各個(gè)元件，但是這些元件不應(yīng)受這些術(shù)語的限制。這些術(shù)語僅僅用來將一個(gè)元件與另一個(gè)元件區(qū)分開來。例如，第一信號可以被稱為第二信號，類似地，在不脫離本公開的教導(dǎo)的情況下，第二信號可以被稱為第一信號。這里使用的術(shù)語僅僅意圖描述特定實(shí)施例，而非意圖限制本發(fā)明構(gòu)思。如這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復(fù)數(shù)形式。還將理解的是，當(dāng)在本說明書中使用術(shù)語“包含”和/或“包括”時(shí)，說明存在所述特征、區(qū)域、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個(gè)或多個(gè)其他特征、區(qū)域、整體、步驟、操作、元件、組件和/或它們的組。除非另有定義，否則這里使用的所有術(shù)語(包括技術(shù)術(shù)語和科學(xué)術(shù)語)具有與本發(fā)明所屬領(lǐng)域的普通技術(shù)人員所通常理解的意思相同的意思。將進(jìn)一步理解，除非這里明確定義，否則術(shù)語(例如在通用的字典中定義的術(shù)語)應(yīng)該被解釋為具有與相關(guān)領(lǐng)域和/或本申請的上下文中它們的意思相同的意思，而不是理想地或者過于形式化地解釋它們的意思。認(rèn)識到非易失性存儲器裝置的性能對包括該非易失性存儲器裝置的主機(jī)裝置性能的影響的增加，在越來越有挑戰(zhàn)性的工作條件下，要求非易失性存儲器裝置保留或提高讀取裕度。這樣的工作條件可能通常以包括減小功耗、更高的工作頻率、擴(kuò)展的數(shù)據(jù)帶寬以及更大的誤差檢測和校正能力的一個(gè)或多個(gè)需求為特征。另外，新興的存儲器系統(tǒng)要求增大的數(shù)據(jù)存儲密度和容量，以致于傳統(tǒng)的二維(2D)或者水平存儲器陣列不足以提供。因此，許多新興的存儲器系統(tǒng)包括三維(3D)或者垂直存儲器陣列。垂直存儲器陣列是包括多·個(gè)存儲器單元的至少一個(gè)半導(dǎo)體層垂直地堆疊在包括多個(gè)存儲器單元的另一半導(dǎo)體層的頂部上的任意構(gòu)造。在以下描述的實(shí)施例中，將描述特定的水平(2D)和垂直(3D)存儲器陣列結(jié)構(gòu)。本領(lǐng)域技術(shù)人員將認(rèn)識到這里描述的作為水平構(gòu)造的存儲器陣列的特征可被擴(kuò)展到類似地布置的垂直存儲器陣列。圖I是根據(jù)本發(fā)明構(gòu)思的特定實(shí)施例的非易失性存儲器裝置10的相關(guān)部分的框圖。圖2A進(jìn)一步示出了作為水平存儲器單元陣列的相關(guān)部分中的非易失性存儲器單元陣列20，而圖2B進(jìn)一步示出了作為垂直存儲器單元陣列的存儲器單元陣列20'。非易失性存儲器單元陣列20或者非易失性存儲器單元陣列20'中的任一個(gè)可被包含在圖I的非易失性存儲器裝置10中。應(yīng)當(dāng)注意這點(diǎn)，示出的實(shí)施例假定在所構(gòu)成的存儲器單元陣列中使用了 NAND閃速存儲器單元。然而，本領(lǐng)域技術(shù)人員將認(rèn)識到本發(fā)明構(gòu)思的范圍不限于僅僅包括NAND型閃速存儲器單元的存儲器單元陣列。參照圖I和圖2A，非易失性存儲器裝置10包括存儲器單元陣列20和訪問電路22。假設(shè)所示出的實(shí)施例d NAND閃速存儲器進(jìn)行工作，則以逐頁為基礎(chǔ)(即，以頁為單位)來執(zhí)行非易失性存儲器10內(nèi)的編程操作和讀取操作，而以逐塊為基礎(chǔ)(即，以塊為單位)在非易失性存儲器裝置10內(nèi)執(zhí)行擦除操作，其中，每個(gè)塊包括多個(gè)頁。如圖2A中所示，存儲器單元陣列20包括多個(gè)NAND存儲器單元串20-1、20-2、...、
20-m，其中“m”是自然數(shù)。NAND存儲器單元串20_1到20_m中的每一個(gè)存儲器單元串包括串聯(lián)連接的多個(gè)非易失性存儲器單元21和虛設(shè)單元25。NAND存儲器單元串20_1到20_m主要布置在由二維(X和Y)限定的單個(gè)“水平”平面中。NAND存儲器單元串20_1包括在連接到位線BLl的串選擇晶體管STl (或第一選擇晶體管)與連接到公共源極線CSL的接地選擇晶體管ST2(或第二選擇晶體管)之間串聯(lián)連接的多個(gè)非易失性存儲器單元21和虛設(shè)單元25。第一選擇晶體管STl的柵極連接到串選擇線SSL。多個(gè)非易失性存儲器單元21的柵極分別連接到多條字線WLO到WL63。第二選擇晶體管ST2連接到接地選擇線GSL。各個(gè)虛設(shè)單元25的柵極分別連接到虛設(shè)字線DffLO 到 DWLl。在圖2A示出的實(shí)施例中，NAND存儲器單元串20_1到20_m具有基本相同的結(jié)構(gòu)，雖然在圖I、圖2A和圖2B中示出了 64條位字線WLO到WL63以及兩條虛設(shè)字線DWLO和DWL1，但是本發(fā)明構(gòu)思的其他實(shí)施例不是受限于該特定的數(shù)目以及字線和虛設(shè)字線的布置。例如，在圖I、圖2A和圖2B中示出的虛設(shè)字線DWLO和DWLl設(shè)置在一組字線WLO到WL63的相對端(即，分別與接地選擇線GSL和串選擇線SSL直接相鄰)。然而，本發(fā)明構(gòu)思的其他實(shí)施例可包含不與選擇線關(guān)聯(lián)設(shè)置的虛設(shè)字線以及多組字線。
包括在NAND存儲器單元串20_1到20_m中的每個(gè)NAND存儲器單元串中的每個(gè)非易失性存儲器單元21可利用多級閃速存儲器單元(MLC)和/或單級閃速存儲器單元(SLC)來實(shí)現(xiàn)。如在圖2B中所示出的，NAND存儲器單元串20' -U20/ _2、...、2(V _k(其中，“k”是自然數(shù))可以布置在由三(X、Y和Z)維限定的不同的多個(gè)平面中。即，可通過將多個(gè)“水平”存儲器陣列(例如，NAND存儲器單元串20' -I到20' -k)布置在“垂直”堆疊件中來構(gòu)造垂直存儲器陣列。在該上下文中，本領(lǐng)域技術(shù)人員將認(rèn)識到術(shù)語“垂直”和“水平”限定相對的和任意的幾何關(guān)系。可使用許多不同的制造和組裝技術(shù)來實(shí)現(xiàn)垂直存儲器陣列。例如，分別實(shí)現(xiàn)水平NAND存儲器單元串20' -I到20' _k的多個(gè)材料層21_1到
21-k可被實(shí)現(xiàn)為晶片堆疊件、芯片堆疊件或單元堆疊件。材料層21-1到21-k可以利用諸如硅通孔(TSV)、導(dǎo)電凸塊、引線鍵合、分布布線(distribution wiring)等的一個(gè)或多個(gè)元件(和相關(guān)的制造技術(shù))將一層“堆疊地連接”到另一層。圖2B的NAND存儲器單元串20' -I到20' _k可被配置為共用與圖IA的訪問電路22類似的訪問電路，并響應(yīng)于所述訪問電路而工作。這種類型的訪問電路能夠利用各種操作(例如，編程、讀取和擦除操作)來選擇性地訪問垂直存儲器陣列中的存儲器單元。與圖2A的水平存儲器單元陣列相似，圖2B的第一層21-1的第一NAND存儲器單元串20' -I包括在第一選擇晶體管STll與第二選擇晶體管ST21之間串聯(lián)連接的多個(gè)非易失性存儲單元(例如，NAND存儲器單元)21和虛設(shè)單元25。第二層21_2的第二 NAND存儲器單元串20' -2包括在第一選擇晶體管ST12與第二選擇晶體管ST22之間串聯(lián)連接的多個(gè)非易失性存儲單元21和虛設(shè)單元25。第k層的21-k的第kNAND存儲器單元串20' -k包括在第一選擇晶體管STlk與第二選擇晶體管ST2K之間串聯(lián)連接的多個(gè)非易失性存儲單元21和虛設(shè)單元25。如圖2B中所示，NAND存儲器單元串20' -I到20' _k可共用(S卩，共同連接到)多條字線WLO到WL63 (或者其子集)、多條位線BLl到BLm中的至少一條以及一條或多條控制信號線(例如，公共源極線CSL)。換句話說，在各材料層21-1到21-k中的對應(yīng)位置的NAND存儲器單元串可被連接到包括在頁緩沖器和靈敏放大器(S/A)塊70內(nèi)的多個(gè)頁緩沖器71-1到71-m中的對應(yīng)一個(gè)頁緩沖器。參照圖1，訪問電路22被配置成利用這些傳統(tǒng)地理解的操作(編程操作、讀取操作和擦除操作)來選擇性地訪問布置在存儲器單元陣列20中的一個(gè)或多個(gè)存儲器單元?？梢皂憫?yīng)于命令(或者命令集)以及從源(例如存儲器控制器(未示出))外部提供的相關(guān)地址來執(zhí)行這樣的操作。如傳統(tǒng)地理解的，通過訪問電路22執(zhí)行的編程操作可包括編程驗(yàn)證操作，擦除操作可包括擦除驗(yàn)證操作?，F(xiàn)在參照圖I和圖2A，假定訪問電路22接收從外部提供的編程命令、相關(guān)的地址(即，一組地址或地址范圍)和將被編程到存儲器單元陣列20的“寫數(shù)據(jù)”(例如，一頁寫數(shù)據(jù))。響應(yīng)于編程命令，訪問電路22產(chǎn)生將給定的寫數(shù)據(jù)編程(或存儲)到存儲器單元陣列所需要的控制信號。假設(shè)特定頁的寫數(shù)據(jù)被定義為與特定的字線(例如，WL31)相關(guān)聯(lián)的這樣一個(gè)簡單示例，則施加對應(yīng)的地址，以從連接到NAND存儲器單元串(例如，20-1)的多條字線WLO到WL63中“選擇”所述特定的字線。因此，響應(yīng)于編程命令和相關(guān)聯(lián)的地址，所述一條特定的字線至少在所構(gòu)成的編程操作期間成為“被選字線”，而其他字線保持為“未被選擇的字線”。因此，被選字線是與在編程操作期間接收寫數(shù)據(jù)的一個(gè)或多個(gè)存儲器單元相關(guān)聯(lián)的字線，未被選擇的字線是與接收寫數(shù)據(jù)的存儲器單元不相關(guān)聯(lián)的字線。在讀取操作期間，可以在字線之間作出類似的區(qū)分。因此，響應(yīng)于讀取操作和相關(guān)的地址，所述一條特定的字線至少在所構(gòu)成的讀取操作期間成為“被選字線”，而其他字線保持為“未被選擇的字線”。因此，被選字線是與在讀取操作期間被從中獲取“讀取數(shù)據(jù)”的 一個(gè)或多個(gè)存儲器單元相關(guān)聯(lián)的字線，未被選擇的字線是與被從中獲取“讀取數(shù)據(jù)”的存儲器單元不相關(guān)聯(lián)的字線。除了定義和產(chǎn)生被施加到所述多條字線、所述多條位線和/或一條或多條控制線(例如，CSL、SSL、GSL)的其他控制信號(例如，電壓和/或電流)之外，訪問電路22定義并產(chǎn)生施加到虛設(shè)字線的特定控制信號。更具體地說，在當(dāng)前操作期間，至少部分地通過多條字線中的被選字線相對于多條字線中的一條或多條虛設(shè)字線的位置的位置來控制由根據(jù)本發(fā)明構(gòu)思的實(shí)施例設(shè)計(jì)或運(yùn)行的訪問電路作出的虛設(shè)字線信號(例如，電壓)的定義、產(chǎn)生和施加。在與本發(fā)明構(gòu)思的實(shí)施例一致的一個(gè)示例中，，當(dāng)操作期間的被選字線與所布置的多條字線中的虛設(shè)字線“相鄰”(即，直接設(shè)置在所述虛設(shè)字線的任一側(cè)，而中間沒有其他字線)時(shí)，則在所述操作期間施加到虛設(shè)字線的第一虛設(shè)字線電壓將與在被選字線與虛設(shè)字線不相鄰時(shí)的類似操作期間施加到虛設(shè)字線的第二虛設(shè)字線電壓不同。例如，在讀取操作期間，施加到虛設(shè)字線的讀取電壓將根據(jù)通過讀取操作選擇的字線是否與存儲器塊中的虛設(shè)字線相鄰而改變。相似地，在編程操作期間，施加到虛設(shè)字線的電壓將根據(jù)通過編程操作選擇的字線是否與存儲器塊中的虛設(shè)字線相鄰而改變。將參照圖I和圖2A中示出的實(shí)施例來以一些額外的細(xì)節(jié)來描述控制針對存儲在(或?qū)⒈淮鎯υ?存儲器單元陣列中的數(shù)據(jù)的操作的執(zhí)行的方法。在圖I中，示例性訪問電路22包括電壓供應(yīng)電路30、行驅(qū)動器40、控制邏輯50、公共選擇線(CSL)驅(qū)動器60、頁緩沖器和S/A電路70、輸入/輸出(I/O)電路80。電壓供應(yīng)電路30通過行驅(qū)動器40產(chǎn)生并提供使各種操作執(zhí)行所需要的特定控制電壓。這些控制電壓包括通過行驅(qū)動器40按行施加的并根據(jù)操作在電平和/或激活/失活時(shí)序上變化的特定電壓。例如，電壓供應(yīng)電路30在編程操作期間可生成編程電壓、在擦除操作期間可生成擦除電壓、在讀取操作期間可生成讀取電壓。應(yīng)當(dāng)注意，本發(fā)明構(gòu)思的一些實(shí)施例包含施加根據(jù)遞增階梯脈沖編程(incremental step pulse program, ISPP)方案產(chǎn)生的編程電壓的編程操作。本發(fā)明構(gòu)思的其他實(shí)施例可包含根據(jù)遞增階躍脈沖擦除(ISPE)方案產(chǎn)生的擦除電壓。
在圖I中示出的電壓供應(yīng)電路30包括第一虛設(shè)字線電壓發(fā)生器31-1、第二虛設(shè)字線電壓發(fā)生器31-2、選擇電壓發(fā)生器33和主字線電壓發(fā)生器35。第一虛設(shè)字線電壓發(fā)生器31-1和第二虛設(shè)字線電壓發(fā)生器31-2分別產(chǎn)生第一虛設(shè)字線電壓VDUMO和第二虛設(shè)字線電壓VDUMl并分別將它們提供給第一虛設(shè)字線DWLO和第二虛設(shè)字線DWLl。選擇電壓發(fā)生器33產(chǎn)生施加到串選擇線SSL和接地選擇線GSL的電壓。主字線電壓發(fā)生器35產(chǎn)生施加到多條字線WLO到WL63的各個(gè)字線電壓VWL。在前文中，應(yīng)當(dāng)注意，可利用一個(gè)或多個(gè)電壓發(fā)生器電路來實(shí)現(xiàn)在電壓供應(yīng)電路30內(nèi)的各種發(fā)生器。因此，提供上面給出的發(fā)生器的特定信號的描述(signal-specific descriptions),以闡述功能的或操作上的區(qū)別，而非與獨(dú)立的電路必須關(guān)聯(lián)的區(qū)別。實(shí)際上，本發(fā)明構(gòu)思的許多實(shí)施例將尋求利用最小的硬件資源來提供所需要的控制電壓，以減小構(gòu)成的非易失性存儲器裝置的所得尺寸?？刂七壿?0控制訪問電路22的整體操作。在圖I示出的實(shí)施例中，控制邏輯50可用于控制虛設(shè)字線電壓發(fā)生器31-1和31-2的操作。例如，特定的邏輯硬件(和/或相關(guān)的軟件例程)可用于控制虛設(shè)字線電壓發(fā)生器31-1和31-2。然而，在控制邏輯50內(nèi)特別實(shí)現(xiàn)的該硬件、固件和/或軟件將被描述為虛設(shè)字線控制邏輯51。以下將描述虛設(shè)字線控制邏輯51的可能的結(jié)構(gòu)和功能操作的一些示例。 如圖2B中所示，頁緩沖器和S/A電路70可包括多個(gè)頁緩沖器71_1到71_m。頁緩沖器71-1到71-m可分別連接到多條位線BLl到BLm。在控制邏輯50的控制下，頁緩沖器71-1到71-m中的每個(gè)頁緩沖器在用于將寫數(shù)據(jù)編程到存儲器單元陣列20'的編程操作期間用作驅(qū)動器；還在控制邏輯50的控制下，在用于感測并放大位線電壓電平的驗(yàn)證操作或者讀取操作期間用作靈敏放大器(S/A)。I/O電路80可被選擇性地配置為將從外部提供的寫數(shù)據(jù)傳送到頁緩沖器和S/A電路70，或者通過多個(gè)I/O引腳或數(shù)據(jù)總線將由頁緩沖器和S/A電路70提供的讀取數(shù)據(jù)傳送給外部電路。與I/O電路80關(guān)聯(lián)的I/O引腳可用于接收地址信息(例如，編程地址、讀取地址或擦除地址)、命令信息(例如，編程命令、讀取命令或擦除命令)和/或與編程命令關(guān)聯(lián)的寫數(shù)據(jù)。各種地址可包括列地址和/或行地址。圖3A到圖3C是進(jìn)一步示出圖I的虛設(shè)字線控制邏輯50和虛設(shè)字線電壓發(fā)生器31(VDUM發(fā)生器)的一些可能的實(shí)現(xiàn)示例的框圖。圖3A是根據(jù)本發(fā)明構(gòu)思的一個(gè)實(shí)施例的虛設(shè)字線控制邏輯51和虛設(shè)字線電壓發(fā)生器31的框圖。參照圖3A，虛設(shè)字線控制邏輯51包括基準(zhǔn)地址存儲單元53、比較器54、第一代碼存儲單元55-1和第二代碼存儲單元55-2、選擇器56。 基準(zhǔn)地址存儲單元53存儲基準(zhǔn)地址RWL_ADDR。第一代碼存儲單元55_1和第二代碼存儲單元55-2分別存儲之前接收的第一代碼CODEl和第二代碼C0DE2。基準(zhǔn)地址RWL_ADDR以及第一代碼CODEl和第二代碼C0DE2中的至少一個(gè)可被實(shí)現(xiàn)為寄存器?？衫渺o態(tài)隨機(jī)存取存儲器(SRAM)或者電子引信寄存器(electronic fuse register)實(shí)現(xiàn)該寄存器，但是本發(fā)明構(gòu)思的實(shí)施例不限于此。基準(zhǔn)地址RWL_ADDR以及第一代碼CODEl和第二代碼C0DE2中的至少一個(gè)可被存儲為硬接線值(hard-wired value，硬連接值)。例如，當(dāng)基準(zhǔn)地址RWL_ADDR被存儲為硬接線值“101”時(shí)，值“I”可通過連接到電源電壓來實(shí)現(xiàn)，值“0”可通過連接到地來實(shí)現(xiàn)。然而，基準(zhǔn)地址存儲單元53以及第一代碼存儲單元55-1和第二代碼存儲單元55-2可以以其他方式實(shí)現(xiàn)。基準(zhǔn)地址RWL_ADDR是可用于確定被選的字線是否與虛設(shè)字線相鄰的地址。因此，可將多個(gè)基準(zhǔn)地址用于分別指示對應(yīng)的虛設(shè)字線。比較器54將被選地址WL_ADDR與基準(zhǔn)地址RWL_ADDR比較并輸出比較信號CS。被選地址WL_ADDR是與在操作(例如，編程或讀取操作)期間選擇的字線對應(yīng)的地址，并且可從外部提供或響應(yīng)于輸入地址產(chǎn)生。當(dāng)被選地址WL_ADDR小于或等于基準(zhǔn)地址RWL_ADDR時(shí)，比較器54可以以第一邏輯電平(例如，“0”)輸出比較信號CS，當(dāng)被選地址WL_ADDR大于基準(zhǔn)地址RWL_ADDR時(shí)，比較器54可以以第二邏輯電平(例如，“I”)輸出比較信號CS。作為可選擇的方式，當(dāng)被選地址WL_ADDR大于或等于基準(zhǔn)地址RWL_ADDR時(shí)，比較器54可以以第一邏輯電平(例如，“0”)輸出比較信號CS，當(dāng)被選地址WL_ADDR小于基準(zhǔn)地址RWL_ADDR時(shí)，比較器54可以以第二邏輯電平(例如，“I”)輸出比較信號CS。可選擇地，當(dāng)被選地址WL_ADDR落入從基準(zhǔn)地址RWL_ADDR起的預(yù)定范圍內(nèi)時(shí)，比較器54可以以第一邏輯電平(例如，“0”)輸出比較 信號CS，否則，比較器54以第二邏輯電平(例如，“I”)輸出比較信號CS。響應(yīng)于比較信號CS，選擇器56選擇并輸出第一代碼CODEl和第二代碼C0DE2中的一個(gè)作為選擇代碼S_C0DE。在圖3A中示出的實(shí)施例中，虛設(shè)字線電壓發(fā)生器31以與選擇代碼S_C0DE對應(yīng)的電平產(chǎn)生虛設(shè)字線電壓VDUM。虛設(shè)字線電壓發(fā)生器31可以是根據(jù)代碼值以不同的電平產(chǎn)生電壓的電壓發(fā)生器。相應(yīng)地，虛設(shè)字線電壓發(fā)生器31可以根據(jù)選擇代碼S_C0DE以不同的電平產(chǎn)生字線電壓，但是本發(fā)明構(gòu)思不限于當(dāng)前的實(shí)施例?？蛇x擇地，虛設(shè)字線電壓發(fā)生器31可根據(jù)選擇代碼S_C0DE產(chǎn)生具有不同的波形的字線電壓。圖3B是根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的虛設(shè)字線控制邏輯51'和虛設(shè)字線電壓發(fā)生器31'的框圖。虛設(shè)字線控制邏輯51'包括基準(zhǔn)地址存儲單元53和比較器54。圖3B的基準(zhǔn)地址存儲單元53和比較器54可執(zhí)行如與圖3A中示出的實(shí)施例相關(guān)的上面所描述的功能相同的功能。虛設(shè)字線電壓發(fā)生器31'包括第一電壓電平發(fā)生器31a、第二電壓電平發(fā)生器31b和選擇器31c。第一電壓電平發(fā)生器31a和第二電壓電平發(fā)生器31b分別產(chǎn)生第一電壓電平VDLl和第二電壓電平VDL2。響應(yīng)于比較信號CS，選擇器31c選擇并輸出第一電壓電平VDLl和第二電壓電平VDL2中的一個(gè)作為虛設(shè)字線電壓VDUM。圖3C是根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的虛設(shè)字線控制邏輯51'和虛設(shè)字線電壓發(fā)生器31"的框圖。為了避免不適當(dāng)?shù)娜哂嗝枋觯瑢H描述圖3B的實(shí)施例和圖3C的實(shí)施例之間的區(qū)別。虛設(shè)字線電壓發(fā)生器31"包括代替圖3B中示出的第一電壓電平發(fā)生器31a和第二電壓電平發(fā)生器31b的第一波形發(fā)生器32a和第二波形發(fā)生器32b。換句話說，雖然圖3B中示出的虛設(shè)字線電壓發(fā)生器31'響應(yīng)于比較信號CS選擇并輸出不同的電壓電平中的一個(gè)電壓電平來作為虛設(shè)字線電壓VDUM，但是圖3C中示出的虛設(shè)字線電壓發(fā)生器31"響應(yīng)于比較信號CS選擇并輸出不同的波形中的一個(gè)波形作為虛設(shè)字線電壓VDUM。圖4是概括用于控制圖I中示出的非易失性存儲器裝置10的操作的一個(gè)可能的方法。全部參照圖I到圖4，非易失性存儲器裝置10根據(jù)需要接收從外部提供的命令CMD和對應(yīng)的輸入地址ADD(SlO)?？蓮囊恍┎煌N類的源(包括但不限于經(jīng)由一個(gè)或多個(gè)通道連接到非易失性存儲器裝置10的存儲器控制器或主機(jī))接收命令CMD和地址ADD。所述一個(gè)或多個(gè)通道可以以硬接線實(shí)施或無線實(shí)施。雖然沒有在圖4中特別標(biāo)識，但是其他數(shù)據(jù)(例如，寫數(shù)據(jù))也可被接收作為提供給非易失性存儲器裝置10的命令CMD的一部分?？蓮妮斎氲刂稟DD選擇(或?qū)С?字線地址WL_ADDR，然后將字線地址WL_ADDR與所述一個(gè)或多個(gè)基準(zhǔn)地址RWL_ADDR比較(Sll)。例如，如上所述，基準(zhǔn)地址RWL_ADDR可被存儲在硬接線(硬連接)寄存器或數(shù)據(jù)存儲單元中。當(dāng)被選字線地址WL_ADDR小于或等于基準(zhǔn)地址RWL_ADDR時(shí)，產(chǎn)生第一虛設(shè)字線電壓(S13)，否則產(chǎn)生第二虛設(shè)字線電壓(S15)。當(dāng)被選字線地址WL_ADDR小于或等于基準(zhǔn)地址RWL_ADDR時(shí)，被選字線(即，通過地址WL_ADDR選擇的字線)與虛設(shè)字線相鄰。可選擇地，當(dāng)被選字線地址WL_ADDR大于或等于基準(zhǔn)地址RWL_ADDR時(shí)，產(chǎn)生第一虛設(shè)字線電壓(S13)，否則產(chǎn)生第二虛設(shè)字線電壓(S15)。S卩，當(dāng)被選字線地址WL_ADDR·小于等于第一基準(zhǔn)地址RWL_ADDR或大于等于第二基準(zhǔn)地址時(shí)，可產(chǎn)生第一虛設(shè)字線電壓(S13)，否則產(chǎn)生第二虛設(shè)字線電壓(S15)。因此，如上所述，可使用確定被選字線地址WL_ADDR是否指示被選字線與虛設(shè)字線相鄰的各種方法，以限定并產(chǎn)生適當(dāng)?shù)奶撛O(shè)字線電壓。第一虛設(shè)字線電壓和第二虛設(shè)字線電壓將彼此“不同”。該區(qū)別可以體現(xiàn)在電平、波形和施加時(shí)序等中的至少一個(gè)中。為了選擇性地產(chǎn)生不同的虛設(shè)字線電壓，可存儲不同的第一代碼和第二代碼，其中，可響應(yīng)于選擇信號來選擇第一代碼和第二代碼中的一個(gè)，產(chǎn)生對應(yīng)的虛設(shè)字線電壓。如上所述，可通過將被選字線地址WL_ADDR與基準(zhǔn)地址RWL_ADDR比較來產(chǎn)生選擇信號。一旦適當(dāng)?shù)叵薅颂撛O(shè)字線電壓，在由命令CMD指示的操作期間將虛設(shè)字線電壓施加到虛設(shè)字線(S17)。因此，根據(jù)本發(fā)明構(gòu)思的實(shí)施例，將根據(jù)多條字線中的虛設(shè)字線和被選字線的相對設(shè)置來確定操作期間施加到虛設(shè)字線的虛設(shè)字線電壓的至少一個(gè)特征(例如，電平、波形、時(shí)序等)。結(jié)果，對于與虛設(shè)字線相鄰的存儲器單元，如果不這樣則可能產(chǎn)生的存儲器單元干擾的頻率(或可能性)減小，可顯著抑制由于這種干擾引起的讀取裕度的相應(yīng)減小。利用特定的、假定的示例，圖5、圖6和圖7中示出的示例的比較將進(jìn)一步闡明本發(fā)明構(gòu)思的各個(gè)方面。圖5示出一部分存儲器單元串(即，分別連接到字線61 (WL61)、字線62(WL62)、字線63(WL63)的存儲器單元)和連接到虛設(shè)字線(DWLl)的虛設(shè)存儲器單元，虛設(shè)存儲器單元可以是虛設(shè)NAND閃速存儲器單元。假定圖5中的存儲器單元在通常的編程操作期間經(jīng)受傳統(tǒng)地產(chǎn)生的控制信號的控制。在編程操作期間，進(jìn)一步假定字線63(WL63)是接收編程電壓(Vpgm)的被選字線，并與虛設(shè)字線(DWLl)相鄰。與傳統(tǒng)的實(shí)踐一致，施加到被選字線的編程電壓(Vpgm)是高電壓，而未被選擇的字線被編程禁止。在圖5的示例中，假定施加到未被選擇的字線(WL61和WL62，包括虛設(shè)字線(DffLl))的編程禁止電壓是8. 0V。然而，由于在虛設(shè)字線(DWLl)上出現(xiàn)的相對高的溝道電壓與串選擇線SSL的相對低的柵極電壓之間的差，柵致漏極泄漏(GIDL)容易與編程禁止位線關(guān)聯(lián)出現(xiàn)。本領(lǐng)域技術(shù)人員將理解，前面的第64條字線(WL63)與第二條虛設(shè)字線(DWLl)相鄰的的示例(其中，第二虛設(shè)字線(DWLl)與串選擇線(SSL)相鄰)可擴(kuò)展到相似的示例(其中，第一字線(WLO)與第一虛設(shè)字線(DWLO)相鄰(所述第一虛設(shè)字線(DWLO)與接地選擇線(GSL)相鄰)且所有的線相似地被施加偏壓)，例如，參見圖2A。在任一個(gè)示例中，在編程操作期間產(chǎn)生的GIDL電流導(dǎo)致熱載流子注入(HCI)，結(jié)果，在第二虛設(shè)字線(DWLl)和第64條字線(WL63)之間產(chǎn)生干擾，或者在第一虛設(shè)字線(DWLO)與第一字線(WLO)之間產(chǎn)生干擾。與圖5中示出的示例形成對比，與本發(fā)明構(gòu)思的實(shí)施例一致的圖6和圖7中示出的示例抑制了 GIDL電流并保持了讀取裕度。為了實(shí)現(xiàn)除了其他期望的結(jié)果之外的這些結(jié)果，在確定在編程操作期間的被選字線是否與虛設(shè)字線相鄰時(shí)使用不同的虛設(shè)字線電壓。在圖6中示出的示例中，由編程操作選擇的字線再次與虛設(shè)字線相鄰，而在圖7中示出的示例中，被選字線不與虛設(shè)字線相鄰。參照圖6，當(dāng)被選字線(WL63)與第二虛設(shè)字線(DWLl)相鄰時(shí)，將施加到第二虛設(shè)字線(DWLl)的虛設(shè)字線電壓控制成小于施加到未被選擇的字線WLO到WL62的字線電壓。更具體地說，當(dāng)在編程操作期間被選字線(WL63)與第二虛設(shè)字線(DWLl)相鄰時(shí)，小于施加到未被選擇的字線WLO到WL62的通過電壓(pass voltage) Vpass (例如,8. 0V)的電壓(例 如，3. 0V)被施加到第二虛設(shè)字線(DWLl)，以減小或消除GIDL電流，從而減小HCI。參照圖7，當(dāng)被選字線(這里，為WL61，而不是WL63)不與第二虛設(shè)字線(DWLl)相鄰時(shí)，施加到第二虛設(shè)字線(DWLl)的虛設(shè)字線電壓可以與施加到未被選擇的字線WLO到WL60、WL62和WL62的字線電壓相同(例如，相同的電平)。換句話說，當(dāng)被選字線與虛設(shè)字線之間的距離增加時(shí)，GIDL和因其產(chǎn)生的HCI的有害效應(yīng)減少。相應(yīng)地，可增加施加到虛設(shè)字線的電壓，以有助于高的溝道增壓效率。相應(yīng)地，在被選字線與第二虛設(shè)字線(DWLl)相鄰時(shí)被施加到第二虛設(shè)字線(DffLl)的所述較低電壓(例如，圖6中的3. 0V)小于在被選字線不與第二虛設(shè)字線(DWLl)相鄰時(shí)施加到第二虛設(shè)字線(DWLl)的正常的編程禁止電壓(例如，圖7中的8V)。前面比較示例示出了如何可至少部分地基于被選字線與虛設(shè)字線之間的布置關(guān)系來限定和控制施加到虛設(shè)字線的特定的控制電壓，從而減小或消除GIDL電流和所產(chǎn)生的HCI，并且增加升壓效率。在這點(diǎn)上，應(yīng)當(dāng)注意，本發(fā)明構(gòu)思的實(shí)施例不限于僅僅被選字線與虛設(shè)字線相鄰的布置關(guān)系?？墒褂闷渌贿x字線與虛設(shè)字線之間“接近的”布置關(guān)系來改變在操作期間施加到虛設(shè)字線的控制電壓的特性。例如，不相鄰但接近的布置關(guān)系(例如，被選字線與虛設(shè)字線之間隔開少于兩個(gè)或少于一個(gè)的中間字線)可用來控制虛設(shè)字線電壓的定義。圖8A到圖8D (圖8的全部)和圖9A到圖9D (圖9的全部)是進(jìn)一步示出在典型的讀取操作期間的虛設(shè)字線電壓的規(guī)定和定義的示圖。接著，圖8和圖9中示出了處于各種偏壓條件下的一部分字線的假設(shè)布置。圖8示出了針對讀取操作使用傳統(tǒng)的偏壓條件且施加到虛設(shè)字線(DWLl)的電壓不與被選字線的相對布置關(guān)聯(lián)地變化的情況。(比較其中與虛設(shè)字線(DWLl)相鄰的WL63在讀取操作期間被選擇的圖8A與其中不與虛設(shè)字線(DWLl)相鄰的WL61在讀取操作期間被選擇的圖8B)。如圖8A中所示，當(dāng)施加到虛設(shè)字線(DWLl)的電壓與施加到未被選擇的字線的電壓相似(例如，大約7. 0V)時(shí)，具有擦除狀態(tài)的與虛設(shè)字線DWLl連接的虛設(shè)存儲器單元的閾值電壓分布從初始分布(G1_D1)移位到改變的分布(G2_D1)(如圖8C中所示)。閾值電壓分布中的這種不期望的移位是由于作為在讀取操作期間施加相對高的電壓(大約7. 0V)的結(jié)果、虛設(shè)字線DWLl已經(jīng)受到干擾的事實(shí)造成的。即，連接到虛設(shè)字線(DWLl)的存儲器單元的閾值電壓分布移位導(dǎo)致了第64條字線(WL63)與相鄰的虛設(shè)字線(DWLl)之間的耦合效應(yīng)。結(jié)果，連接到第64條字線(WL63)的存儲器單元的閾值電壓分布改變，從而減小了這樣的單元的讀取裕度，如圖8D中所示。根據(jù)圖9，為了改善連接到與虛設(shè)字線(DWLl)相鄰的第64條字線(WL63)的存儲器單元的讀取裕度，可使施加到虛設(shè)字線(DWLl)的虛設(shè)字線電壓減小到小于施加到未被選擇的字線的電壓但是大于施加到被選字線的電壓，而不管被選字線(WL63或WL61)與虛設(shè)字線(DWLl)之間的布置關(guān)系如何。(比較圖9A與圖8A，可注意到，與圖8C相比，圖9C中不出的與虛設(shè)字線DWLl連接的虛設(shè)存儲器單兀的閾值電壓分布G3_D1到閾值電壓分布G4_D1的減小的干擾；比較圖9B與圖8B，可注意到，與圖8D相比，圖9D中示出的連接到字線WL63的存儲器單元的閾值電壓分布G3_63到閾值電壓分布G4_63的干擾減小)。這些結(jié)果主要是由于施加到虛設(shè)字線(DWLl)的虛設(shè)字線電壓小于施加到未被選 擇的字線的電壓的事實(shí)而引起的。即，當(dāng)在讀取操作期間施加到虛設(shè)字線(DWLl)的電壓小于施加到未被選擇的字線的電壓時(shí)，減小了虛設(shè)字線中的干擾的可能性，從而使得在連接到虛設(shè)字線的存儲器單元的閾值電壓分布中的移位減小，如圖9C中所示。然而，由于在虛設(shè)字線的控制柵極與相鄰字線的浮置柵極之間存在的寄生電容，當(dāng)施加到虛設(shè)字線的讀取電壓的電平減小時(shí)，浮置柵極的電勢減小。結(jié)果，為了使連接到多條字線WLO和WL63的存儲器單元的晶體管導(dǎo)通，需要增加施加到多條字線WLO和WL63的電壓。換句話說，當(dāng)讀取與第二虛設(shè)字線DWLl相鄰的被選字線WL63(圖9A)時(shí)，施加到被選字線WL63的電壓應(yīng)當(dāng)大于施加到第二虛設(shè)字線DWLl的讀取電壓。因此，當(dāng)施加到虛設(shè)字線的讀取電壓減小時(shí)，具有擦除狀態(tài)并連接到與虛設(shè)字線相鄰的字線的存儲器單元的閾值電壓分布增加，從而擦除狀態(tài)與相鄰的編程狀態(tài)之間的讀取裕度減小。在讀取操作的以及被選字線與虛設(shè)字線之間的布置關(guān)系相關(guān)的上下文中，圖IOA到圖IOD(圖10的全部)是進(jìn)一步示出本發(fā)明構(gòu)思的特定方面的示圖。參照圖10A，當(dāng)在讀取操作期間選擇字線WL63且被選字線WL63與第二虛設(shè)字線(DWLl)相鄰時(shí)，第二虛設(shè)字線(DffLl)的讀取電壓增加，從而基本上消除了在具有擦除狀態(tài)并連接到字線WL63的存儲器單元的閾值電壓分布上的增加的干擾效應(yīng)，如圖IOD中所示。參照圖10C，當(dāng)被選字線WL61不與第二虛設(shè)字線(DWLl)相鄰時(shí)，可以使第二虛設(shè)字線(DWLl)的讀取電壓減小到小于施加到未被選擇的字線的讀取電壓但大于施加到被選字線的讀取電壓。按照這種方式，顯著減小或消除了讀取干擾的可能性，如圖IOD中所示。因此，在傳統(tǒng)的操作方法中，在圖8中示出的讀取操作期間，高的讀取電壓總是被施加到虛設(shè)字線?？蛇x擇地，在其他傳統(tǒng)的操作方法中，不管被選字線的布置關(guān)系如何，減小的讀取電壓都可被施加到虛設(shè)字線，如圖9中所示。然而，本發(fā)明構(gòu)思的實(shí)施例考慮了非易失性存儲器單元陣列中被選字線和虛設(shè)字線的布置關(guān)系，如圖10中所示。相應(yīng)地，在圖10的示例中，需要將高讀取電壓(例如，7. 0V)施加到特定的非易失性存儲器單元的次數(shù)是在圖8中示出的情況中需要施加高讀取電壓的次數(shù)的大約1/64(假定在基于64個(gè)串的情況下)，從而與傳統(tǒng)方法相比，在本發(fā)明構(gòu)思的實(shí)施例內(nèi)顯著減小了讀取干擾的可能性以及存儲器單元的耗損。圖11是示出超射出現(xiàn)在典型的虛設(shè)字線中的電壓波形圖。參照圖11，虛設(shè)字線DffLl具有比主字線WLO到WL62大的超射(overshoot)可能是因?yàn)樘撛O(shè)字線DWLl與主字線WLO到WL62之間的負(fù)載差異，或者是因?yàn)椴煌?qū)動器的性能的驅(qū)動差異。因此，當(dāng)被選字線WL63與虛設(shè)字線DWLl相鄰且虛設(shè)字線DWLl的電壓電平高時(shí)，超射會導(dǎo)致干擾。圖12是進(jìn)一步示出根據(jù)本發(fā)明構(gòu)思的特定實(shí)施例的在考慮被選字線的布置關(guān)系時(shí)有效改變出現(xiàn)在虛設(shè)字線上的電壓的波形的方法的電壓波形圖。例如，當(dāng)選擇與虛設(shè)字線DWLl相鄰的字線WL63時(shí)，施加到虛設(shè)字線DWLl的電壓可具有如圖12所示的階梯波形。即，施加到虛設(shè)字線DWLl的電壓初始時(shí)可具有低電平，然后在預(yù)定時(shí)間點(diǎn)之后，施加到虛設(shè)字線DWLl的電壓可具有更高的電平。雖然沒有示出，但是當(dāng)不與虛設(shè)字線DWLl相鄰的字線被選擇時(shí)，取代具有階梯波形的電壓，可將與施加到未被選擇的字線的電壓相似的電壓施加到虛設(shè)字線DWL1，施加到虛設(shè)字線DWLl的電壓小于施加到未被選擇的字線的電壓。如上所述，當(dāng)施加到虛設(shè)字線DWLl的電壓的波形根據(jù)被選字線的布置關(guān)系而改變時(shí)，可以防止在將高電壓施加到虛設(shè)字線DWLl時(shí)出現(xiàn)的超射。圖13A和圖13B是進(jìn)一步示出本發(fā)明構(gòu)思的特定實(shí)施例的在讀取操作期間根據(jù)被 選字線的布置關(guān)系改變施加到虛設(shè)字線的字線電壓的電平和/或波形的方法的相關(guān)的波形圖的集合。參照圖13A，在被選字線與虛設(shè)字線相鄰時(shí)施加到虛設(shè)字線DWL的電壓電平大于在被選字線與虛設(shè)字線不相鄰時(shí)施加到虛設(shè)字線DWL的電壓電平。換句話說，僅僅施加到虛設(shè)字線的電壓電平根據(jù)被選字線是否與虛設(shè)字線相鄰而改變。參照圖13B，當(dāng)被選字線與虛設(shè)字線相鄰時(shí)，施加到虛設(shè)字線的電壓具有階梯波形，且施加到虛設(shè)字線的電壓的電平大于被選字線與虛設(shè)字線不相鄰時(shí)施加到被選字線的電壓的電平。換句話說，施加到虛設(shè)字線的電壓的電平和波形均根據(jù)被選字線是否與虛設(shè)字線相鄰而改變。圖14到圖17是進(jìn)一步示出在根據(jù)本發(fā)明構(gòu)思的實(shí)施例的具有垂直存儲器單元陣列的NAND閃速存儲器裝置中的考慮被選字線的布置關(guān)系來控制施加到虛設(shè)字線的電壓的方法的相關(guān)的示圖。圖14是垂直存儲器陣列的部分截面圖，并示出了垂直堆疊的材料層的兩(2)個(gè)子集(以下，稱為“垂直子堆疊件”)，每個(gè)子集均包括NAND閃速存儲器單元的陣列。在圖14示出的實(shí)施例中，第一垂直子堆疊件20' -ssl包括位于第I虛設(shè)字線(DWLO)與第2虛設(shè)字線(DWLl)之間的第I到第8字線(WL0-WL7)，第二垂直子堆疊件20' -ss2包括位于第二虛設(shè)字線(DWLl)與第三虛設(shè)字線(DWL2)之間的第9字線到第16字線。第一子堆疊件和第二子堆疊件的組合是位于下接地選擇線(GSLK)與上接地選擇線(SSLK)之間的垂直存儲器單元陣列。在前面的配置中，由于第2虛設(shè)字線設(shè)置在垂直存儲器單元陣列內(nèi)的多條主字線(MWL)的相鄰的字線之間，所以可將第2虛設(shè)字線稱為“中間虛設(shè)字線”，。相反，由于第一虛設(shè)字線和第三虛設(shè)字線中的每條字線設(shè)置在所述多條字線的一端，所以可將第一虛設(shè)字線和第三虛設(shè)字線中的每條字線稱為“末端虛設(shè)字線”。應(yīng)當(dāng)注意，圖14中示出的實(shí)施例包括將第一子堆疊件和第二子堆疊件分開的僅僅單條中間字線(DWLl)。然而，為了將第一子堆疊件和第二子堆疊件分開可使用多條中間虛設(shè)字線，或者出于其他的目的也可將多條中間虛設(shè)字線結(jié)合到垂直存儲器單元陣列中。相似地，在垂直存儲器單元陣列的上端或下端也可使用多于一條的末端虛設(shè)字線。
相應(yīng)地，在圖14的垂直NAND存儲器單元陣列中的各串NAND閃速存儲器單元包括3條虛設(shè)字線DWLO、DffLl和DWL2。圖15、圖16和圖17與圖14的垂直存儲器單元陣列相關(guān)地示出了可根據(jù)本發(fā)明構(gòu)思的特定實(shí)施例存在的特定示例性偏壓條件。參照圖15，并假設(shè)編程操作，當(dāng)被選字線WL7與中間虛設(shè)字線DWLl相鄰時(shí)，大于施加到未被選擇的字線的電壓(Vpass)的第二虛設(shè)字線電壓VDUM2被施加到中間虛設(shè)字線DWLl。等于Vpass的第一虛設(shè)字線電壓VDUMl可被施加到末端虛設(shè)字線DWLO和DWL2。參照圖16并再次假設(shè)編程操作，當(dāng)被選字線WL12不與中間虛設(shè)字線DWLl (或末端虛設(shè)字線DWLO和DWL2中的任一條)相鄰時(shí)，可將第一虛設(shè)字線電壓VDUMl施加到所有的虛設(shè)字線。參照圖17并再次假設(shè)編程操作，當(dāng)被選字線WL15與末端虛設(shè)字線DWL2相鄰時(shí)，小于Vpass的第二虛設(shè)字線電壓VDUM2被施加到末端虛設(shè)字線DWL2，第一虛設(shè)字線電壓 VDUMl可被施加到另一末端虛設(shè)字線DWLO和中間虛設(shè)字線DWLl。圖18A和圖18B與不同于圖14的所述垂直存儲器單元陣列的垂直存儲器單元陣列相關(guān)地示出了可根據(jù)本發(fā)明構(gòu)思的特定實(shí)施例的存在的示例性偏壓條件。圖18A和圖18B假設(shè)垂直存儲器單元陣列包括雙末端虛設(shè)字線(DWL0/DWL1以及DWL2/DWL3)，所述雙末端虛設(shè)字線(DWL0/DWL1)包圍多條主字線而不夾著中間虛設(shè)字線。此外，假定對于每條虛設(shè)字線有獨(dú)立的虛設(shè)字線電壓發(fā)生器。參照圖18A并假設(shè)對不與虛設(shè)字線相鄰的字線進(jìn)行讀取操作，則NAND閃速存儲器裝置能夠產(chǎn)生四(4)個(gè)虛設(shè)字線電壓(VDUMO'、VDUMl'、VDUM2'、VDUM3')。值得注意的，第一虛設(shè)字線電壓VDUMO'和第二虛設(shè)字線電壓VDUMl'可相對于彼此分級別。即，第一(或外側(cè))虛設(shè)字線電壓VDUMO'可以稍微小于第二(或內(nèi)側(cè))虛設(shè)字線電壓VDUMl'。第三和第四虛設(shè)字線電壓可以相似地定義。此外，可以相對于被選字線與和該被選字線相鄰的字線的布置關(guān)系將讀取電壓的電平(VREAD相對于VREAD')改變成稍微升高的，而不管兩組末端虛設(shè)字線的布置關(guān)系如何。前面的實(shí)施例是本發(fā)明構(gòu)思的靈活地調(diào)整施加到包括一條或多條虛設(shè)字線的(2D和3D)存儲器單元陣列的控制電壓的所選示例。特定布置關(guān)系(例如，虛設(shè)字線在多條字線內(nèi)的布置關(guān)系，或者虛設(shè)字線與多條字線內(nèi)的被選字線之間的布置關(guān)系)可用來確定特定控制電壓(例如，讀取電壓、編程電壓、擦除電壓、虛設(shè)字線電壓、主字線電壓、位線電壓)施加到存儲器單元的特征(例如，電平、波形、時(shí)序)。結(jié)果，所構(gòu)成的存儲器單元中引發(fā)的干擾可顯著減小。因此，可以抑制由于所述干擾引起的讀取裕度的減小。此外，可改善非易失性存儲器裝置的操作特性。到目前為止，示出的實(shí)施例已經(jīng)描述了包括閃速存儲器裝置的非易失性存儲器裝置、包括水平存儲器單元陣列和垂直存儲器單元陣列的非易失性存儲器單元和操作該非易失性存儲器單元的方法。然而，本發(fā)明構(gòu)思的范圍不限于非易失性存儲器單元陣列、存儲器裝置和相關(guān)的操作方法。本發(fā)明構(gòu)思的其他實(shí)施例涉及包含這樣的非易失性存儲器裝置(所述非易失性存儲器裝置包括水平存儲器單元陣列和垂直存儲器單元陣列)的系統(tǒng)以及操作該系統(tǒng)的方法。
例如，圖19是根據(jù)本發(fā)明構(gòu)思的實(shí)施例的包括圖I的非易失性存儲器裝置10的存儲器系統(tǒng)100的框圖。參照圖I到圖19，存儲器系統(tǒng)100可被實(shí)現(xiàn)為蜂窩電話、智能電話、平板個(gè)人電腦(PC)、個(gè)人數(shù)字助理(PDA)或無線電通信系統(tǒng)。存儲器系統(tǒng)100包括非易失性存儲器裝置10和控制非易失性存儲器裝置10的操作的存儲器控制器150。存儲器控制器150可根據(jù)處理器110的控制來控制非易失性存儲器裝置10的數(shù)據(jù)訪問操作(例如，編程操作、擦除操作和讀取操作)?？筛鶕?jù)處理器110和/或存儲器控制器150的控制來通過顯示器120顯示非易失性存儲器裝置10中編程的頁數(shù)據(jù)。無線電收發(fā)器130通過天線ANT發(fā)射或接收無線電信號。無線電收發(fā)器130可將通過天線ANT接收的無線電信號轉(zhuǎn)換成可被處理器110處理的信號。因此，處理器110可處理從無線電收發(fā)器130輸出的信號并將被處理的信號發(fā)送到存儲器控制器150或顯示器120。存儲器控制器150可將被處理器110處理的信號編程到非易失性存儲器裝置10。無 線電收發(fā)器130還可將從處理器110輸出的信號轉(zhuǎn)換成無線電信號并通過天線ANT將該無線電信號輸出到外部裝置。輸入裝置140使用于控制處理器110的操作的控制信號或使將被處理器110處理的數(shù)據(jù)輸入到存儲器系統(tǒng)100?？赏ㄟ^諸如觸摸板或計(jì)算機(jī)鼠標(biāo)、小鍵盤或鍵盤來實(shí)現(xiàn)輸入裝置140。處理器110可控制顯示器120的操作，以顯示從存儲器控制器150輸出的數(shù)據(jù)、從無線電收發(fā)器130輸出的數(shù)據(jù)或者從輸入裝置140輸出的數(shù)據(jù)?？刂品且资源鎯ζ餮b置10的操作的存儲器控制器150可被實(shí)現(xiàn)為處理器110的一部分或者可被實(shí)現(xiàn)為獨(dú)立的芯片。圖20是根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的包括圖I的非易失性存儲器裝置10的存儲器系統(tǒng)200的框圖。存儲器系統(tǒng)200可被實(shí)現(xiàn)為PC、平板PC、上網(wǎng)本、電子閱讀器、PDA、便攜式多媒體播放器(PMP)、MP3播放器或者M(jìn)P4播放器。存儲器系統(tǒng)200包括非易失性存儲器裝置10和控制非易失性存儲器裝置10的數(shù)據(jù)處理操作的存儲器控制器240。處理器210可根據(jù)通過輸入裝置220輸入的數(shù)據(jù)來通過顯示器230顯示存儲在非易失性存儲器裝置10中的數(shù)據(jù)?？赏ㄟ^例如觸摸板或計(jì)算機(jī)鼠標(biāo)、小鍵盤或鍵盤的指針設(shè)備來實(shí)現(xiàn)輸入裝置220。處理器210可控制存儲器系統(tǒng)200的整體操作和存儲器控制器240的操作?？煽刂品且资源鎯ζ餮b置10的存儲器控制器240可被實(shí)現(xiàn)為處理器210的一部分或者可被實(shí)現(xiàn)為獨(dú)立的芯片。圖21是根據(jù)本發(fā)明構(gòu)思的又一實(shí)施例的包括圖I的非易失性存儲器裝置10的存儲器系統(tǒng)300的框圖。存儲器系統(tǒng)300可被實(shí)現(xiàn)為存儲器卡或者智能卡。存儲器系統(tǒng)300包括非易失性存儲器裝置10、存儲器控制器310和卡接口 320。存儲器控制器310可控制非易失性存儲器裝置10與卡接口 320之間的數(shù)據(jù)交換?？ń涌?320可以是安全數(shù)字(SD)卡接口或者多媒體卡(MMC)接口，但是本發(fā)明構(gòu)思不限于當(dāng)前的實(shí)施例?？ń涌?320可根據(jù)主機(jī)330的協(xié)議針對數(shù)據(jù)交換使主機(jī)330與存儲器控制器310接口連接?？ń涌?320可支持通用串行總線(USB)協(xié)議和芯片間(IC)USB協(xié)議。這里，卡接口 320可以指支持主機(jī)330使用的協(xié)議的硬件、安裝在硬件中的軟件或者信號傳輸模式。當(dāng)存儲器系統(tǒng)300與諸如PC、平板PC、數(shù)字相機(jī)、數(shù)字音頻播放器、蜂窩電話、控制臺視頻游戲硬件、或數(shù)字機(jī)頂盒的主機(jī)330連接時(shí)，主機(jī)330的主機(jī)接口 350可根據(jù)微處理器340的控制來通過卡接口 320和存儲器控制器310執(zhí)行與非易失性存儲器裝置10的數(shù)據(jù)通信。圖22是根據(jù)本發(fā)明構(gòu)思的又一實(shí)施例的包括圖I的非易失性存儲器裝置10的存儲器系統(tǒng)400的框圖。存儲器系統(tǒng)400可被實(shí)現(xiàn)為諸如數(shù)字相機(jī)、配備有數(shù)字相機(jī)的蜂窩電話、配備有數(shù)字相機(jī)的智能電話或者配備有數(shù)字相機(jī)的平板PC的圖像處理器。存儲器系統(tǒng)400包括非易失性存儲器裝置10和控制非易失性存儲器裝置10的數(shù)據(jù)處理操作(例如，編程操作、擦除操作和讀取操作)的存儲器控制器440。包括在存儲器系統(tǒng)400中的圖像傳感器420將光學(xué)圖像轉(zhuǎn)換成數(shù)字信號并將該數(shù)字信號輸出到處理器410或者存儲器控制器440。可通過處理器410將數(shù)字信號控制成通過顯示器430顯示或 者通過存儲器控制器440存儲在非易失性存儲器裝置10中。可根據(jù)處理器410的控制或存儲器控制器440通過顯示器430顯示存儲在非易失性存儲器裝置10中的數(shù)據(jù)?？煽刂品且资源鎯ζ餮b置10的操作的存儲器控制器440可被實(shí)現(xiàn)為處理器410的一部分或者實(shí)現(xiàn)為獨(dú)立芯片。圖23是根據(jù)本發(fā)明構(gòu)思的又一實(shí)施例的包括圖I的非易失性存儲器裝置的存儲器系統(tǒng)500的框圖。存儲器系統(tǒng)500包括非易失性存儲器裝置10和控制非易失性存儲器裝置10的操作的中央處理單元(CPU) 510。存儲器系統(tǒng)500還包括可用作CPU 510的操作存儲器的存儲器裝置550。可通過例如只讀存儲器(ROM)的非易失性存儲器或者例如靜態(tài)隨機(jī)存取存儲器(SRAM)的易失性存儲器來實(shí)現(xiàn)存儲器裝置550。與存儲器系統(tǒng)500連接的主機(jī)可通過存儲器接口 520和主機(jī)接口 540執(zhí)行與非易失性存儲器裝置10的數(shù)據(jù)通信。CPU 510控制糾錯(cuò)碼(ECC)塊530來檢測通過存儲器接口 520從非易失性存儲器裝置10輸出的數(shù)據(jù)中包括的錯(cuò)誤比特、校正該錯(cuò)誤比特并通過主機(jī)接口 540將該糾錯(cuò)后的數(shù)據(jù)發(fā)送到主機(jī)。CPU 510可通過總線501控制存儲器接口 520、ECC塊530、主機(jī)接口 540和存儲器裝置550之間的數(shù)據(jù)通信。存儲器系統(tǒng)500可被實(shí)現(xiàn)為閃速存儲器驅(qū)動器、USB存儲器驅(qū)動器、IC-USB存儲器驅(qū)動器或者記憶棒。圖24是根據(jù)本發(fā)明構(gòu)思的又一實(shí)施例的包括圖I的非易失性存儲器裝置10的存儲器系統(tǒng)600的框圖。存儲器系統(tǒng)600可被實(shí)現(xiàn)為例如固態(tài)驅(qū)動器(SSD)的數(shù)據(jù)存儲系統(tǒng)。存儲器系統(tǒng)600包括多個(gè)非易失性存儲器裝置10 ;存儲器控制器610，控制非易失性存儲器裝置10的數(shù)據(jù)處理操作；例如動態(tài)隨機(jī)存取存儲器(DRAM)的非易失性存儲器裝置630 ;緩沖器管理器620，控制在存儲器控制器610與主機(jī)640之間傳送的數(shù)據(jù)使之存儲在非易失性存儲器裝置630中。圖25是包括圖24的存儲器系統(tǒng)600的數(shù)據(jù)處理器700的框圖。參照圖24和圖25，數(shù)據(jù)處理器700可被實(shí)現(xiàn)為獨(dú)立磁盤冗余陣列(RAID)系統(tǒng)。數(shù)據(jù)處理器700包括RAID控制器710和多個(gè)存儲器系統(tǒng)600-1到600-n，其中“n”是自然數(shù)。存儲器系統(tǒng)600-1到600-n中的每個(gè)存儲器系統(tǒng)可以是圖11中示出的存儲器系統(tǒng)600。存儲器系統(tǒng)600-1到600-n可形成RAID陣列。數(shù)據(jù)處理器700可以是PC或SSD。
在編程操作期間，響應(yīng)于從主機(jī)接收的編程命令，RAID控制器710可根據(jù)RAID電平將從主機(jī)輸出的編程數(shù)據(jù)發(fā)送到存儲器系統(tǒng)600-1到600-n中的至少一個(gè)。在讀取操作期間，響應(yīng)于從主機(jī)接收的讀取命令，RAID控制器710可將從存儲器系統(tǒng)600-1到600-n中的至少一個(gè)讀取的數(shù)據(jù)發(fā)送到主機(jī)。雖然已經(jīng)參照本發(fā)明構(gòu)思的特定示例性實(shí)施例具體示出并描述了本發(fā)明構(gòu)思，但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，在不脫離權(quán)利要求限定的本發(fā)明構(gòu)思 的范圍的情況下，可以在其中做出形式和細(xì)節(jié)上的各種修改。
權(quán)利要求
1.一種非易失性存儲器裝置，包括 非易失性存儲器單元的陣列，與包括虛設(shè)字線的多條字線相關(guān)聯(lián)地布置； 訪問電路，在操作期間響應(yīng)于接收的地址在所述多條字線中選擇字線，將被選字線電壓施加到被選字線、將未被選字線電壓施加到所述多條字線中的未被選擇的字線，并將虛設(shè)字線電壓施加到虛設(shè)字線， 其中，當(dāng)被選字線不與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是第一虛設(shè)字線電壓，且當(dāng)被選字線與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是與第一虛設(shè)字線電壓不同的第二虛設(shè)字線電壓。
2.根據(jù)權(quán)利要求I所述的非易失性存儲器裝置，其中，所述操作是編程操作，且第一虛設(shè)字線電壓的電平大于第二虛設(shè)字線電壓的電平。
3.根據(jù)權(quán)利要求2所述的非易失性存儲器裝置，其中，被選字線電壓是編程電壓，未被選字線電壓是電平小于編程電壓的電平的通過電壓，第一虛設(shè)字線電壓是通過電壓。
4.根據(jù)權(quán)利要求I所述的非易失性存儲器裝置，其中，所述操作是讀取操作，第一虛設(shè)字線電壓的電平小于第二虛設(shè)字線電壓的電平。
5.根據(jù)權(quán)利要求4所述的非易失性存儲器裝置，其中，被選字線電壓是第一讀取電壓、未被選字線電壓是電平大于第一讀取電壓的電平的第二讀取電壓、第二虛設(shè)字線電壓是第二讀取電壓、第一虛設(shè)字線電壓的電平大于第一讀取電壓的電平并小于第二讀取電壓的電平。
6.根據(jù)權(quán)利要求I所述的非易失性存儲器裝置，其中，所述非易失性存儲器單元是進(jìn)一步以NAND存儲器單元串的方式布置的NAND閃速存儲器單元，所述非易失性存儲器單元包括 串選擇晶體管，結(jié)合到串選擇線； 接地選擇晶體管，結(jié)合到接地選擇線； 多個(gè)主NAND閃速存儲器單元，在串選擇晶體管與接地選擇晶體管之間串聯(lián)連接，并分別結(jié)合到所述多條字線中的一條字線； 虛設(shè)NAND閃速存儲器單元，結(jié)合到虛設(shè)字線。
7.根據(jù)權(quán)利要求5所述的非易失性存儲器裝置，其中，虛設(shè)NAND閃速存儲器單元在NAND存儲器串中與串選擇晶體管相鄰，或者虛設(shè)NAND閃速存儲器單元在NAND存儲器串中與接地選擇晶體管相鄰。
8.根據(jù)權(quán)利要求I所述的非易失性存儲器裝置，其中，訪問電路包括 控制邏輯，接收地址并響應(yīng)于接收到的地址產(chǎn)生第一控制信號和第二控制信號； 電壓供應(yīng)電路，被配置為響應(yīng)于第一控制信號產(chǎn)生被選字線電壓、未被選字線電壓、第一虛設(shè)字線電壓和第二虛設(shè)字線電壓中的至少一個(gè)； 行解碼器，被配置為響應(yīng)于第二控制信號將被選字線電壓施加到被選字線、將未被選字線電壓施加到未被選擇的字線并將虛設(shè)字線電壓施加到虛設(shè)字線。
9.根據(jù)權(quán)利要求8所述的非易失性存儲器裝置，其中，控制邏輯包括 比較器，比較和虛設(shè)字線關(guān)聯(lián)的基準(zhǔn)地址與接收到的地址的至少一部分，以提供比較信號； 選擇器，響應(yīng)于比較信號提供第一控制信號。
10.根據(jù)權(quán)利要求9所述的非易失性存儲器裝置，其中，所述選擇器包括代碼選擇器，接收與第一虛設(shè)字線電壓相關(guān)聯(lián)的第一代碼以及與第二虛設(shè)字線電壓相關(guān)聯(lián)的第二代碼，選擇性地提供第一代碼和第二代碼之一作為第一控制信號。
11.根據(jù)權(quán)利要求8所述的非易失性存儲器裝置，其中，電壓供應(yīng)電路包括第一電壓電平發(fā)生器，提供第一虛設(shè)字線電壓；獨(dú)立的第二電壓電平發(fā)生器，提供第二虛設(shè)字線電壓。
12.—種非易失性存儲器裝置，包括 垂直存儲器單元陣列，包括多個(gè)非易失性存儲器單元和多條字線，所述多個(gè)非易失性存儲器單元布置在沿第一方向堆疊的多個(gè)存儲器單元陣列層中，所述多條字線沿與第一方向交叉的第二方向延伸并包括虛設(shè)字線； 訪問電路，在操作期間響應(yīng)于接收的地址在所述多條字線中選擇字線，將被選字線電壓施加到被選字線、將未被選字線電壓施加到所述多條字線中的未被選擇的字線，并將虛設(shè)字線電壓施加到虛設(shè)字線， 其中，當(dāng)被選字線不與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是第一虛設(shè)字線電壓，且當(dāng)被選字線與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是第二虛設(shè)字線電壓。
13.根據(jù)權(quán)利要求12所述的非易失性存儲器裝置，其中，虛設(shè)字線電壓滿足下面的條件中的至少一個(gè) 第一虛設(shè)字線電壓的波形與第二虛設(shè)字線電壓的波形不同， 第一虛設(shè)字線電壓的電平與第二虛設(shè)字線電壓的電平不同。
14.根據(jù)權(quán)利要求13所述的非易失性存儲器裝置，其中，所述多個(gè)非易失性存儲器單元中的每一個(gè)是NAND閃速存儲器單元，所述多個(gè)非易失性存儲器單元還被以NAND存儲器單元串的方式布置，所述多個(gè)NAND閃速存儲器串中的每一個(gè)從所述垂直存儲器單元陣列的最低層延伸到所述垂直存儲器單元陣列的最高層，所述多個(gè)NAND閃速存儲器串中的每一個(gè)包括 串選擇晶體管，結(jié)合到串選擇線； 接地選擇晶體管，結(jié)合到接地選擇線； 多個(gè)主NAND閃速存儲器單元，在串選擇晶體管與接地選擇晶體管之間串聯(lián)連接，并分別結(jié)合到所述多條字線中的一條字線； 虛設(shè)NAND閃速存儲器單元，結(jié)合到虛設(shè)字線。
15.根據(jù)權(quán)利要求14所述的非易失性存儲器裝置，其中，在NAND存儲器串中，虛設(shè)NAND閃速存儲器單元與串選擇晶體管相鄰。
16.根據(jù)權(quán)利要求14所述的非易失性存儲器裝置，其中，在NAND存儲器串中，虛設(shè)NAND閃速存儲器單元與接地選擇晶體管相鄰。
17.一種非易失性存儲器裝置，包括 垂直存儲器單元陣列，包括多個(gè)非易失性存儲器單元和多條字線，所述多個(gè)非易失性存儲器單元布置在沿第一方向堆疊的多個(gè)存儲器單元陣列層中，所述多條字線沿與第一方向交叉的第二方向延伸并包括多條虛設(shè)字線； 訪問電路，在操作期間響應(yīng)于接收的地址在所述多條字線中選擇字線，將被選字線電壓施加到被選字線、將未被選字線電壓施加到所述多條字線中的未被選擇的字線，并分別將所述多個(gè)虛設(shè)字線電壓中的一個(gè)虛設(shè)字線電壓施加到所述多條虛設(shè)字線中的每條虛設(shè)字線，其中，所述多個(gè)虛設(shè)字線電壓包括 第一虛設(shè)字線電壓，當(dāng)被選字線不與相應(yīng)的虛設(shè)字線相鄰時(shí)，第一虛設(shè)字線電壓被施加到相應(yīng)的虛設(shè)字線， 第二虛設(shè)字線電壓，當(dāng)被選字線與相應(yīng)的虛設(shè)字線相鄰時(shí)，第二虛設(shè)字線電壓被施加到相應(yīng)的虛設(shè)字線。
18.根據(jù)權(quán)利要求17所述的非易失性存儲器裝置，其中，虛設(shè)字線電壓滿足下面的條件中的至少一個(gè) 第一虛設(shè)字線電壓的波形與第二虛設(shè)字線電壓的波形不同， 第一虛設(shè)字線電壓的電平與第二虛設(shè)字線電壓的電平不同。
19.一種系統(tǒng)，包括存儲器控制器，被配置為控制非易失性存儲器裝置的操作，其中，非易失性存儲器裝置包括 非易失性存儲器單元的陣列，與包括虛設(shè)字線的多條字線相關(guān)聯(lián)地布置； 訪問電路，在操作期間響應(yīng)于接收的地址在所述多條字線中選擇字線，將被選字線電壓施加到被選字線、將未被選字線電壓施加到所述多條字線中的未被選擇的字線，并將虛設(shè)字線電壓施加到虛設(shè)字線， 其中，當(dāng)被選字線不與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是第一虛設(shè)字線電壓，且當(dāng)被選字線與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是與第一虛設(shè)字線電壓不同的第二虛設(shè)字線電壓。
20.根據(jù)權(quán)利要求19所述的系統(tǒng)，還包括 處理器，被配置為控制存儲器控制器的操作； 顯示器，被配置為通過存儲器控制器和處理器的操作來顯示由從非易失性存儲器裝置獲取的輸出數(shù)據(jù)定義的圖像。
全文摘要
非易失性存儲器裝置包括在操作期間選擇字線的訪問電路，訪問電路在操作期間選擇字線、將被選字線電壓施加到被選字線、將未被選字線電壓施加到字線中的未被選擇的字線并將虛設(shè)字線電壓施加到虛設(shè)字線。當(dāng)被選字線不與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是第一虛設(shè)字線電壓，當(dāng)被選字線與虛設(shè)字線相鄰時(shí)，虛設(shè)字線電壓是與第一虛設(shè)字線電壓不同的第二虛設(shè)字線電壓。
文檔編號G11C16/06GK102810332SQ20121018259
公開日2012年12月5日 申請日期2012年6月4日 優(yōu)先權(quán)日2011年6月3日
發(fā)明者朱相炫, 崔奇煥, 金武星 申請人:三星電子株式會社