專利名稱：非易失性存儲設(shè)備中的同時多狀態(tài)讀取或驗證的制作方法
技術(shù)領(lǐng)域：
本技術(shù)涉及非易失性存儲器。
背景技術(shù)：
半導(dǎo)體存儲器已經(jīng)變得越來越普遍地用于各種電子設(shè)備中。例如，將非易失性半導(dǎo)體存儲器用于蜂窩電話、數(shù)碼相機、個人數(shù)字助理、移動計算設(shè)備、非移動計算設(shè)備以及其它設(shè)備中。電可擦除可編程只讀存儲器(EEPROM)及閃速存儲器是最流行的非易失性半導(dǎo)體存儲器之一。相比于傳統(tǒng)的完全特征化EEPR0M，對于也是EEPROM類型的閃速存儲器，整個存儲器陣列的內(nèi)容或者存儲器一部分的內(nèi)容可在一個步驟中擦除。傳統(tǒng)EEPROM和閃速存儲器都使用半導(dǎo)體襯底中位于溝道區(qū)上方并與該溝道區(qū)絕 緣的浮置柵極。該浮置柵極位于源極區(qū)和漏極區(qū)之間?？刂茤艠O被設(shè)置在浮置柵極上并與之絕緣。如此形成的晶體管的閾值電壓(Vth)由浮置柵極上保留的電荷量來控制。也就是說，在晶體管導(dǎo)通以允許在晶體管的源極和漏極之間的傳導(dǎo)之前必須施加給控制柵極的最小電壓量由浮置柵極上的電荷電平控制。一些EEPROM及閃速存儲器設(shè)備具有用于存儲兩個范圍的電荷的浮置柵極，因此，存儲器元件可在兩個狀態(tài)(例如，已擦除狀態(tài)和已編程狀態(tài))之間被編程/擦除。這樣的閃速存儲器設(shè)備有時被稱為二進制閃速存儲器設(shè)備，因為每個存儲器元件可存儲一位數(shù)據(jù)。多狀態(tài)(也稱為多電平)閃速存儲器設(shè)備通過識別多個不同的允許/有效的已編程閾值電壓范圍來實現(xiàn)。每個不同的閾值電壓范圍與存儲器設(shè)備中編碼的數(shù)據(jù)位集合的預(yù)定值對應(yīng)。例如，每個存儲器元件在其可處于與四個不同閾值電壓范圍對應(yīng)的四個離散電荷帶之一時能夠存儲兩位數(shù)據(jù)。通常，在編程操作期間施加給控制柵極的編程電壓Vtcm是作為幅度隨時間增加的一系列脈沖而施加的。在一個可能的方法中，脈沖的幅度隨著每個連續(xù)脈沖而增加預(yù)定步長，例如O. 2-0. 4V。VrcM可被施加給閃速存儲器元件的控制柵極。在編程脈沖之間的時間段中，可以執(zhí)行驗證操作。也就是說，在連續(xù)編程脈沖之間讀取被并行編程的一組元件中的每個元件的編程電平，以確定該編程電平是否等于或大于該元件正被編程到的驗證電平。對于多狀態(tài)閃速存儲器元件的陣列，可以針對元件的每個狀態(tài)執(zhí)行驗證步驟以確定該元件是否已經(jīng)達到了其數(shù)據(jù)關(guān)聯(lián)驗證電平。例如，能夠以四個狀態(tài)存儲數(shù)據(jù)的多狀態(tài)存儲元件可能需要針對三個比較點執(zhí)行驗證操作。題為“SmartVerify For Multi-State Memories”的 U. S.專利 No. 7，073，103 描述了用于使寫入序列的每個編程/驗證/鎖定(lockout)步驟的順序驗證操作的數(shù)量最小化的過程，以引用方式將其全部內(nèi)容并入本文中。最初，在驗證階段期間，只有被被選存儲元件編程到的多狀態(tài)范圍的最低狀態(tài)受到檢查。一旦第一存儲狀態(tài)由被選元件中的一個或多個達到，則多狀態(tài)序列中的下一個狀態(tài)被添加到驗證處理。該下一個狀態(tài)可在最快元件到達序列中的在前狀態(tài)時立即添加，或者在若干編程脈沖延遲之后添加。將狀態(tài)添加至正在驗證階段中檢查的集合繼續(xù)遍歷序列中的多狀態(tài)的集合的剩余部分，直到最高狀態(tài)被添加了為止。此外，當(dāng)被綁定用于這些電平的所有被選存儲元件成功驗證這些目標(biāo)值時，較低狀態(tài)可從驗證集合移除并且被鎖定來禁止進一步編程。注意，該技術(shù)可能需要在每個編程脈沖之后驗證超過一個的狀態(tài)。盡管用于改善驗證技術(shù)的方法是已知的，但是仍然需要適用于不同的編程方案的進一步的改進。


圖IA是NAND串的俯視圖。圖IB是圖Ia的NAND串的等效電路圖。圖2是示出三個NAND串的電路圖。
圖3示出在襯底上形成的NAND串的橫截面視圖。圖4示出可以包括一個或多個存儲器裸片或芯片的非易失性存儲器設(shè)備。圖5示出存儲器單元陣列的示例性結(jié)構(gòu)。圖6是個體感測塊的框圖。圖7A示出對于其中具有八個狀態(tài)的存儲器單元的狀態(tài)的示例閾值電壓分布。圖7B示出當(dāng)每個存儲器單元存儲了四位數(shù)據(jù)時，與存儲器單元陣列的數(shù)據(jù)狀態(tài)對應(yīng)的示例閾值電壓分布。圖8A示出四狀態(tài)存儲器設(shè)備的閾值電壓分布的示例集合，在該存儲器設(shè)備中，每個存儲元件存儲兩位數(shù)據(jù)。圖SB示出在編程操作期間施加給被選字線的一系列編程和驗證脈沖。圖9A是能夠在不同的存儲器單元串上在被選存儲器單元兩端施加不同的柵極至源極電壓的電路的示意圖。圖9B是具有讀取操作期間在NAND串兩端施加的不同電壓的該NAND串的示意圖。圖9C是具有驗證(或讀取)操作期間在NAND串兩端施加的不同電壓的該NAND串的不意圖。圖10是通過在不同NAND串兩端施加不同電壓而在不同NAND串中感測存儲器單元的狀態(tài)的過程的一個實施例的流程圖。圖IlA是用于將位線充電至比源極線路電壓更低的電壓的感測模塊的一個實施例的框圖。圖IlB是當(dāng)對存儲器單元的閾值電壓進行感測時示出電流方向的圖IlA的感測模塊的框圖。圖12A是將用于位線充電至比源極線路電壓更高的電壓的感測模塊的一個實施例的框圖。圖12B是當(dāng)對存儲器單元的閾值電壓進行感測時示出電流方向的圖12A的感測模塊的框圖。圖13A是基于正被驗證的狀態(tài)來確定合適電壓以施加在NAND串兩端的過程的一個實施例的流程圖。圖13B是確定合適電壓以施加在NAND串兩端以在讀取期間補償交叉耦合的過程的一個實施例的流程圖。
圖13C是確定合適電壓以施加在NAND串兩端以在編程期間補償交叉耦合的過程的一個實施例的流程圖。圖13D是基于存儲器單元的在前閾值電壓來確定合適電壓以施加在NAND串兩端的過程的一個實施例的流程圖。圖14A是用于在NAND兩端建立使得不同Vgs用于不同NAND串上的被選存儲器單元的不同電壓的過程的一個實施例的流程圖。圖14B是用于在NAND串兩端建立使得不同Vds用于不同NAND串上的被選存儲器單元的不同電壓的過程的一個實施例的流程圖。圖15是描述包括一個或多個驗證步驟的編程過程的一個實施例的流程圖。圖16A是在編程操作期間驗證存儲器單元的過程的一個實施例的流程圖。 圖16B是示出在圖16A的驗證處理期間施加至字線和位線的電壓的一個實施例的時序圖。圖17A是在編程操作期間驗證存儲器單元的過程的一個實施例的流程圖。圖17B是示出在圖17A的驗證處理期間施加至字線和位線的電壓的一個實施例的時序圖。圖18A是示出當(dāng)在圖17A的處理中驗證C狀態(tài)時所施加的示例電壓的多個NAND串的圖不。圖18B是示出當(dāng)在圖17A的處理中驗證B狀態(tài)時所施加的示例電壓的多個NAND串的圖不。圖18C是示出當(dāng)在圖17A的處理中驗證A狀態(tài)時所施加的示例電壓的多個NAND串的圖不。圖19是具有晶體管以在當(dāng)執(zhí)行逆向感測時幫助控制Vds的NAND串的一個實施例的圖示。圖20示出在讀取期間施加交叉耦合補償?shù)倪^程的一個實施例的流程圖。圖21示出存儲器單元閾值電壓分布。圖22是讀取軟位(soft bit)的過程的一個實施例的流程圖。圖23A是執(zhí)行二進制搜索的過程的一個實施例的流程圖。圖23B是通過其可以執(zhí)行圖23A的過程搜索的示例窗口。圖24示出感測電路的一個實施例。圖25A、圖25B、圖25C示出用于逆向感測實施例的圖24的位線偏壓晶體管的操作的細節(jié)。圖26A和圖26B示出示出施加至用于逆向感測實施例的圖24的感測偏壓晶體管的電壓。圖27示出與圖24的感測電路關(guān)聯(lián)的信號的時序圖。圖28A示出用于正向感測實施例的位線偏壓晶體管。圖28B示出用于正向感測實施例的感測偏壓晶體管。圖29示出與正向感測實施例關(guān)聯(lián)的信號的時序圖。
具體實施方式
公開了在非易失性存儲器中同時驗證或讀取多個狀態(tài)的方法和裝置。本文中公開的技術(shù)減小了非易失性存儲器操作(例如在非易失性存儲器中的程序驗證和讀取)的時間。公開了用于有效減少或消除在非易失性存儲器中的交叉耦合效應(yīng)的方法和設(shè)備。本文中公開的技術(shù)減小了編程或讀取所占用的時間，同時減少或消除了交叉耦合效應(yīng)公開了用于在多個電壓處有效執(zhí)行讀取以搜索存儲器單元的閾值電壓的方法和設(shè)備。本文中公開的技術(shù)減小了用于確定“軟位”而占用的時間。在一個實施例中，在同一時刻在不同NAND串上讀取的存儲器單元被針對不同的閾值電壓電平進行測試。例如，在一個NAND串上的存儲器單元進被測試以確定其閾值電壓是否高于第一電壓電平，而在另一個NAND串上的存儲器單元被測試以確定其閾值電壓是否高于第二電壓電平。作為具體示例，一個存儲器單元被測試以確定其閾值電壓是否高于與一個數(shù)據(jù)狀態(tài)關(guān)聯(lián)的電壓電平，而另一個存儲器單元被測試以確定其閾值電壓是否高于與另一個數(shù)據(jù)狀態(tài)關(guān)聯(lián)的電壓電平。因此，在將存儲器單元編程到每存儲器單元多個位的 存儲器陣列中，超過一個數(shù)據(jù)狀態(tài)可在一個時刻被測試。在一個實施例中，在與將存儲器單元編程到多個數(shù)據(jù)狀態(tài)關(guān)聯(lián)的驗證操作期間使用該技術(shù)。通過在一個時刻驗證多個數(shù)據(jù)狀態(tài)，編程序列被加速。例如，以最終將一些存儲器單元編程到一個狀態(tài)而將其它存儲器單元編程到不同狀態(tài)(總共可能為4，5，6，7，8，9，···，16個或更多狀態(tài))為目標(biāo)，而將一個或多個編程脈沖施加至存儲器單元。隨后，執(zhí)行檢驗操作以確定存儲器單元是否由于一個或多個編程脈沖而被編程到了其相應(yīng)的預(yù)期狀態(tài)。通過利用同一驗證操作驗證多個狀態(tài)，可以節(jié)省時間。在一些實施例中，相同電壓被施加到正針對不同閾值電壓進行驗證的存儲器單元的柵極。在一個實施例中，通過將不同的柵極至源極電壓施加至正針對不同閾值電壓進行測試的存儲器單元，來針對不同閾值電壓測試存儲器單元。一個實施例涉及將NAND串的公共源極線偏置到第一電壓，并且致使一個電壓至第一位線集合并致使不同電壓至第二位線集合。第一位線集合與具有正被編程到第一狀態(tài)的存儲器單元的NAND串關(guān)聯(lián)，而第二位線集合與具有正被編程到第二狀態(tài)的存儲器單元的NAND串關(guān)聯(lián)。然而，相同電壓被施加至正被編程的存儲器單元的柵極。位線電壓可以低于公共源極線，以使實際上，最接近源極線的存儲器單元側(cè)用作漏極，而最接近其位線的存儲器單元側(cè)用作源極。因此，存儲器單元的電流從源極線流至其位線。這個技術(shù)因而可以被稱為“逆向感測”，這是因為電流在與通常被實施以感測NAND串上的存儲器單元的相反的方向上流動。 在一個實施例中，通過將不同的漏極至源極電壓施加至存儲器單元，來針對不同閾值電壓測試存儲器單元。一個實施例涉及將NAND串的公共源極線偏置到第一電壓，并且致使一個電壓至第一位線集合并致使不同電壓至第二位線集合。第一位線集合與具有正被編程至第一狀態(tài)的存儲器單元的NAND串關(guān)聯(lián)，而第二位線集合與具有正被編程至第二狀態(tài)的存儲器單元的NAND串關(guān)聯(lián)。然而，相同電壓被施加至正被編程的存儲器單元的柵極。不同的位線電壓致使針對不同的閾值電壓測試存儲器單元的不同漏極至源極電壓。至少一些存儲器單元的漏極電壓是足夠高的以致使漏極感應(yīng)勢壘降低(DIBL)，其改變存儲器單元的閾值電壓。例如，目標(biāo)可以是驗證第一存儲器單元的閾值電壓是至少3. OV并且第二存儲器單元的閾值電壓是至少3. 5V。事實上，在沒有任何DIBL效應(yīng)的情況下，第一存儲器單元可以具有3. OV的閾值電壓，并且第二存儲器單元可以具有3. 5V的閾值電壓。通過創(chuàng)建足夠的DIBL以將第二存儲器單元的閾值電壓從3. 5V降低至3. 0V，兩個存儲器單元的閾值電壓可使用相同的柵極至源極電壓來測試。作為示例，在上述條件下，3. OV的Vgs可以致使兩個存儲器單元導(dǎo)通(turn on)，從而在同一時刻驗證具有不同閾值電壓的存儲器單元。注意，這意味著將相同電壓施加至正針對不同閾值電壓進行驗證的存儲器單元的柵極。在一個實施例中，針對交叉耦合影響的不同補償量施加至在同一時刻讀取的不同NAND串上的存儲器單元。該補償可以基于一個或多個相鄰存儲器單元的閾值電壓。例如，一個NAND串上的存儲器單元接收第一交叉耦合補償量，而在同一時刻讀取的另一個NAND串上的存儲器單元接收第二交叉耦合補償量。作為具體示例，不同的NAND串具有在其兩端施加的不同電壓量，以實現(xiàn)不同的交叉耦合補償量。在一個實施例中，不同的存儲器單元在讀取期間具有不同的Vgs以實現(xiàn)不同的交叉耦合補償量。在一個實施例中，不同的存儲器單元在讀取期間具有不同的Vds以實現(xiàn)不同的交叉耦合補償量。在一個實施例中，在編程驗證階段期間，針對交叉耦合影響的不同補償量被施加至不同的NAND串上的存儲器單元。這種補償可以基于相鄰存儲器單元在隨后時間要被編·程至的期望狀態(tài)。例如，一個NAND串上的存儲器單元接收第一交叉耦合補償量，而在同一時刻正被驗證的另一個NAND串上的存儲器單元接收第二交叉耦合補償量。作為具體示例，不同的NAND串具有在其兩端施加的不同電壓量，以實現(xiàn)不同的交叉耦合補償量。在一個實施例中，不同的存儲器單元在驗證期間具有不同的Vgs以實現(xiàn)不同的交叉耦合補償量。在一個實施例中，不同的存儲器單元在驗證期間具有不同的Vds以實現(xiàn)不同的交叉耦合補償量。在一個實施例中，通過在同一時刻在不同的閾值電壓下執(zhí)行讀取而有效執(zhí)行對閾值電壓的搜索。例如，在覆蓋了感興趣的閾值電壓的范圍的窗口的中心處執(zhí)行讀取。該讀取可以在被選字線上的許多存儲器單元上執(zhí)行。隨后，基于該讀取的結(jié)果，在多個閾值電壓下執(zhí)行另一讀取。例如，如果給定存儲器單元的閾值電壓被確定為高于窗口的中心，則在窗口中心與頂部之間的中點處讀取該單元。在另一方面，如果給定存儲器單元的閾值電壓被確定為低于窗口的中心，則在窗口的底部與中心之間的中點處讀取該單元。實際上，針對閾值電壓執(zhí)行二進制搜索。在一個實施例中，不同的NAND串具有在其兩端施加的不同電壓量來在同一時刻針對不同的閾值電壓進行讀取，從而加速搜索。在一個實施例中，不同的存儲器單元具有不同的Vgs來在同一時刻針對不同的閾值電壓進行讀取，從而加速搜索。在一個實施例中，不同的存儲器單兀具有不同的Vds來在同一時刻針對不同的閾值電壓讀取，從而加速搜索。在一個實施例中，通過在同一時刻以不同閾值電壓執(zhí)行讀取來有效確定軟位。確定軟位允許存儲器單元的閾值電壓被確定至更細粒度水平。作為示例，如果存在四個數(shù)據(jù)狀態(tài)，則初始三個分離的讀取可以以每個讀取處于兩個相鄰數(shù)據(jù)狀態(tài)之間的點處而被執(zhí)行。這些初始讀取不能確定軟位，而是可以使每個存儲器單元的閾值電壓初始分配至一個數(shù)據(jù)狀態(tài)。然后，兩個讀取可以在從每個第一讀取的偏移處而被一起執(zhí)行。例如，在相同的讀操作期間一個讀取是在V-Λ處而另一讀取是在V+Λ處。這些讀取而來的數(shù)據(jù)可以用于確定“軟位”，其可以被提供到ECC校正算法。在一個實施例中，不同的NAND串具有在其兩端施加的不同電壓量，以在同一時刻針對V-Δ和V+Δ進行讀取。在一個實施例中，不同的存儲器單元具有不同的Vgs以在同一時間針對V-Λ和V+Λ進行讀取。在一個實施例中，不同的存儲器單元具有不同的Vds，以在同一時刻針對V-Λ和V+Λ進行讀取。示例存儲器系統(tǒng)和操作適合于實現(xiàn)實施例的存儲器系統(tǒng)的一個示例使用NAND閃速存儲器架構(gòu)，該架構(gòu)包括在兩個選擇柵極之間串聯(lián)連接的多個晶體管。串聯(lián)連接的晶體管及選擇柵極被稱為NAND串。圖Ia是示出一個NAND串的俯視圖。圖Ib是該NAND串的等效電路。NAND串包括四個晶體管100、102、104和106，其串聯(lián)且夾在第一選擇柵極120和第二選擇柵極122之間。選擇柵極120將NAND串柵極連接至位線126。選擇柵極122將NAND串柵極連接至源線128。通過向控制柵極120CG施加合適的電壓來控制選擇柵極120。通過向控制柵極122CG施加合適的電壓來控制選擇柵極122。晶體管100、102、104和106中的每個均具有控制柵極和浮置柵極。晶體管100具有控制柵極100CG和浮置柵極100FG。晶體管102包括控制柵極102CG和浮置柵極102FG。晶體管104包括控制柵極104CG和浮置柵極104FG。晶體管106包括控制柵極106CG和浮置柵極106FG?？刂茤艠O100CG連接至(或為)字線WL3,(其中WL表示“字線”)，控制柵極102CG連接至WL2，控制柵極104CG連接至WL1，并 且控制柵極106CG連接至WL0。在一個實施例中，晶體管100、102、104和106均為存儲元件(也被稱為存儲器單元)。在其它實施例中，存儲元件可以包括多個晶體管或者可以與示出的不同。選擇柵極120連接至選擇線S⑶。選擇柵極122連接至選擇線SGS。圖2是示出三個NAND串的電路圖。使用NAND結(jié)構(gòu)的閃速存儲器系統(tǒng)的通常架構(gòu)將包括若干NAND串。例如，在具有更多NAND串的存儲器陣列中示出三個NAND串320、340和360。NAND串中的每一個包括兩個選擇柵極和四個存儲元件。盡管為了簡明而示出了四個存儲元件，但是NAND串可具有例如32或64個存儲元件。例如，NAND串320包括選擇柵極322和327以及存儲元件323-326，NAND串340包括選擇柵極342和347以及存儲元件343-346，NAND串360包括選擇柵極362和367以及存儲元件363-366。每個NAND串通過其選擇柵極(例如，選擇柵極327、347或367)連接至源極線。選擇線SGS被用于控制源極側(cè)選擇柵極。不同的NAND串320、340和360通過在選擇柵極322、342和362中的選擇晶體管來連接至相應(yīng)的位線321、341和361，等等。這些選擇晶體管由漏極選擇線SGD控制。在其它實施例中，選擇線未必要在NAND串之間共用；也就是說，不同的選擇線能夠提供給不同的NAND串。WL3連接至存儲元件323、343、和363的控制柵極。WL2連接至存儲元件324、344、和364的控制柵極。WLl連接至存儲元件325、345、和365的控制柵極。WLO連接至存儲元件326、346、和366的控制柵極。如所看到的，每個位線和相應(yīng)的NAND串包括陣列或存儲元件集合的列。字線(WL3、WL2、WL1和WL0)包括該陣列或集合的行。每個字線連接行中的每個存儲元件的控制柵極?；蛘撸刂茤艠O可由字線自身提供。例如，WL2提供存儲元件324、344、和364的控制柵極。實際上，字線上可存在幾千個存儲元件。在一些實施例中，當(dāng)讀取NAND串上的存儲器單元時，施加至位線的電壓大于施加至源極的電壓。在一些實施例中，當(dāng)讀取NAND串上的存儲器單元時，施加至位線的電壓小于施加至源極的電壓。為了保持討論的一致性，源極線將始終被稱為源極線而無論施加至其的電壓小于還是大于施加至位線的電壓。每一存儲元件可存儲數(shù)據(jù)。例如，當(dāng)存儲一位數(shù)字?jǐn)?shù)據(jù)時，存儲元件的可能閾值電壓(Vth)的范圍劃分為兩個范圍，這兩個范圍被分配給邏輯數(shù)據(jù)“I”和“O”。在NAND類型閃速存儲器的一個示例中，在存儲器單元被擦除之后，Vth為負，并且定義為邏輯“I”。在編程操作之后，Vth是正的，并且定義為邏輯“O”。當(dāng)Vth為負并且嘗試讀取時，存儲元件會導(dǎo)通，以表示正存儲了邏輯“I”。當(dāng)Vth是正的并且嘗試讀取操作時，存儲元件不會導(dǎo)通，這表示正存儲了邏輯“O”。存儲元件也可存儲多電平的信息，例如多位數(shù)字?jǐn)?shù)據(jù)。在此情況下，Vth值的范圍劃分為數(shù)據(jù)的電平的數(shù)量。例如，如果存儲四個電平的信息，則將存在分配給數(shù)據(jù)值“ 11 ”、“ 10 ”、“ OI ”和“ 00 ”的四個Vth范圍。在NAND型存儲器的一個示例中，在擦除操作之后Vth為負，并且定義為“ 11”。正的Vth值用于“ 10 ”、“ OI ”和“ 00 ”狀態(tài)。被編程到存儲元件的數(shù)據(jù)與該存儲元件的閾值電壓范圍之間的特定關(guān)系取決于存儲元件采用的數(shù)據(jù)編碼方案。當(dāng)對閃速存儲元件編程時，編程電壓施加到該存儲元件的控制柵極，且與該存儲元件關(guān)聯(lián)的位線接地。來自溝道的電子被注入浮置柵極。當(dāng)電子在浮置柵極中累積時，浮 置柵極變?yōu)樨撓虺潆?，并且存儲元件的Vth提升。為了將編程電壓施加到正被編程的存儲元件的控制柵極，該編程電壓被施加在適當(dāng)?shù)淖志€上。如上所述，NAND串中的每一個中的一 個存儲元件共享同一字線。例如，當(dāng)對圖2的存儲元件324編程時，編程電壓也會被施加到存儲元件344和364的控制柵極。圖3示出在襯底上形成的NAND串的截面圖。該視圖是簡化的并且未按比例繪制。NAND串400包括在襯底440上形成的源極側(cè)選擇柵極406、漏極側(cè)選擇柵極424、以及八個存儲元件408、410、412、414、416、418、420和422。在選擇柵極406、424和每個存儲元件的任一側(cè)上提供多個源極/漏極區(qū)域(一個示例是源極/漏極區(qū)域430)。在一個方法中，襯底440使用三重阱技術(shù)，該三重阱技術(shù)包括在η阱區(qū)域434內(nèi)的P阱區(qū)域432，其繼而在P型襯底區(qū)域436內(nèi)。NAND串和其非易失性存儲元件可至少部分的在P阱區(qū)域上形成。除了具有V電勢的位線426之外，還提供具有Vstjuree(Vlie)電勢的源極供應(yīng)線404。電壓(例如體偏置電壓)也可經(jīng)由終端402而施加至P阱區(qū)域432并且/或者經(jīng)由終端403而施加至η阱區(qū)域434。在讀取或驗證操作期間，在被選字線(在這個例子中，為與存儲元件416關(guān)聯(lián)的WL4)上提供控制柵極電壓νακν。此外，記得存儲元件的控制柵極可以作為字線的一部分而被提供。例如，WLO、WLl、WL2、WL3、WL4、WL5、WL6和WL7可分別經(jīng)由存儲元件408、410、412、414、416、418、420和422的控制柵極而伸展。傳遞電壓(pass voltage) Veead (Vlim)被施加至與NAND串400關(guān)聯(lián)的其余字線。Vses和Vscd被分別施加至選擇柵極406和424。注意，沿NAND串的電流流動方向可以取決于與V&的相對幅度。例如，如果Vbl大于V__，則電流可能從位線流至到源極。在這樣的示例中，源極/漏極區(qū)域430可以用作存儲器單元408的漏極以及存儲器單元410的源極。然而，如果V&小于Vstjuree，則電流可能從源極線流至位線。在這樣的示例中，源極/漏極區(qū)域430可以用作存儲器單元408的源極以及存儲器單元410的漏極。因此，源極/漏極區(qū)域430是否用作給定存儲器單元的源極或者漏極可以取決于對V&的相對幅度。正如前面提到的，在本文中源極線將被稱為源極線而無論Vstjurra小于還是大于V&。此外，本文中施加至源極線的電壓將被稱為Vs0Urce而無論Vsource小于還是大于Vbl。圖4示出了可以包括一個或多個存儲器裸片或芯片212的非易失性存儲設(shè)備210。該存儲器裸片212包括(二維或三維)存儲器單元陣列200、控制電路220及讀/寫電路230A和230B。在一個實施例中，通過各種外圍電路對存儲器陣列200的存取是在該陣列的相對兩側(cè)以對稱方式實現(xiàn)的，從而每一側(cè)的存取線路和電路的密度減少一半。讀/寫電路230A和230B包括多個感測塊500，該感測塊500允許存儲器單元頁被并行讀取或編程。存儲器陣列200是可經(jīng)由行解碼器240A和240B由字線尋址的，并且是可經(jīng)由列解碼器242A和242B由位線尋址的。在一般實施例中，在與一個或多個存儲器裸片212相同的存儲器設(shè)備210(例如，可拆卸存儲卡或包)中包括控制器244。經(jīng)由線232在主機和控制器244之間以及經(jīng)由線234在控制器和一個或多個存儲器裸片212之間傳送指令和數(shù)據(jù)。一種實現(xiàn)方式可包括多個芯片212。控制器電路220與讀/寫電路230A和230B協(xié)作，以對存儲器陣列200執(zhí)行存儲器操作?？刂齐娐?20包括狀態(tài)機222、片上地址解碼器224及功率控制模塊226。狀態(tài)機222提供存儲器操作的芯片級控制。片上地址解碼器224提供地址接口以在主機或存儲器控制器使用的地址與解碼器240A、240B、242A和242B使用的硬件地址之間進行轉(zhuǎn)換。功率控制模塊226在存儲器操作期間對供應(yīng)給字線和位線的功率和電壓進行控制。在一個實施 例中，功率控制模塊226包括一個或多個電荷泵,其可創(chuàng)建大于供給電壓的電壓。在一個實施例中，控制電路220、功率控制電路226、解碼器電路224、狀態(tài)機電路222、解碼器電路242A、解碼器電路242B、解碼器電路240A、解碼器電路240B、讀/寫電路230A、讀/寫電路230B、和/或控制器244中的一個或任何組合可被稱為一個或多個管理電路。圖5示出了存儲器單元陣列200的示例性結(jié)構(gòu)。在一個實施例中，存儲器單元陣列被劃分為M個存儲器單元塊。存儲器單元塊是擦除的單位，這對于閃速EEPROM系統(tǒng)是很普通的。也就是說，每個塊包含被一起擦除的最小數(shù)量的存儲器單元。每個塊通常被劃分為多個頁面。頁面是編程的最小單位。在一行存儲器單元中通常存儲一個或多個數(shù)據(jù)頁面。頁面可存儲一個或多個扇區(qū)。扇區(qū)包括用戶數(shù)據(jù)和開銷數(shù)據(jù)。開銷數(shù)據(jù)通常包括從扇區(qū)的用戶數(shù)據(jù)計算出的糾錯碼(ECC)的奇偶校驗位?？刂破鞯囊徊糠?以下描述)在當(dāng)數(shù)據(jù)正在被編程到陣列中時計算ECC奇偶性，并且還在當(dāng)數(shù)據(jù)正在從陣列中被讀取時對ECC進行檢查?？商孢x地，ECC和/或其它開銷數(shù)據(jù)被存儲在與(其所涉及的)用戶數(shù)據(jù)不同的頁、甚至不同的塊中。用戶數(shù)據(jù)的扇區(qū)通常為512字節(jié)，以對應(yīng)于磁盤驅(qū)動器中的扇區(qū)的大小。大量的頁面形成塊，例如從8個頁面直至32、64、128或更多個頁面中的任何數(shù)量。還可使用不同大小的塊和布置。在另一個實施例中，位線被劃分為奇數(shù)位線和偶數(shù)位線。在奇數(shù)/偶數(shù)位線架構(gòu)中，在一個時間處對沿著公共字線且連接至奇數(shù)位線的存儲器單元進行編程，而在另一時間處對沿著公共字線且連接至偶數(shù)位線的存儲器單元進行編程。圖5還示出存儲器陣列200的塊i的更多細節(jié)。塊i包括X+1位線和X+1NAND串。塊i還包括64個數(shù)據(jù)字線(WL0-WL63)、2個偽字線(WL_dO和WL_dl)、漏極側(cè)選擇線(SO))和源極側(cè)選擇線(SGS)。每個NAND串中的一個終端經(jīng)由(與選擇線SGD相連的)漏極選擇柵極而連接至對應(yīng)的位線，并且另一終端經(jīng)由(與選擇線SGS相連的)源極選擇柵極而連接至源極線。因為存在64個數(shù)據(jù)字線和兩個偽字線，所以每個NAND串包括64個數(shù)據(jù)存儲器單元和兩個偽存儲器單元。在其它實施例中，NAND串可具有多于或少于64個數(shù)據(jù)存儲器單元以及更多或更少的偽存儲器單元。數(shù)據(jù)存儲器單元可存儲用戶或系統(tǒng)數(shù)據(jù)。偽存儲器單元通常不用于存儲用戶或系統(tǒng)數(shù)據(jù)。一些實施例不包括偽存儲器單元。圖6是單個感測塊300的框圖，該單個感測塊300被劃分為核心部分(被稱為感測模塊480)和公共部分490。在一個實施例中，對于每一位線會具有單獨的感測模塊480，且對于多個感測模塊480的集合會具有一個公共部分490。在一個示例中，感測塊將包括一個公共部分490和八個感測模塊480。一個組中的每一感測模塊經(jīng)由數(shù)據(jù)總線472與關(guān)聯(lián)的公共部分通信。 對于進一步的細節(jié)，參照2004年12月29日提交的題為“Non-Volatile Memoryand Method with Shared Processing for an Aggregate of read/write circuits，，的U. S.專利申請公開2006/0140007，通過引用將其全部內(nèi)容并入本文中。感測模塊480包括感測電路470，其確定所連接的位線中的傳導(dǎo)電流大于還是小于預(yù)定閾值電平。在一些實施例中，感測模塊480包括一般被稱為感測放大器的電路。感測模塊480還包括位線鎖存器482，其用于設(shè)置所連接的位線上的電壓條件。例如，位線鎖存器482中鎖存的預(yù)定狀態(tài)將導(dǎo)致所連接的位線被拉至指定了編程禁止的狀態(tài)(例如Vdd)。公共部分490包括處理器492、數(shù)據(jù)鎖存器494的集合和1/0接口 496，該1/0接口耦合在數(shù)據(jù)鎖存器494的集合與數(shù)據(jù)總線471之間。處理器492執(zhí)行計算。例如，其功能之一在于確定被感測到的存儲器單元中存儲的數(shù)據(jù)，并且將確定的數(shù)據(jù)存儲在數(shù)據(jù)鎖存器的集合中。數(shù)據(jù)鎖存器494的集合用于在讀取操作期間存儲由處理器492確定的數(shù)據(jù)位。其還用于在編程操作期間存儲從數(shù)據(jù)總線471輸入的數(shù)據(jù)位。輸入的數(shù)據(jù)位代表意味著要被編程到存儲器中的寫入數(shù)據(jù)。1/0接口 496在數(shù)據(jù)鎖存器494與數(shù)據(jù)總線420之間提供接口。在讀取或感測期間，系統(tǒng)的操作在狀態(tài)機222的控制之下，該狀態(tài)機222控制將不同控制柵極電壓供應(yīng)給尋址到的存儲器單元。隨著逐步經(jīng)過與存儲器所支持的各種存儲器狀態(tài)對應(yīng)的各種預(yù)定控制柵極電壓，感測模塊480可以在這些電壓之一處跳變(trip)，并且輸出將被從感測模塊480經(jīng)由總線472而提供給處理器492。此時，處理器492通過考慮感測模塊的一個或多個跳變事件以及關(guān)于從狀態(tài)機經(jīng)由輸入線493施加的控制柵極電壓的信息，來確定所得的存儲器狀態(tài)。其隨后計算用于存儲器狀態(tài)的二進制編碼并且將所得的數(shù)據(jù)位存儲在數(shù)據(jù)鎖存器494中。在核心部分的另一實施例中，位線鎖存器482承擔(dān)雙重職責(zé)，既用作用于對感測模塊480的輸出進行鎖存的鎖存器，又用作如上所述的位線鎖存器?？梢灶A(yù)期，一些實現(xiàn)方式將包括多個處理器492。在一個實施例中，每一處理器492將包括輸出線(未在圖6中示出)，從而每一輸出線是線或(wired-OR)在一起的。在一些實施例中，輸出線在被連接到線或的線之前反轉(zhuǎn)。因為接收線或的線的狀態(tài)機可以確定正被編程的所有位何時達到了期望的電平，所以這種配置使得能夠在編程驗證處理期間快速地確定編程處理何時已完成。例如，當(dāng)每一位均已達到其期望的電平時，用于該位的邏輯零會被發(fā)送到線或的線(或者數(shù)據(jù)I反轉(zhuǎn))。當(dāng)所有位輸出數(shù)據(jù)O (或反轉(zhuǎn)的數(shù)據(jù)I)時，則狀態(tài)機獲知要終止編程處理。在每一處理器均與八個感測模塊通信的實施例中，狀態(tài)機可能(在某些實施例中)需要讀取線或的線八次，或者向處理器492添加邏輯以累加關(guān)聯(lián)的位線的結(jié)果，從而使得狀態(tài)機僅需讀取線或的線一次。在編程或驗證期間，待編程的數(shù)據(jù)從數(shù)據(jù)總線471存儲在數(shù)據(jù)鎖存器494的集合中。在狀態(tài)機的控制之下，編程操作包括施加到尋址到的存儲器單元的控制柵極的一連串編程電壓脈沖。每一編程脈沖之后可以跟隨有驗證處理，以確定是否已將存儲器單元編程為期望狀態(tài)。處理器492相關(guān)于期望的存儲器狀態(tài)而監(jiān)視經(jīng)驗證的存儲器狀態(tài)。當(dāng)二者一致時，處理器492可以設(shè)置位線鎖存器482，以使位線被拉至指定了編程禁止的狀態(tài)。這禁止了耦合到位線的存儲器單元被進一步編程，即使在其控制柵極上受到編程脈沖時也是如此。在其它實施例中，處理器在初期加載位線鎖存器482，并且感測電路在驗證處理期間將其設(shè)置為禁止值。數(shù)據(jù)鎖存器棧494包含與感測模塊對應(yīng)的數(shù)據(jù)鎖存器棧。在一個實施例中，每感測模塊480存在3至5個(或另外數(shù)量的)數(shù)據(jù)鎖存器。在一個實施例中，鎖存器為每個一位。在一些實現(xiàn)方式中(但不要求)，數(shù)據(jù)鎖存器被實現(xiàn)為移位寄存器，從而其中存儲的并行數(shù)據(jù)被轉(zhuǎn)換為用于數(shù)據(jù)總線471的串行數(shù)據(jù)，反之亦然。在一個實施例中，與m個存儲器單元的讀取/寫入塊對應(yīng)的所有數(shù)據(jù)鎖存器可以鏈接在一起，以形成塊移位寄存器，從而數(shù)據(jù)塊可通過串行傳送而輸入或輸出。特別的，調(diào)整一組讀取/寫入模塊，從而其數(shù)據(jù)鎖存器集合中的每一個會如同它們?yōu)檎麄€讀取/寫入塊的移位寄存器的一部分那樣將數(shù)據(jù) 依次移入或者移出數(shù)據(jù)總線。關(guān)于讀操作和感測放大器的信息可在下列專利文獻中發(fā)現(xiàn)(I)題為“Non-Volatile Memory And Method With Reduced Source Line Bias Errors” 的美國專利7，196,931 ; (2)題為“Non-Volatile Memory And Method with Improved Sensing”的美國專利 7，023，736 ； (3)U. S.專利申請公開 No. 2005/0169082 ； (4)題為“Compensating forCoupling During Read Operations of Non-Volatile Memory，，的 U. S.專利 7，196，928 ;以及(5) 2006 年 7 月 20 日公開的題為 “Reference Sense Amplifier For Non-VolatileMemory”的美國專利申請公開No. 2006/0158947。上面直接列出的這所有五個專利文獻通過引用而將其全部內(nèi)容并入本文中。在成功的編程處理(具有驗證)的結(jié)束處，存儲器單元的閾值電壓應(yīng)該處于被編程的存儲器單元的閾值電壓的一個或多分布之內(nèi)，或處于被擦除的存儲器單元的閾值電壓的分布之內(nèi)，這視情況而定。圖7A示出其中具有八個狀態(tài)的存儲器單元狀態(tài)的閾值電壓分布。該八個數(shù)據(jù)狀態(tài)包括擦除狀態(tài)和狀態(tài)A-G。在這個示例中，每個存儲器單元可以存儲三位。每個數(shù)據(jù)狀態(tài)之間為用于從存儲器單元中讀取數(shù)據(jù)的讀取參考電壓。例如，圖7A示出了在數(shù)據(jù)狀態(tài)擦除和A之間的讀取參考電壓Vra，以及在數(shù)據(jù)狀態(tài)A和B之間的讀取參考電壓Vrb。通過測試給定的存儲器單元的閾值電壓是高于或是低于相應(yīng)的讀取參考電壓，該系統(tǒng)可確定存儲器單元處于什么狀態(tài)。在每個數(shù)據(jù)狀態(tài)的下邊緣處或其附近為驗證參考電壓。例如，圖7A示出了狀態(tài)A的VvA和狀態(tài)B的VvB，等等。當(dāng)將存儲器單元編程到給定的狀態(tài)時，系統(tǒng)將測試這些存儲器單元是否具有大于或等于驗證參考電壓的閾值電壓。圖7B示出了在當(dāng)每個存儲器單元存儲四位數(shù)據(jù)時與存儲器單元陣列的數(shù)據(jù)狀態(tài)對應(yīng)的示例閾值電壓分布。然而，其它實施例可以使用每存儲器單元多于或少于四位的數(shù)據(jù)。圖7B示出了與數(shù)據(jù)狀態(tài)0-15對應(yīng)的16個閾值電壓分布。在圖7B的實施例中，在至少一些相鄰狀態(tài)之間的間隙是相同的(例如，Amv)。例如，狀態(tài)I和2相對靠近在一起(分開Amv)，而狀態(tài)2和3則分開遠一些。此外，在本實施例中，在用于相對靠近在一起的狀態(tài)的驗證電平之間的間隙是相同的。例如，狀態(tài)2的驗證電平是Vv2，而狀態(tài)I的驗證電平是Vv2-A。這是對其他狀態(tài)也是如此。在一個實施例中，由Λ分開的狀態(tài)被一起驗證，這可以節(jié)省時間。例如，狀態(tài)O和I被一起驗證,狀態(tài)3和4被一起驗證,等等。注意,不要求一些相鄰的狀態(tài)(例如，狀態(tài)2和3)被分開除△以外的距離。還注意，可以存在不同數(shù)量的數(shù)據(jù)狀態(tài)。在一些實施例中，狀態(tài)O下的閾值電壓為負，而在1-15狀態(tài)下的閾值電壓為正。然而，在狀態(tài)1-15中的一個或多個的閾值電壓可以為負。圖8Α示出了用于四狀態(tài)存儲器設(shè)備的閾值電壓分布的示例集合，其中每個存儲元件存儲兩位數(shù)據(jù)。提供第一閾值電壓分布700以用于已擦除(擦除狀態(tài))的存儲元件。三個閾值電壓分布702、704和706分別表示已編程狀態(tài)Α、B和C。在一個實施例中，在擦除狀態(tài)中的閾值電壓為負，并且在Α、Β和C狀態(tài)中的閾值電壓為正。還提供三個讀取參考電壓Vra、Vrb和Vrc以從存儲元件讀取數(shù)據(jù)。通過測試給定存儲元件的閾值電壓是否高于或低于Vra、Vrb和Vrc，系統(tǒng)可確定存儲元件所處的狀態(tài)(例如，編程狀態(tài))。
進一步，提供三個驗證參考電壓Vva、Vvb和Vvc。當(dāng)將存儲元件編程到A狀態(tài)、B狀態(tài)或C狀態(tài)時，系統(tǒng)將測試這些存儲元件是否分別具有大于或等于Vva、Vvb和Vvc的閾值電壓。在一個實施例中，提供“驗證為低”參考電壓Vval、Vvbl和Vvcl。類似地，“驗證為低”參考電壓還能夠用在具有不同狀態(tài)數(shù)量的實施例中。在全序列編程中，存儲元件可從擦除狀態(tài)被直接編程到已編程狀態(tài)A、B或C中的任何一個。例如，待編程的存儲元件群體可首先被擦除，以使得該群體中所有的存儲元件皆處于擦除狀態(tài)。然后，使用諸如在圖8B中所示的一連串編程脈沖來將存儲元件直接編程到A、B和C狀態(tài)。在一些存儲元件從擦除狀態(tài)被編程到A狀態(tài)的同時，而其它存儲元件從擦除狀態(tài)被編程到B狀態(tài)和/或從擦除狀態(tài)被編程到C狀態(tài)。注意，不需要使用全序列編程。慢編程模式的一個示例對一個或多個數(shù)據(jù)狀態(tài)使用低(偏移)驗證電平和高(目標(biāo))驗證電平。例如，對于A狀態(tài),VvaL及Vva分別是偏移和目標(biāo)驗證電平,而對于B狀態(tài)，VvbL和Vvb分別是偏移和目標(biāo)驗證電平。在編程期間，當(dāng)正被編程到作為目標(biāo)狀態(tài)的A狀態(tài)的存儲元件(例如，A狀態(tài)存儲元件)的閾值電壓超過VvaL時，例如通過將Vbl升高至位于標(biāo)稱編程或非禁止電平(例如,0V)與全禁止電平(例如，2-3V)之間的電平(例如，
O.6-0. 8V)，使存儲元件的編程速度放慢。這通過避免閾值電壓大步進增長而提供更高的準(zhǔn)確性。當(dāng)閾值電壓達到Vva時，存儲元件被鎖定而不能被進一步編程。類似地，當(dāng)B狀態(tài)存儲元件的閾值電壓超過VvbL時，使存儲元件的編程速度放慢，并且當(dāng)閾值電壓達到Vvb時，存儲元件被鎖定而不能被進一步編程。在一個方法中，對最高狀態(tài)不使用慢編程模式，這是因為某些過沖(overshoot)通常是可接受的。相反地，對于已編程狀態(tài)、高于已擦除狀態(tài)和低于最高狀態(tài)可以使用慢編程模式。此外，在論述的示例編程技術(shù)中，當(dāng)存儲元件被編程到目標(biāo)數(shù)據(jù)狀態(tài)時升高該存儲元件的閾值電壓。然而，編程技術(shù)可用于當(dāng)存儲元件被編程到目標(biāo)數(shù)據(jù)狀態(tài)時降低該存儲元件的閾值電壓。也可使用對存儲元件的電流進行測量的編程技術(shù)。本文中的概念可適于不同的編程技術(shù)。圖SB示出在編程操作期間施加給被選字線的一連串的編程及驗證脈沖。編程操作可以包括多個編程迭代，其中每個迭代向被選字線施加由跟隨有一個或多個驗證電壓的一個或多個編程脈沖(電壓)。在一個可能的方法中，編程電壓在連續(xù)的迭代中步進。而且，編程電壓可以包括具有例如6-8V的傳遞電壓(Vpass)電平的第一部分，第一部分之后跟隨著處于例如12-25V的編程電平的第二部分。例如，第一編程脈沖800、第二編程脈沖802、第三編程脈沖804和第四編程脈沖806分別具有Vpgml、Vpgm2、Vpgm3和Vpgm4的編程電壓，等等。可以在每個編程脈沖之后提供一個或多個驗證電壓集合。在一些實施例中，單個驗證脈沖用于對正被編程到不同狀態(tài)的存儲器單元進行驗證。例如，單個驗證脈沖Vvwify (V9,ffi)可以用于驗證以A狀態(tài)為目標(biāo)的存儲器單元是否已經(jīng)達到Vva ;以B狀態(tài)為目標(biāo)的存儲器單元是否已經(jīng)達到Vvb ;以及以C狀態(tài)為目標(biāo)的存儲器單元是否已經(jīng)達到Vvc。在一些實施例中，在編程脈沖之間可以存在兩個或更多個驗證脈沖。例如，一個脈沖可能用于驗證A狀態(tài)和B狀態(tài)，第二個脈沖可能用于驗證C狀態(tài)和D狀態(tài)，等等。在一些情況中，由于不期望任何存儲元件已經(jīng)達到了最低編程狀態(tài)(例如，A狀態(tài))，因此一個或多個初始編程脈沖后面并不跟隨驗證脈沖。隨后，例如，編程迭代可使用用于A狀態(tài)的驗證脈沖，該驗證脈沖后面跟隨著使用用于A和B狀態(tài)的驗證脈沖的編程迭代，該編程迭代后面跟隨著使用用于B和C狀態(tài)的驗證脈沖的編程迭代。在一個實施例中，在讀取或驗證存儲器單元的同時，在存儲器單元的柵極和源極之間施加不同的電壓。例如，為了在同一驗證操作期間驗證不同的閾值電壓，在存儲器單元·的柵極和源極之間施加不同的閾值電壓。作為另一示例，為了對針對交叉耦合效應(yīng)施加不同補償量，在存儲器單元的柵極和源極之間施加不同的電壓。在一個實施例中，一個NAND串上的存儲器單元被測試以確定其閾值電壓是否至少處于Vva處，而在同一時刻另一個NAND串上的存儲器單元被測試以確定其閾值電壓是否至少處于Vvb。在這個同一時刻，第三NAND串上的第三存儲器單元可以被測試，以確定其閾值電壓是否在Vvc之上向不同被選存儲器單元施加不同條件圖9A是能夠在不同的存儲器單元串上的被選存儲器單元的兩端施加不同的柵極至源極電壓的電路的示意圖。示意將被用來解釋一個實施例的原理。電壓Vcgrv可被施加至被選字線(例如，WL2)，而V,ead可被施加至未被選字線。該電路具有用于將電壓VD、
與存儲器單元串相連的開關(guān)S1-S8。注意到，有可能存在超過兩個的更多串。還注意到，在這個示例中，存儲器單元串沒有由共同的源極線連接。開關(guān)S2和S5可能會閉合以使得VD-VS出現(xiàn)在一個串的兩端?？商孢x地，開關(guān)SI和S6可以被閉合以使得(VD-A)-(VS-A)或VD-VS出現(xiàn)在該串的兩端。因此，針對任一種開關(guān)配置，被選存儲器單元的Vds將是大約相同的。然而，Vgs對于一個為Vcgrv-VD而對于另一個為Vcgrv-VD+Δ。因此,在沒有改變Vds的情況下可改變Vgs?？赏ㄟ^類似的方式使用開關(guān)S3、S4、S7、和S8以用于其它存儲器單元串。因此，不同的Vgs可被施加至串而同時將相同的Vcgrv施加給被選字線。因此，針對當(dāng)將相同的Vcgrv施加給被選字線時,兩個不同的閾值電壓可以被測試。圖9B是在讀取操作期間其兩端施加有不同電壓的NAND串的示意圖。作為示例，當(dāng)針對相同字線上的不同存儲器單元驗證不同的閾值電壓時可以使用該電路，以在讀取或編程驗證期間將不同的交叉耦合補償量施加至相同字線上的不同存儲器單元。該電路可以具有涉及在同一時刻讀取兩個不同的閾值電壓的其它用途。由共同的源極線將NAND串電連接在一端處。在其另一端處，每個NAND串電連接到單獨的位線。未示出對存儲器單元的行的柵極進行電連接的字線以使圖示清楚。與被選字線關(guān)聯(lián)的存儲器單元被選擇用于讀取或驗證。也就是說，這些存儲器單元中的每一個在驗證(或讀取)操作期間具有與某個參考電壓相比的其閾值電壓。不同的存儲器單元可以具有與至少兩個不同的參考電壓相比的其閾值電壓。例如，簡要地參照圖8A，一個存儲器單元具有與Vva相比的其閾值電壓，而另一個存儲器單元具有與Vvb相比的其閾值電壓。第三個存儲器單元可能具有與Vvc相比的其閾值電壓。例如，如果這在編程存儲器單元的驗證階段期間被執(zhí)行，則每個存儲器單元可在同一時刻被驗證。例如，參照圖8B，在每個編程脈沖后，單一驗證信號Vvwify被施加至被選字線，以測試正被編程的所有存儲器單元的閾值電壓。因此，因為在編程脈沖之間使用了較少的驗證操作，所以可節(jié)約時間。此外，由于需要較少的驗證操作，所以可節(jié)省功率。再次參照圖9B，讀取參考電壓(例如，Vcgrv)被施加至被字線，而讀取傳遞壓(例如，Vread)被施加至未被選字線。因此，被選存儲器單元中的每個均具有施加至其柵極的Vcgrv0讀取傳遞電壓(Vrad)是應(yīng)致使未被選存儲器單元導(dǎo)通(例如以傳導(dǎo)電流)而無關(guān)乎編程到的狀態(tài)的電壓電平。一個存儲器單元組具有偏壓至Vs的其位線，而另一組具有偏壓至Vs-Λ的其位線。例如，正針對一個閾值電壓測試的存儲器單元具有偏壓至Vs的其位線，而正針對不同的閾值電壓測試的存儲器單元具有偏壓至Vs-Λ的其位線。注意到，仍 其它存儲器單元可能通過將仍其它電壓施加至其位線而針對仍另一閾值電壓進行測試。在本實施例中，電壓被施加至公共源極線。電壓V__大于施加至位線的電壓。因此，傳導(dǎo)電流(Irell(Ig))從源極線流至位線。實際上，存儲器單元的底部用作漏極，而存儲器單元的頂部用作源極。被選存儲器單元之一的柵極、源極和漏極已被標(biāo)記。注意到，如果被選存儲器單元的閾值電壓等于或小于柵極至源極電壓的話，其將導(dǎo)通。還注意到，如前面提到的，為了保持描述的一致性，盡管存儲器單元的底部正用作漏極，但是在圖9B的底部處的線、接點、NAND串一起將被稱為公共源極線。在一個實施例中，存儲器單元的Vt取決于電壓偏壓Vgs和Vds來測量。注意到，如果Λ是相對小的，則具有所施加Vs的位線上的存儲器單元的Vds將非常接近具有所施加的Vs-Λ的位線的Vds。圖9C是在驗證操作期間其兩端施加有不同電壓的NAND串的示意圖。作為示例，當(dāng)針對相同字線上的不同存儲器單元驗證不同的閾值電壓驗證時可以使用該電路，以在讀取或編程驗證期間將不同的交叉耦合補償量施加至相同字線上的不同存儲器單元。該電路可以具有涉及在同一時刻讀取兩個不同的閾值電壓的其用途。該結(jié)構(gòu)類似于圖9B中的結(jié)構(gòu)。然而，施加至位線的電壓高于施加至公共源極線的電壓。因此，被選存儲器單元的頂部用作漏極，而被選存儲器單元的底部用作源極。在本實施方式中傳導(dǎo)電流從位線流至源極線。讀取參考電壓(Vcgrv)被施加至被選字線而讀取傳遞電壓(Vread)被施加至未被選字線。被選存儲器單元之一具有標(biāo)記的其柵極、源極和漏極。注意到，與圖9B相比，由于電壓被施加在NAND串兩端的方式而轉(zhuǎn)換了漏極和源極。一個存儲器單元組具有偏壓至Vd的其位線，而另一存儲器單元組具有偏壓至Vd+Δ的其位線。例如，正針對一個閾值電壓測試的存儲器單元具有偏壓至Vd的其位線，而正針對不同閾值電壓測試的存儲器單元具有偏壓至Vd+Λ的其位線。注意到，在這個示例中，在被選字線上的每個存儲器單元經(jīng)歷了相同的柵極至源極電壓。也就是說，所有被選存儲器單元具有相同的柵極電壓，并且NAND串由公共源極線接合。然而，由于不同的電壓施加至位線，所以該存儲器單元的漏極至源極電壓可以是不同的。取決于電壓偏壓Vds來測量存儲器單元的Vt。注意到，存儲器單元的閾值電壓可以為漏極電壓功能。例如，被稱為漏極感應(yīng)勢壘降低(DIBL)的該現(xiàn)象可能改變場效應(yīng)晶體管(FET)的閾值電壓。對于一些設(shè)備，漏極電壓的增加會降低閾值電壓。對于一些設(shè)備，漏極電壓的增加會增加具有降低閾值電壓效果的損耗區(qū)域。在一個實施例中，一些位線具有使得對于被選存儲器單元有很少或沒有DIBL而施加的電壓。如果其閾值電壓小于Vgs的話，這種存儲器單元將導(dǎo)通。然而，其它位線具有施加至其上的更大電壓，這會導(dǎo)致足夠的DIBL以有效降低被選存儲器單元的閾值電壓。因此，這些存儲器單元可以導(dǎo)通，即使其實際閾值電壓略小于Vgs。下面的示例將用于說明。一些存儲器單元可以被測試以確定其閾值電壓是否小于
3.0V，并且其它存儲器單元可以被測試以確定其閾值電壓是否小于3. 5V?？上虮贿x字線施 加3. OV的電壓而向未被選字線施加讀取傳遞電壓?？梢詫⒐搽娫淳€接地。正針對3. OV閾值電壓測試的存儲器單元的位線被偏壓至旨在使DIBL很少或沒有的電壓。至少在假設(shè)沒有DIBL的存儲器單元的閾值電壓為接近3. 5V的情況之下，正針對3. 5V閾值電壓測試的該存儲器單元的位線可以被偏壓至旨在使DIBL量能夠下降約O. 5V閾值電壓的電壓。因此，假定向被選自線施加3. 0V,則如果正針對3. 5V的閾值電壓測試的存儲器單元的閾值電壓低于3. 5V的話，其將導(dǎo)通；但是，如果其閾值電壓高于3. 5V的話，其將不導(dǎo)通。注意到，其它存儲器單元可以通過將不同電壓施加至位線以致使由于DIBL造成的閾值電壓的不同偏移而針對仍另一閾值電壓進行測試。圖10是通過在不同NAND串兩端施加不同電壓來感測不同NAND串中的存儲器單元的狀態(tài)的過程的一個實施例的流程圖。注意到，在一個實施例中，NAND串兩端的不同電壓針對正被驗證或讀取的不同存儲器單元而引起不同的Vgs。注意到，在另一個實施例中，NAND串兩端的不同電壓針對正被驗證或讀取的不同存儲器單元而引起不同的Vds。參照圖9B和9C的示例電路的同時來討論圖10，因為可以使用這些電路中的任一個。然而，圖10的過程并不限于那些電路。在步驟901中，確定了在NAND串兩端施加的適合電壓。在一個實施例中，這相當(dāng)于確定是否將Vs或Vs-Λ施加至給定位線。在一個實施例中，這相當(dāng)于確定是否將Vd或Vd+Λ施加至給定位線。注意到，可以在NAND串兩端施加三個或更多個不同的電壓。以下討論確定適合電壓差的進一步細節(jié)。在步驟902中，在第一 NAND串兩端引起第一電壓差。例如，Vs被施加至位線，而大于Vs的電壓被施加至源極線。因此，傳導(dǎo)電流(如果有的話)可以從源極線流至位線。作為另一示例，Vd被施加至位線，而小于Vd的電壓(例如，地)被施加至源極線。因此，傳導(dǎo)電流(如果有的話)可以從位線流至源極線。在一個實施例中，第一 NAND串具有正在第一閾值電平處被驗證的存儲器單元。例如，正在進行確定其閾值電壓是否大于Vva。在圖904中，第二 NAND串兩端引起第二電壓差。例如，Vs-Λ被施加至位線，而大于Vs-Λ的電壓被施加至源極線。由于源極線為所有位線所共用，所以源極線電壓與步驟902中的一樣。作為另一示例，Vd+Δ被施加至位線，而小于Vd+Λ的電壓(例如，地)被施加至源極線。在一個實施例中，第二 NAND串具有正在第二閾值電平處被驗證的存儲器單元。例如，正在進行確定其閾值電壓是否大于Vvb。
在可選步驟906中，第三NAND串兩端引起第三電壓差。例如，Vs_2A被施加至位線，而大于Vs-2A的電壓被施加至源極線。作為另一示例，Vd+2A被施加至位線，而小于Vd+2A的電壓(例如，地)被施加至源極線。在一個實施例中，第三NAND串具有正在第三閾值電平處被驗證的存儲器單元。例如，正在進行確定其閾值電壓是否大于Vvc。步驟902、904、和906可以一起執(zhí)行。注意到，沿被選字線可以具有數(shù)以千計的被選存儲器單元。因此，步驟902可以在同一時刻施加至許多不同的NAND串。同樣，可以在許多不同的NAND串上執(zhí)行步驟904和906 (如果要執(zhí)行的話)。在步驟908中，讀取參考電壓被施加至被選字線，同時引起第一和第二電壓差。例如,Vcgrv可以被施加至被選字線而被施加至公共源極線并且Vs或Vs-Δ被施加至位線?？商鎿Q地，Vcgrv可以被施加至被選字線而Vsource被施加至公共源極線并且Vd或Vd- Δ被施加至位線。因此，單一參考電壓可以被施加至被選存儲器單元的柵極。在步驟910中，響應(yīng)于第一電壓差和讀取電壓而感測第一非易失性存儲元件的第 一條件，以確定該第一非易失性存儲兀件的閾值電壓高于還是低于第一參考電壓。例如，存儲器單元的傳導(dǎo)電流被感測，以確定閾值電壓是否大于Vva。在步驟912中，響應(yīng)于所述第二電壓差和讀取電壓而感測第二非易失性存儲元件的第二條件，以確定該第二非易失性存儲元件的閾值電壓高于還是低于第二參考電壓。第二參考電壓可以與第一參考電壓不同。例如，存儲器單元的傳導(dǎo)電流被感測，以確定閾值電壓是否大于Vvb。注意到，第一和第二參考電壓并不需要為驗證電平。例如，第一參考電壓可能為Vva+Λ，并且第二參考電壓可能為Vva-Λ。還注意到，第一和第二參考電壓并不需要為不同。例如，可以使用圖10中的過程來施加不同的交叉耦合補償量。在這種情況下，第一和第二參考電壓可以是相同的。例如，過程可以針對以下來進行測試當(dāng)將不同的交叉耦合補償量施加給每個存儲器單元時，兩個不同存儲器單元的閾值電壓是否大于Vva。在可選步驟914中，響應(yīng)于第三電壓差和讀取電壓而感測第三非易失性存儲元件的第三條件，以確定第三非易失性存儲元件的閾值電壓高于還是低于第三參考電壓。在一個實施例中，第三參考電壓與第一和第二參考電壓二者不同。例如，存儲器單元的傳導(dǎo)電流被感測，以確定閾值電壓是否大于Vvc。圖IlA是用于將位線充電至比源極線電壓低的電壓的感測模塊480的一個實施例的框圖。當(dāng)實施圖10中的任意的步驟902、904、或906時可以使用感測模塊480。例如，感測模塊480可以用于在位線上建立特定電壓。另一個電路(圖IlA中未示出)可以在源極線上建立特定電壓。因此，感測模塊480可以用于在NAND串兩端創(chuàng)建特定電壓差值。位線上的電壓可以小于源極線電壓。感測模塊480可以用于為圖9B的示例電路建立Vs和
Vs-Λ。感測模塊480具有電流沉(current sink) 1130、電流源1230、電流感測1132、和控制電路1134。電流沉1130可以用于逆向感測，并且可以包括I至η個不同的位線電壓設(shè)置以將不同的電壓施加至位線。電流源1230可以用于正向感測，并且還可以包括I至η個不同的電壓設(shè)置以將不同的電壓施加至位線?？刂齐娐?134控制用于將電流沉1130與位線相連的開關(guān)S11?？刂齐娐?134控制用于將電流源1230與位線相連的開關(guān)S13?？刂齐娐?134控制用于將電流感測1132與位線相連的開關(guān)S12。在一個實施例中，控制電路1134將電流沉1130連接至位線，以吸收(sink) IctogeB,從而將電壓降低至目標(biāo)電壓。電流感測是圖6的感測模塊的感測電路470的一個實現(xiàn)方式。圖24的電路提供了進一步的細節(jié)。其它實現(xiàn)方式是可能的。圖IlB是示出當(dāng)感測存儲器單元的閾值電壓時的電流方向的圖IlA的感測模塊480的框圖。控制電路1134接收數(shù)據(jù)，該數(shù)據(jù)用于確定位線應(yīng)被充電至什么電壓電平。在一個實施例中，數(shù)據(jù)基于正被驗證的參考電平。例如，數(shù)據(jù)可能指示出Vva，Vvb, Vvc或另一個參考電平是否正被驗證。在一個實施例中，數(shù)據(jù)基于所期望的交叉耦合補償量。例如，數(shù)據(jù)可能指示出期望低或高的補償量。在一個實施例中，交叉耦合補償基于相鄰存儲器單元的Vt0在一個實施例中，交叉耦合補償基于相鄰存儲器單元正被編程到的狀態(tài)。因此，數(shù)據(jù)可以指示相鄰存儲器單元的實際或預(yù)期的數(shù)據(jù)狀態(tài)，其基于Vt。以下論述進一步的細節(jié)。在一個實施例中，數(shù)據(jù)基于正被讀取的存儲器單元的在先讀取。例如，數(shù)據(jù)可以指示出存儲器單元是否在先確定具有高于/低于目標(biāo)Vt的閾值電壓。圖12A是用于將位線充電至比源極線電壓高的電壓的感測模塊480的一個實施例 的框圖。當(dāng)實施圖10中的任意的步驟902、904、或906時可以使用感測模塊480。例如，感測模塊480可以被用于在NAND串兩端創(chuàng)建特定電壓差。感測模塊480具有電流源1230和電流感測1132。開關(guān)S21將電流源1230連接至位線。開關(guān)S22將電流感測1132連接至位線。圖12B是示出當(dāng)感測存儲器單元的閾值電壓時的電流方向的圖12A的感測模塊480的框圖。如同圖IlA的電路情況一樣，控制電路1134接收數(shù)據(jù)，其用于確定位線應(yīng)被充電至什么電壓電平。感測模塊480可以用于為圖9C的示例電路建立Vd和Vd+Λ。圖13A是基于正被編程的狀態(tài)而確定在NAND串兩端施加的適合電壓的過程的一個實施例的流程圖。該過程是圖10的步驟901的一個實施例。此過程可針對正被驗證的每個存儲器單元來執(zhí)行。在步驟1202中，進行關(guān)于哪個狀態(tài)正被驗證的確定。在一個實施例中，與感測模塊480相連的鎖存器保存指示出被選存儲器單元正被編程至什么狀態(tài)的數(shù)據(jù)。至少只要存儲器單元正被編程，該鎖存器就可以保持這個值，使得該值可用于確定驗證電平。在一個實施例中，來自該鎖存器的數(shù)據(jù)是被輸入到圖IlA或12A的控制電路1134的數(shù)據(jù)。在步驟1204中，基于正被驗證的狀態(tài)而確定施加至位線的適合電壓。在一個實施例中，控制電路1134確定施加至位線的適合電壓。注意到，在本實施例中，假定所有存儲器單元由公共源極線連接。因此，確定施加至位線的電壓實際上是確定在NAND串兩端施加的電壓。以下描述確定和控制位線電壓的一個實施例的進一步細節(jié)。圖13B是確定在NAND串兩端施加的適合電壓以在讀取期間補償交叉耦合的過程的一個實施例的流程圖。該過程是圖10的步驟901的一個實施例。在本實施例中，該確定是基于相鄰存儲器單元的閾值電壓的?？舍槍φ蛔x取的每一個存儲器單元來執(zhí)行該過程。在步驟1212中，進行關(guān)于相鄰存儲器單元的閾值電壓或狀態(tài)的確定。在一個實施例中，讀取相鄰存儲器單元以獲得關(guān)于其Vt的某些信息。不需要知道相鄰存儲器單元的確切狀態(tài)。以下將論述進一步細節(jié)。在一個實施例中，相鄰存儲器單元的閾值電壓的某些指示是被輸入到圖IlA或12A的控制電路1134的數(shù)據(jù)。在步驟1214中，確定施加至位線的適合電壓以補償由于相鄰的Vt而造成的交叉率禹合。在一個實施例中，控制電路1134確定施加至位線的適合電壓。例如,輸入數(shù)據(jù)可以是相鄰存儲器單元的閾值電壓是否為“高”或“低”。如果為高，則第一電壓被施加至位線以實現(xiàn)第一補償交叉耦合補償量。如果為低，則第二電壓被施加至位線以實現(xiàn)第二交叉耦合補償量。圖13C是確定在NAND串兩端施加的適合電壓以在編程期間補償交叉耦合的過程的一個實施例的流程圖。該過程是圖10的步驟901的一個實施例。在本實施例中，該確定是基于相鄰存儲器單元將編程到的閾值電壓的?？舍槍φ痪幊痰拿恳粋€存儲器單元來執(zhí)行該過程。在步驟1224中，進行關(guān)于相鄰存儲器單元將要編程到的狀態(tài)的確定。在一個實施例中，存在鎖存器來保存指示出相鄰存儲器單元要被編程至的期望狀態(tài)的數(shù)據(jù)。在一個實施例中，來自該鎖存器的數(shù)據(jù)是被輸入到圖IlA或12A的控制電路1134的數(shù)據(jù)。在步驟1224中，確定施加至位線的適合電壓，以補償由于相鄰存儲器單元的稍后編程而造成的交叉耦合。在一個實施例中，控制電路1134確定施加至位線的適合電壓。例如，輸入數(shù)據(jù)可以示出相鄰存儲器單元的閾值電壓是否為“高”或“低”。如果為高，則第一電壓被施加至位線以實現(xiàn)第一補償交叉耦合補償量。如果相鄰存儲器單元的閾值電壓為低，則第二電壓被施加至位線以實現(xiàn)第二交叉耦合補償量。·
圖13D是基于與存儲器單元的閾值電壓相關(guān)的在先確定，來確定在NAND串兩端施加的適合電壓的過程的一個實施例的流程圖。這可以用于執(zhí)行二進制搜索而以任何期望的準(zhǔn)確度來定位閾值電壓。執(zhí)行二進制搜索將在以下更加全面的論述。圖13D的過程是圖10的步驟901的一個實施例?？舍槍φ蛔x取的每個存儲器單元來執(zhí)行該過程。在步驟1232中，與被選存儲器單元的閾值電壓的在先讀取有關(guān)的信息被存取。例如，鎖存器可以保存指示被選存儲器單元的傳導(dǎo)電流與參考電流的在先比較結(jié)果的值。如果參考電流被選擇用于針對目標(biāo)Vt進行測試，則鎖存器中的值指示被選存儲器單元的閾值電壓高于還是低于目標(biāo)Vt。在一個實施例中，來自鎖存器的數(shù)據(jù)是被輸入到圖IIA或12A的控制電路1134的數(shù)據(jù)。在步驟1234中，基于對Vt的在先讀取來確定施加至位線的適合電壓。例如，假設(shè)在先讀取確定了閾值電壓高于還是低于目標(biāo)Vt。施加至位線的一個電壓可能能夠針對目標(biāo)閾值電壓+ △進行測試。施加至位線的另一個電壓可能能夠針對目標(biāo)閾值電壓-△進行測試。如果在先讀取指示出閾值電壓低于目標(biāo)，則施加電壓以針對目標(biāo)閾值電壓-Λ進行測試。如果在先讀取指示出閾值電壓高于目標(biāo)，則施加電壓以針對目標(biāo)閾值電壓+Λ進行測試。圖14A是在NAND串兩端建立不同電壓的過程的一個實施例的流程圖。圖14A是圖10的步驟902-904的一個實現(xiàn)方式。圖14A是不同的Vgs用于不同的NAND串的實施例。例如，可通過將不同的Vgs施加至不同的存儲器單元來感測不同的閾值電壓。在一個實施例中，不同的Vgs和Vds被施加以感測不同的閾值電壓?？商孢x地,可通過將不同的Vgs施加至不同的存儲器單元來提供不同的交叉耦合量。在一個實施例中，不同的Vgs和Vds被施加以提供不同的交叉耦合量。當(dāng)實現(xiàn)圖14的過程時可以使用圖IlA的電路。在步驟1402中，電壓被施加至公共源極線。例如，參照圖11A，電壓V_TCe被施加至源極線。一個示例中，Vswrce的電平為2. 5V。注意到，Vdd可以是較低的電壓例如I. 6V。在步驟1404中，Vs被施加至第一存儲器單元組的位線。第一組可以包括其閾值電壓正與第一電壓電平比較的存儲器單元。第一組可以包括第一交叉耦合補償量期望用于的存儲器單元。作為示例，如果入_。6為2. 5V，則Vs可能為2. IV。為了建立Vs，控制電路1134可以閉合第一閉合開關(guān)S13以將電流源1230連接至位線。隨后，控制電路1134閉合開關(guān)Sll以將電流沉1130連接至位線，從而實現(xiàn)目標(biāo)電壓。控制電路1134可以確定位線何時處于Vs并且何時可以將電流沉1130與位線斷開以保持位線處于Vs處。在步驟1406中，Vs-Λ被施加至與第二存儲器單元組關(guān)聯(lián)的位線。第二組可以包括其閾值電壓正與第二電壓電平比較的存儲器單元。第二組可以包括第二交叉耦合補償量期望用于的存儲器單元。作為示例，如果Vstjurra為2.5V，則Vs-Λ可能為2.1V。為了建立Vs-Λ，控制電路1134可以閉合第一閉合開關(guān)S13以將電流源1230連接至位線。隨后，控制電路1134閉合開關(guān)Sll以將電流沉1130連接至位線，從而實現(xiàn)目標(biāo)電壓?？刂齐娐?134可以確定位線何時處于Vs-Λ并且何時可以將電流沉1130與位線斷開以保持位線處于Vs-Λ處。注意到，步驟1404和1406可以一起執(zhí)行。圖14Β是在NAND串兩端建立不同電壓的過程的一個實施例的流程圖。圖14Β是圖10的步驟902-904的一個實現(xiàn)方式。圖14Β是不同的Vds用于不同的NAND串的實施例。例如，可感測不同的閾值電壓。可替選地，可提供不同的交叉耦合量。圖14Β的過程可以使 用圖12Α的電路，盡管這并不必需。圖14Β的過程可被同時執(zhí)行在具有正被驗證或讀取的存儲器單元的所有NAND串上。在一個實施例中，不同的Vds引起不同的DIBL量。在步驟1412中，電壓被施加至公共源極線。例如，參照圖11Α，電壓V__被施加至源極線。一個示例中，的電平為I. 2V。注意到，Vdd可以是較高的電壓例如2. 5V。在步驟1414中，Vd被施加至第一存儲器單元組的位線。第一組可以包括其閾值電壓正與第一電壓電平比較的存儲器單元。第一組可以包括第一交叉耦合補償量期望用于的存儲器單元。作為示例，如果V_TCeS I. 2V，則Vd可能為1.6V。在這個示例中，Vds將為約0.4V。為了建立Vd，控制電路1134可以閉合開關(guān)S21以將電流源1230連接至位線?？刂齐娐?134可以確定位線何時處于Vd并且何時可以將電流源1230與位線斷開以保持位線處于Vd處。在步驟1416中，Vd+Λ被施加至與第二存儲器單元組關(guān)聯(lián)的位線。第二組可以包括其閾值電壓正與第二電壓電平比較的存儲器單元。第二組可以包括第二交叉耦合補償量期望用于的存儲器單元。電壓Vd+Λ致使充分的DIBL量以通過在第一與第二電壓電平之差來改變(例如降低)存儲器單元的閾值電壓。作為示例，對于為1.2V，Vd+A可以為約2. 0V。因此，Vds可以為大約O. 8V。為了建立Vd+Λ，控制電路1134可以閉合開關(guān)S21以將電流源1230連接至位線?？刂齐娐?134可以確定位線何時處于Vd+Λ并且何時可以將電流源1230與位線斷開以保持位線處于Vd+Λ處。注意到，步驟1414和1416可以一起執(zhí)行。圖15是描述編程處理的一個實施例的流程圖，該編程處理包括一個或多個驗證步驟。本文中公開的實施例可通過在單一驗證操作期間驗證多個狀態(tài)而加快編程。在步驟1502中，選擇了要被編程的存儲器的一部分。在一個實現(xiàn)方式中，這可為適用于存儲器結(jié)構(gòu)的一個或多個寫單元。寫單元的一個示例被稱為頁。在其它實施例中，也可使用其它單元和/或結(jié)構(gòu)。在步驟1504中，有時使用預(yù)編程處理，其中被尋址的存儲器單元是給定的非數(shù)據(jù)相關(guān)編程以平衡(level out)存儲元件損耗并為隨后擦除提供更統(tǒng)一的起始點。在步驟1506中，針對正被使用的存儲元件類型而酌情執(zhí)行擦除處理。適合智能擦除過程的一個示例在U.S.專利No. 5，095，344中描述，通過引用將其全部內(nèi)容并入本文中。步驟1508包括軟編程處理，其被設(shè)計用于將被擦除的存儲器單元的閾值電壓放入更加統(tǒng)一的起始范圍以用于實際寫階段。在一個實施例中，如果在擦除期間(或軟編程期間)有任何存儲器單元驗證失敗，則其可被映射在邏輯地址空間之外。在這點上，存儲器準(zhǔn)備用于數(shù)據(jù)條件的編程階段。在步驟1510中，編程電壓(Vpgm)被設(shè)置為初始值。例如，在一些實施例中，使用了圖7b的階梯波形并且步驟1510包括設(shè)置初始脈沖。另外，在步驟1510中，程序計數(shù)器(PC)被初始化為零。在步驟1520中，施加編程脈沖。例如，步驟1520的一個迭代可以包括施加圖8B的編程脈沖800。在步驟1522中，執(zhí)行驗證處理。驗證處理可以在一個時刻驗證超過一個的狀態(tài)。參照圖8A，在一個實施例中，正被編程到A狀態(tài)的一些存儲器單元針對Vva電平進行驗證，而正被編程到B狀態(tài)的其它存儲器單元針對Vvb電平進行驗證。在一個實施例中，驗證是并行的粗/細驗證。參照圖8A，正被編程到A狀態(tài)的一些存儲器單元針對VvaL電平進行驗證，而正被編程到A狀態(tài)的其它存儲器單元針對Vva電平進行驗證。在存儲器單元的閾值 很好的在最終電平(Vva)以下的初始編程步驟期間，應(yīng)用粗編程。然而，在存儲器單元的閾值電壓到達VvaL后，使用細編程。因此，在一些存儲器單元針對粗編程進行驗證時，其它存儲器單元針對細編程進行驗證。注意到，通過使用粗/細編程，一些存儲器單元針對一個狀態(tài)(例如，A狀態(tài))進行驗證，而另一些針對另一狀態(tài)(例如，B狀態(tài))進行驗證。注意到，當(dāng)特定存儲器單元已經(jīng)被驗證為被編程到其預(yù)期的狀態(tài)時，它可以被鎖定而不能進一步編程。以下描述步驟1522的更多細節(jié)。在一些實施例中，VvaL和Vva(參見例如圖8a)可在同一時刻被感測。同樣，VvbL和Vvb等可在一起被感測。在步驟1524中，確定是否所有的存儲器單元已驗證其閾值電壓均處于該存儲器單元的最終目標(biāo)電壓處。如果是這樣，則在步驟1526中編程處理成功完成(狀態(tài)=通過)。如果所有的存儲器單元并非全部被驗證，則確定程序計數(shù)器(PC)是否小于最大值(例如20)。如果程序計數(shù)器(PC)不小于最大值(步驟1528)，則該編程處理失敗(步驟1530)。如果程序計數(shù)器(PC)小于最大值(例如20)，則在步驟1530中程序計數(shù)器(PC)遞增1，并且編程電壓被步進至下一個脈沖。步驟1530之后，過程循環(huán)返回至步驟1520，并且下一個編程脈沖被施加給存儲器單元。圖16A是在編程操作期間驗證存儲器單元的過程的一個實施例的流程圖。在這個過程中使用逆向感應(yīng)。該過程是圖15的編程處理的步驟1522的一個實現(xiàn)方式。因此，在編程處理的每個迭代期間該過程可以被應(yīng)用一次。圖16B是示出在圖16A的驗證處理期間施加至字線和位線的電壓的一個實施例的時序圖。注意到，在該處理期間施加至被選字線的電壓被修改。例如，電壓升高至電平“A/B”，以驗證A狀態(tài)和B狀態(tài)，隨后電壓升高至電平“C/D”，以驗證C狀態(tài)和D狀態(tài)，等等。以下論述進一步細節(jié)。在步驟1602中，公共源極線被偏壓至V_TCe。作為一個示例，源極線被偏壓至2. 5V。在步驟1604中，第一和第二位線被偏壓至不同的電壓。第一組包含是將具有施加至位線的Vs的位線。第二組包含將具有施加至位線的VS-Λ的位線。也可以存在第三組，其包含將具有所施加Vs的位線。例如，用于被編程為A狀態(tài)、C狀態(tài)、E狀態(tài)、和G狀態(tài)的存儲器單元的位線可以被放入第一組。用于被編程為B狀態(tài)、D狀態(tài)、和F狀態(tài)的存儲器單元的位線可以被放入第二組。用于要保持擦除的存儲器單元的位線可以被放入第三組。在一個實施例中，來自第一組的位線之一(例如A狀態(tài))和來自第二組的位線之一(例如，B狀態(tài))可以在一個時刻被驗證。在步驟1604中，第一組中的所有位線可以被偏壓至Vs，第二組中的所有位線可以被偏壓至Vs-Λ，并且第三組中的所有位線可以被偏壓至V__。在步驟1606中，電壓被施加至源極側(cè)選擇柵極(SGS)和漏極側(cè)選擇柵極(SGD)。作為示例，SGS和S⑶被偏壓至Vs·。JVt，其中閾值電壓是SGS晶體管的閾值電壓。在步驟1608中，V,ead被施加至未被選字線。在步驟1610中，適合的讀取電壓被施加至被選字線。參照圖16B，被選字線的電壓可以被升高至標(biāo)記為“A/B”的電平，以驗證A
狀態(tài)和B狀態(tài)。這個電平將創(chuàng)建適用于對被編程到A狀態(tài)的存儲器單元進行驗證的Vgs、以及適用于對被編程到B狀態(tài)的存儲器單元進行驗證的Vgs。在步驟1612中，感測要被驗證的存儲器單元的位線。如果被驗證的存儲器單元的閾值電壓低于其目標(biāo)狀態(tài)，則其應(yīng)當(dāng)導(dǎo)通并且傳導(dǎo)可以被檢測到的大(sizeable)電流。例如，圖IlB的電流感測1132可以基于1。611確定該存儲器單元是否傳導(dǎo)了大電流。注意到，可以使用其它感測技術(shù)。如果存在更多狀態(tài)來驗證(步驟1614)，則該過程返回到步驟1610。在步驟1610中，選被選字線的電壓被再次設(shè)置為對于被驗證的狀態(tài)合適的電平。例如，電壓可以改變?yōu)閳D16B中標(biāo)記為“C/D”的電平，以對被編程到C狀態(tài)和D狀態(tài)的存儲器單元進行驗證。被選字線的這個電平將創(chuàng)建適用于對被編程到C狀態(tài)的存儲器單元進行驗證的Vgs、以及適用于對被編程到D狀態(tài)的存儲器單元進行驗證的Vgs。目標(biāo)為C狀態(tài)的存儲器單元與目標(biāo)為D狀態(tài)的存儲器單元相比，可以具有不同的位線偏壓。當(dāng)所有狀態(tài)被驗證了時，過程完成。注意到，并不絕對需要所有狀態(tài)均進行驗證。例如，在編程過程初期，可能并非必須驗證最高狀態(tài)。因此，過程可能在沒有將被選字線電壓升高至電平“E/F”和“G”的情況下結(jié)束。同樣，在編程過程后期，可能并非必須驗證最低狀態(tài)。因此，過程可以跳過將被選字線電壓升高至電平“A/B”。注意到，對于被驗證為已達到其預(yù)期狀態(tài)的任何存儲器單元，編程可以被鎖定，以使得其不受進一步編程脈沖的影響。注意到，盡管圖16A關(guān)聯(lián)于圖16B的示例波形而進行描述，但是過程并不限于這些波形。例如，可以多于或少于八個狀態(tài)。此外，不是在一個時刻驗證兩個狀態(tài)，而是在過程的每個迭代中可以驗證三個或更多狀態(tài)。還注意到，盡管步驟1604考慮偏壓通過將不同電壓施加至被選字線而驗證的位線，但這不是必需的。例如，當(dāng)驗證A狀態(tài)和B狀態(tài)時，其它狀態(tài)的位線不需要被偏壓至Vs和Vs+Λ。而是，那些位線可以被偏壓至V_TC6。隨后，在驗證A狀態(tài)和B狀態(tài)之后，不同的偏壓條件集合可以被施加至位線以驗證C狀態(tài)和D狀態(tài)。圖17A是在編程操作期間驗證存儲器單元的過程的一個實施例的流程圖。這是逆向感應(yīng)的一個實現(xiàn)方式。該過程是圖15的編程處理的步驟1522的一個實現(xiàn)方式。因此，在編程處理的每個迭代期間該過程可以被應(yīng)用一次。圖17B是示出在圖17A的驗證處理期間施加至字線和位線的電壓的一個實施例的時序圖。參照圖17B，注意到，為了驗證不同的狀態(tài)，施加給SGS的電壓從標(biāo)記為“C”的電平隨后改變至標(biāo)記為“B”的電平、隨后又改變至標(biāo)記為“A”的電平，以驗證C狀態(tài)、隨后B狀態(tài)、隨后A狀態(tài)。其它電平應(yīng)該用于驗證其它狀態(tài)。這個過程不同于圖16A中的過程之處在于，不是改變被選字線的電壓，而是改變SGS上的電壓。圖16A描述了每次同時驗證(例如八個狀態(tài)之內(nèi)的)僅兩個狀態(tài)。同時驗證僅兩個狀態(tài)而不是四個狀態(tài)或全部八個狀態(tài)的理由是為了減少單元擊穿現(xiàn)象的風(fēng)險，該單元擊穿現(xiàn)象可能由于大的偏壓條件差異而出現(xiàn)，該大的偏壓條件差異可能導(dǎo)致單元的大的Vds電壓差。在一個實施例中，對漏極側(cè)電壓進行控制，以克服單元擊穿問題，這可以允許同時驗證多個狀態(tài)。圖17A是對漏極側(cè)電壓進行控制以避免單元擊穿的過程的一個實施例的流程圖。當(dāng)討論圖17A和17B時，參照圖18A、18B、和18C。圖18A是示出當(dāng)在圖17A的過 程中驗證C狀態(tài)時施加的示例電壓的多個NAND串的圖示。圖18B是示出當(dāng)在圖17A的過程中驗證B狀態(tài)時施加的示例電壓的多個NAND串的圖示。圖18C是示出當(dāng)在圖17A的過程中驗證A狀態(tài)時施加的示例電壓的多個NAND串的圖示。在圖17A中的過程中，將施加至源極側(cè)選擇線(SGS)的電壓用于控制漏極側(cè)電壓以避免擊穿。在這種情況下，所有狀態(tài)(例如，圖17B的示例中的A、B、C)可以同時進行驗證。因此，僅單一電壓被施加至被選WL(見圖17B)。因為SGS是漸漸斜升的，所以可以幾乎同時驗證所有狀態(tài)。因此，這種方法也被稱為“偽同步多狀態(tài)驗證”。注意到，對于一些存儲器設(shè)備，SGS可以具有比字線更短的RC延遲；因此，SGS的電壓變化比字線的電壓變化更快。在步驟1702中，公共源極線被偏壓至V_TCe。作為示例，源極線被偏壓至2. 5V。在步驟1704中，位線被偏壓在要驗證的狀態(tài)的合適電壓處。例如，用于擦除狀態(tài)、A狀態(tài)、B狀態(tài)和C狀態(tài)的位線各自接收不同的偏壓。在一個實施例中，用于擦除狀態(tài)的位線接收最高偏壓，A狀態(tài)接收其次的最高偏壓，B狀態(tài)接收再其次的最高偏壓，而C狀態(tài)接收最低偏壓。例如，用于擦除狀態(tài)的位線被偏壓至2. 5V，用于A狀態(tài)的位線被偏壓至2. 0V，用于B狀態(tài)的位線被偏壓至I. 5V，而用于C狀態(tài)的位線被偏壓至I. 0V。在一個實施例中，基于偶數(shù)位線/奇數(shù)位線來執(zhí)行位線驗證。例如，在圖17A的過程的一個執(zhí)行期間，僅奇數(shù)位線被驗證。在這種情況下，偶數(shù)位線的電壓可以與具有要保持擦除的存儲器單元的位線的電壓相同。例如，V_ra(例如，2. 5)可以被施加至這些“未被選”位線。在驗證了奇數(shù)位線上的存儲器單元之后，圖17Α的過程隨后可以重復(fù)，以驗證偶數(shù)位線上的存儲器單元。在步驟1706中，電壓被施加至漏極側(cè)選擇柵極(SOT)。作為一個示例，S⑶被偏壓至入—e+Vt，其中閾值電壓是SGD晶體管的閾值電壓。注意到，在這個時刻，SGS被保持在相對低的值(例如地)。這個低值防止NAND串傳導(dǎo)電流。在步驟1708中，V,ead可被施加至未被選字線。在步驟1710中，適合的讀取(或者驗證)電壓被施加至被選字線。讀取電壓應(yīng)足夠用于針對C狀態(tài)來驗證存儲器單元。例如，如果用于C狀態(tài)的閾值電壓為3. 0V，則4. OV可以被施加至被選字線。回想到在這個示例中
I.OV被施加至正被編程到C狀態(tài)的存儲器單元的位線。因此，C狀態(tài)存儲器單元的Vgs將為3. OV0注意到針對A狀態(tài)和B狀態(tài)而被驗證的存儲器單元的Vgs可以是足夠高的以用于這些存儲器單元的導(dǎo)通。然而，因為在這個時刻施加至SGS的信號為低，所以沒有NAND串傳導(dǎo)電流。參照圖17Β，注意到，施加至被選字線的電壓不需要改變以驗證不同的狀態(tài)。在步驟1712中，源極側(cè)選擇柵極被升高至足以使具有針對C狀態(tài)進行驗證的存儲器單元的NAND串能夠傳導(dǎo)的電平。參照圖17B，SGS是被升高至電平“C”。作為示例，電平C可以是1. 5V+Vt，其中閾值電壓是SGS晶體管的閾值電壓。將SGS升高至電平C使具有針對C狀態(tài)進行驗證的存儲器單元的NAND串能夠傳導(dǎo)。然而，具有針對A狀態(tài)或B狀態(tài)進行驗證的存儲器單元的NAND串將不傳導(dǎo)電流。參照圖18A，對于處于I. 5V+(SGS晶體管的)閾值電壓的SGS，稍微導(dǎo)通的該SGS晶體管的源極應(yīng)該為約I. 5V。因此，注意到，標(biāo)記為C狀態(tài)的NAND串的底部處于I. 5V處而頂部處于I. OV處。因此，存儲器單元的Vds的為大約
O.5V。但是，注意到，對于標(biāo)記為B狀態(tài)的NAND串，在NAND串的每個端部為I. 5V。因此，被選字線上的存儲器單元不應(yīng)該傳導(dǎo)強電流，即使其閾值電壓在Vgs以下。在步驟1714中，感測被編程到C狀態(tài)的存儲器單元的位線。如果被驗證的存儲器單元的閾值電壓低于其目標(biāo)狀態(tài)，則其應(yīng)當(dāng)導(dǎo)通并且傳導(dǎo)可以被檢測到的大電流。例如，圖IlB的電流感測1132可以基于1。611確定該存儲器單元是否傳導(dǎo)了大電流。注意到，可以使用其它感測技術(shù)。
在步驟1715中，可以升高針對C狀態(tài)而進行驗證的存儲器單元的位線的電壓。例如位線電壓被升高至2. 5V。這可以助于在過程的稍后步驟期間防止擊穿傳導(dǎo)。作為另一可替選，位線可以被浮置。在步驟1716中，施加至SGS的電壓被升高至足以使具有針對B狀態(tài)進行驗證的存儲器單元的NAND串能夠傳導(dǎo)的電平。參照圖17B，SGS被升高至電平“B”。作為示例，施加至SGS的電壓被升高至2. OV+Vt，其中閾值電壓是SGS晶體管的閾值電壓。參照圖18B，標(biāo)記為A狀態(tài)、B狀態(tài)和C狀態(tài)的NAND串上的SGS晶體管的源極處的電壓都為約2. 0V。由于
2.OV也被施加至位線，所以，這應(yīng)該不足以使標(biāo)記為A狀態(tài)的NAND串上的電流傳導(dǎo)。然而，標(biāo)記為B狀態(tài)的NAND串應(yīng)該能夠?qū)﹄娏鬟M行傳導(dǎo)。注意到，因為被編程到C狀態(tài)的存儲器單元的位線被升高至2. 5V(或已經(jīng)被浮置)，所以對于這些NAND串不應(yīng)存在傳導(dǎo)電流。在步驟1718中，感測被編程到B狀態(tài)的存儲器單元的位線。如果被驗證的存儲器單元的閾值電壓低于其目標(biāo)狀態(tài)，則其應(yīng)當(dāng)導(dǎo)通并且傳導(dǎo)可以被檢測到的大電流。例如，圖IlB的電流感測1132可以基于1。611確定該存儲器單元是否傳導(dǎo)了大電流。注意到，可以使用其它感測技術(shù)。在步驟1719中，可以升高針對B狀態(tài)而進行驗證的存儲器單元的位線的電壓。例如位線電壓被升高至2. 5V。這可以助于在過程的稍后步驟期間防止擊穿傳導(dǎo)。作為另一可替選，位線可以被浮置。在步驟1720中，施加至SGS的電壓被升高至足以使具有針對A狀態(tài)進行驗證的存儲器單元的NAND串能夠傳導(dǎo)的電平。參照圖17B，SGS是被升高至電平“A”。作為示例，施加至SGS的電壓被升高至2. 5V+Vt，其中Vt是SGS晶體管的閾值電壓。參照圖18C，標(biāo)記為A狀態(tài)、B狀態(tài)和C狀態(tài)的NAND串上的SGS晶體管的源極處的電壓都為約2. 5V。由于僅
2.OV也被施加至其NAND串，所以這應(yīng)該不足以使標(biāo)記為A狀態(tài)的NAND串上的電流傳導(dǎo)。然而，因為被編程到B狀態(tài)和C狀態(tài)的存儲器單元的位線被升高至2. 5V(或已經(jīng)被浮置)，所以對于這些NAND串不應(yīng)存在傳導(dǎo)電流。在步驟1722中，感測被編程到A狀態(tài)的存儲器單元的位線。如果被驗證的存儲器單元的閾值電壓低于其目標(biāo)狀態(tài)，則其應(yīng)當(dāng)導(dǎo)通并且傳導(dǎo)可以被檢測到的大電流。該可能的導(dǎo)通電流(1。611)被顯示為短劃線。例如，圖IlB的電流感測1132可以基于1。611確定該存儲器單元是否傳導(dǎo)了大電流。注意到，可以使用其它感測技術(shù)。在這一點上，所有狀態(tài)被驗證并且過程完成。注意到，對于被驗證為已達到其預(yù)期狀態(tài)的任何存儲器單元，編程可以被鎖定以使得其不受進一步編程脈沖的影響。圖19是具有晶體管以助于在當(dāng)執(zhí)行逆向感測時控制Vds的NAND串的一個實施例的圖示。當(dāng)在同一時刻驗證不同的參考電平時，圖19的電路可以減少或消除擊穿傳導(dǎo)。圖19的電路可以與圖16A的過程和圖16B的時序圖一起使用。例如，在圖16B中至SGS的電壓和SGS在感測所有狀態(tài)期間斜升一次。這與圖17A和17B中所示的技術(shù)形成對照，在該技術(shù)中，在感測不同狀態(tài)期間SGS被斜(ramp)至不同電壓。在一些實施例中，在沒有擊穿傳導(dǎo)風(fēng)險的情況下，圖19的電路用于同時驗證兩個以上的狀態(tài)。在一個實施例中，所有狀態(tài)被同時驗證。在圖19中的NAND串包括其柵極連接到S⑶晶體管的耗盡型NMOS晶體管。具體地，耗盡型NMOS晶體管的柵極連接到S⑶晶體管的漏極。在這個示例中，Vs被施加至位線并且2. 5V被施加至源極線。晶體管S⑶的柵極被施加2. 5V+Vtsgd (Vtsgd是晶體管S⑶的閾值電壓)。晶體管SGS的柵極被施加2. 5V+Vtsgs (Vtsgs是晶體管SGS是閾值電壓)。這 可能導(dǎo)致節(jié)點A為約Vs而節(jié)點B為約Vs-Vth NM0S，其中Vth NMOS是NMOS晶體管的閾值電壓。如果NMOS晶體管的閾值電壓為約-O. 5V，則節(jié)點B將為約Vs+0. 5V。因此，NAND串兩端的電壓將為位線電壓以上約O. 5V。注意到，如果位線電壓為Vs+△，則節(jié)點B處的電壓將為約Vs+Λ+Ο. 5V。此外，NAND串兩端的電壓將為約O. 5V。同樣注意到，這意味著被選擇用于驗證的存儲器單元的Vds可以為約O. 5V。保持Vds處于相對低的值可以防止擊穿傳導(dǎo)。應(yīng)用不同交叉耦合補償量本文中公開的用于驗證多個狀態(tài)的感測方案可用于在編程或讀取期間的交叉耦合補償。交叉耦合補償可用于對在浮置柵極上存儲的表觀電荷中的偏移進行補償，該偏移可由于基于相鄰浮置柵極中存儲的電荷的電場耦合而出現(xiàn)。這個浮置柵極與浮置柵極的耦合現(xiàn)象在U.S.專利5，867，429中描述，通過引用方式將其全部內(nèi)容并入本文中。浮置柵極與浮置柵極的耦合現(xiàn)象最顯著的出現(xiàn)在以將不同時間被編程的相鄰存儲器單元集合之間。例如，第一存儲器單元被編程以將電荷電平添加至該第一存儲器單元的與一個數(shù)據(jù)集合對應(yīng)的浮置柵極。接著，一個或多個相鄰存儲器單元被編程以將電荷電平添加至該相鄰存儲器單元的與第二數(shù)據(jù)集合對應(yīng)的的浮置柵極。在一個或多個相鄰存儲器單元被編程之后，由于耦合到第一存儲器單元的相鄰存儲器單元上的電荷的影響，所以從第一存儲器單元讀取的電荷電平看上去與被編程的不同。來自相鄰存儲器單元的耦合可使表觀電荷電平偏移讀取足夠的量以導(dǎo)致存儲的數(shù)據(jù)錯誤讀取。在一個實施例中，在讀取操作期間，沿被選字線的每個存儲器單元的位線根據(jù)在相鄰字線上的存儲器單元的讀取Vt或者根據(jù)相鄰存儲器單元在給定其讀取Vt下的估計狀態(tài)而被偏壓，注意到，可能不知道相鄰單元被編程到的實際狀態(tài)。此外，由相鄰單元感應(yīng)的交叉耦合可以隨其當(dāng)前閾值電壓而非其編程狀態(tài)而變。在一個實施例中，在編程期間，沿被選字線的每個存儲器單元的位線根據(jù)在相鄰字線上的存儲器單元的預(yù)期狀態(tài)而被偏壓。圖20示出了在讀取期間施加交叉耦合補償?shù)倪^程的一個實施例的流程圖。通常，該過程對在當(dāng)讀取被選存儲器單元時相鄰字線上的存儲器單元的狀態(tài)具有的影響進行補償。該過程可以采用向不同位線施加不同電壓的感測技術(shù)。例如，可以使用圖10、圖14A或圖14B的過程。在一些實施例中，使用了逆向感測。例如，存儲器單元電流可以以圖9B中所示的方向流動。在一些實施例中，使用了正向檢測。例如，存儲器單元電流可以以圖9C中所示的方向流動。在以下描述中術(shù)語“目標(biāo)字線”指的是具有最終要被讀取的存儲器單元的字線。目標(biāo)字線也可以被稱為WLn。在步驟2002中，與目標(biāo)字線相鄰的字線上的存儲器單元被讀取，以確定至少高閾值電壓組和低閾值電壓組。例如，WLn+Ι上的存儲器單元被讀取，以確定至少高閾值電壓組和低閾值電壓組。例如，擦除狀態(tài)或A狀態(tài)中的存儲器單元可被認(rèn)為是低閾值電壓組，而B狀態(tài)或C狀態(tài)中的存儲器單元可以被認(rèn)為是高閾值電壓組。不需要確定每個存儲器單元的確切狀態(tài)。例如，可以執(zhí)行單一讀取以確定閾值電壓高于還是低于Vrb(見圖8A)。注意到，存儲器單元可以被編程到四個以上的狀態(tài)。還注意到，如果期望的話，存儲器單元可以基于其閾值電壓而被放置到兩個以上的組中。例如，可能存在高、中、和低閾值電壓組。在步驟2004和2006中，適合電壓被施加至位線，以在當(dāng)被選存儲器單元被讀取時補償相鄰存儲器單元的閾值電壓的影響。例如，如果相鄰存儲器單元處于低閾值電壓組，則·Vs可能被施加至位線。另一方面，如果相鄰存儲器單元處于高閾值電壓組，則Vs-Λ可能被施加至位線。具有施加至其的VS-Λ的存儲器單元在讀取期間可能會經(jīng)歷其閾值電壓明顯上移△。因此，可以基于由于具有高Vt的相鄰存儲器單元造成的交叉耦合而致使的期望偏移來選擇Λ，在一個實施例中，Vd和Vd的+ Λ被施加至位線。在步驟2008中，Vcgrv被施加至被選字線并且Vread被施加至未被選字線。電壓Vcgrv可以被選擇，以創(chuàng)建適用于針對目標(biāo)Vt進行測試的被選存儲器單元的Vgs。例如，針對其相鄰存儲器單元具有低Vt的存儲器單元，Vgs可以為Vcgrv-Vs。在這種情況下，Vcgrv-Vs可能等于被用于測試的閾值電壓。其相鄰存儲器單元具有高閾值電壓的存儲器單元的Vgs可以為Vcgrv- (Vs- Δ )。在給定交叉耦合效應(yīng)的補償下，這個Vgs也可以測試被選存儲器單元的閾值電壓是否近似為目標(biāo)Vt。在步驟2010中，位線被感測，以確定被選存儲器單元的閾值電壓高于/低于目標(biāo)Vt0該過程對于其它目標(biāo)閾值電壓可以重復(fù)進行。然而，確定相鄰存儲器單元狀態(tài)的初始步驟不需要重復(fù)。在一個實施例中，在編程期間執(zhí)行交叉耦合補償。例如，WLs可以一個接一個的被編程，以使得WLn+Ι在WLn之后被編程。在一個實施例中，在編程存儲器單元塊之前其被擦除。因此，在WLn上的目標(biāo)存儲器單元的編程期間，WLn+Ι中的存儲器單元被擦除。因此，當(dāng)WLn+Ι被編程時，根據(jù)WLn+Ι中的相鄰存儲器單元的閾值電壓，WLn中的存儲器單元的讀取閾值電壓可以被上移。為了補償這個電壓偏移，可基于WLn+Ι中的相鄰存儲器單元的期望狀態(tài)(在其被編程之后可表示其閾值電壓)，來調(diào)整在當(dāng)對WLn上的目標(biāo)存儲器單元進行編程時使用的驗證電平。例如，如果WLn+Ι上的相鄰存儲器單元要保持在擦除狀態(tài)，則在WLn上的目標(biāo)存儲器單元編程期間當(dāng)驗證該目標(biāo)存儲器單元時使用“標(biāo)稱”驗證電平“V”。另一方面，如果WLn+Ι上的相鄰存儲器單元將被編程到另一狀態(tài)(例如，A狀態(tài)、B狀態(tài)、或C狀態(tài))，則在目標(biāo)存儲器單元的驗證期間V-Vs的驗證電平可以被施加至位線。電壓Vs是應(yīng)該對由于相鄰存儲器單元的稍后編程而造成的表觀閾值電壓偏移所誘導(dǎo)的期望交叉耦合進行補償?shù)闹怠Ｒ虼?，被施加至位線的電壓可以隨相鄰存儲器單元將被編程到的狀態(tài)改變。
讀取軟位在一個實施例中，通過在不同閾值電壓下同時讀取來讀取軟位。讀取軟位可用于提高ECC糾錯能力。圖21示出存儲器單元的閾值電壓分布，并且將用于協(xié)助討論讀取軟位。圖21示出了 8個閾值電壓分布。相鄰閾值電壓分布彼此重疊。為了確定每個存儲器單元的編程狀態(tài)，電壓窗口可以被分成八個電壓帶，這可通過使用七個讀取閾值Vrl、Vr2、…Vr7實行。如果期望更高的讀取分辨率以為了提高ECC糾錯能力，則可在電壓帶的邊緣附近執(zhí)行額外讀取。在圖21中示出的示例中，額外讀取被執(zhí)行在從第一位置(Vrl、Vr2、…Vr7)的位置+ Λ和-Λ處。因此，在21個不同的閾值電壓處的測量結(jié)果被收集?？梢允褂妙~外的讀取閾值，以用于確定存儲器單元的閾值電壓是否接近電壓帶邊緣。這個信息可以用于將可靠性估計指派給可由“軟"ECC解碼器使用的讀取單元的位。使用軟位的進一步的細節(jié)被描述在于2007年3月31日提交的題為“Soft Bit Data Transmission for ErrorCorrection Control in Non-volatile Memory，，的公開 U. S.專利申請 2008/0244338 中，為了所有目的而通過引用方式將其并入本文中。
在一個實施例中，前七個感測操作在讀取閾值Vrl、Vr2、…Vr7下實行。這些前七個感測操作可以以每個感測操作在電壓之一下進行讀取而順序執(zhí)行。隨后，7個額外的感測操作可以以每個單獨感測操作在兩個不同閾值電壓下進行感測而執(zhí)行。例如，一個感測操作在Vrl+Λ處和在Vrl-Λ處進行感測，隨后另一個感測操作在Vr2+Λ處和在Vr2_A處進行感測，依此類推。本文中公開的各種技術(shù)可以用于同時感測兩個不同的閾值電壓。這減少了所使用的感測操作的數(shù)量。圖22是讀取軟位的過程的一個實施例的流程圖。在步驟2202中，“η”個感測操作在“η”個參考電壓下執(zhí)行。例如，七個感測操作在位置(Vrl、Vr2、…Vr7)下執(zhí)行。這些初始位置可以落入每個數(shù)據(jù)狀態(tài)之間的閾值電壓的重疊范圍內(nèi)。例如，Vl落入狀態(tài)O和狀態(tài)I重疊的范圍內(nèi)。步驟2202確定每個非易失性存儲元件的閾值電壓大于還是小于“η”個參考電壓中的每個。這是基于位線上的存儲器單元的閾值電壓的在先讀取來確定施加至每個位線的適合電壓的一個實現(xiàn)方式(參見圖13D)。在步驟2204中，額外感測操作針對“η”個感測操作的每個而被執(zhí)行。額外感測操作中的每個包括在從“第η”個參考電壓的第一偏移電壓處感測具有大于“第η”個參考電壓的閾值電壓的子集中的第一非易失性存儲元件組的同時，在從“第η”個參考電壓的第二偏移電壓處感測具有小于“第η”個參考電壓的閾值電壓的子集中的第二非易失性存儲元件組。例如，在Vrl+Λ處感測其閾值電壓大于Vrl的存儲器單元，而同時在Vrl-Λ處感測其閾值電壓大于Vrl的存儲器單元。這是對其它七個位置(Vr2、Vr3、…Vr7)重復(fù)的。注意到，這些感測操作的每個在步驟2204中同時感測兩個不同的閾值電壓。在一個實施例中，在從“第η”個參考電壓的第一偏移電壓處進行感測包括在具有第一組中的非易失性存儲元件的NAND串兩端施加第一電壓差，并且感測第一組中的非易失性存儲元件的第一條件，以確定第一組中的非易失性存儲元件的閾值電壓高于還是低于從“第η”個參考電壓的第一偏移。此外，在從“第η”個參考電壓的第二偏移電壓處進行感測包括在具有第二組中的非易失性存儲元件的NAND串兩端施加第二漏極至源極電壓差，并且感測第二組中的非易失性存儲元件的第二條件，以確定第二組中的非易失性存儲元件的閾值電壓高于還是低于從“第η”個參考電壓的第二偏移。
在一個實施例中，在從“第η”個參考電壓的第一偏移電壓處進行感測包括向第一組中的非易失性存儲元件施加第一柵極至源極電壓差，并且響應(yīng)于該第一柵極至源極電壓差而感測第一組中的非易失性存儲元件的第一條件，以確定第一組中的非易失性存儲元件的閾值電壓高于還是低于從“第η”個參考電壓的第一偏移。此外,在從“第η”個參考電壓的第二偏移電壓處進行感測包括向第二組中的非易失性存儲元件施加第二柵極至源極電壓差，并且響應(yīng)于該第二柵極至源極電壓差而感測第二組中的非易失性存儲元件的第二條件，以確定第二組中的非易失性存儲元件的閾值電壓高于還是低于從“第η”個參考電壓的第二偏移。在一個實施例中，在從“第η”個參考電壓的第一偏移電壓處進行感測包括向第一組中的非易失性存儲元件施加第一漏極至源極電壓差，并且響應(yīng)于該第一漏極至源極電壓差而感測第一組中的非易失性存儲元件的第一條件，以確定第一組中的非易失性存儲元件的閾值電壓高于還是低于從“第η”個參考電壓的第一偏移。此外,在從“第η”個參考電壓的第二偏移電壓處進行感測包括向第二組中的非易失性存儲元件施加第二漏極至源極電壓差，并且響應(yīng)于該第二漏極至源極電壓差而感測第二組中的非易失性存儲元件的第二條件，以確定第二組中的非易失性存儲元件的閾值電壓高于還是低于從“第η”個參考電壓 的第二偏移。
_0] 執(zhí)行二進制搜索在一個實施例中，通過在一個時刻對一個以上的閾值電壓進行感測來有效執(zhí)行存儲器單元的閾值電壓的二進制搜索。圖23Α是執(zhí)行二進制搜索的過程的一個實施例的流程圖。搜索有效地確定沿被選字線的多個存儲器單元的閾值電壓。搜索發(fā)生在閾值電壓的窗口“W”上，該窗口可以是任意間隔。圖23Β示出示例范圍“W”，其將在討論圖23Α時被參照。參照圖21，W可以包括所有狀態(tài)0-7。可替選地，W的范圍可以從約Vrl至Vr3或一些其它小范圍。在步驟2302中，在窗口的中點處進行感測，該中點被稱為“W/2”。此步驟可以涉及當(dāng)向所有被選位線施加相同條件時，向被選字線施加讀取電壓。在步驟2304中，位線被偏壓在兩個不同電平之一處，以在W/4和3W/4處進行感測。如果存儲器單元的閾值電壓低于W/2，則在W/4處進行感測。如果存儲器單元的閾值電壓高于W/2，則在3W/4處進行感測。注意到，步驟2304向位線施加電壓，該位線是基于存儲器單元的閾值電壓的在先讀取而確定的。在一個實施例中，不同位線偏壓條件導(dǎo)致不同的Vgs用于不同的存儲器單元，以允許針對不同閾值電壓進行測試。在一個實施例中，不同位線偏壓條件導(dǎo)致不同的Vds用于不同的存儲器單元，以允許針對不同閾值電壓進行測試。在一個實施例中，不同位線偏壓條件導(dǎo)致不同NAND串兩端的不同電壓，以允許針對不同閾值電壓進行測試。在步驟2306中，在W/4和3W/4處進行感測。在步驟2306中，這兩個電平(W/4和3W/4)使用相同操作進行測試。例如，讀取電壓可以被施加至被選字線，而同時不同偏壓條件被施加至兩個位線組。也就是說，針對一組存儲器單元，確定其閾值電壓高于/低于W/4，并且針對第二組存儲器單元，確定其閾值電壓高于/低于3W/4。這些確定可以在同一時刻進行。例如，該確定可以在向被選字線施加讀取電壓之后通過感測位線的某一條件來進行。在步驟2308中，位線被偏壓在四個不同電平之一處，以在1/8、31/8、51/8、和7胃/8處進行感測。如果存儲器單元的閾值電壓低于W/4，則在W/4處進行感測。如果存儲器單元的閾值電壓在W/4和W/2之間，則在3W/8處進行感測。如果存儲器單元的閾值電壓在W/2和3W/4之間，則在5W/8處進行感測。如果存儲器單元的閾值電壓高于3W/4，則在7W/8處進行感測。因此，對每個存儲器單元的閾值電壓執(zhí)行二進制搜索。注意到步驟2308向基于存儲器單元的閾值電壓的在先讀取而確定的位線施加電壓。在一個實施例中，不同位線偏壓條件導(dǎo)致不同的Vgs用于不同的存儲器單元，以允許針對不同閾值電壓進行測試。在一個實施例中，不同位線偏壓條件導(dǎo)致不同的Vds用于不同的存儲器單元，以允許針對不同閾值電壓進行測試。在一個實施例中，不同位線偏壓條件導(dǎo)致不同NAND串兩端的不同電壓，以允許針對不同閾值電壓進行測試。注意到，不需要在同一時間測試全部四個條件。而是，可以在一個時刻測試兩個條件。例如，W/8和3W/8可以針對一個操作進行測試，而5W/8和7W/8可以針對另一個操作進行測試。在步驟2310中，在W/8、3W/8、5W/8、和7W/8處進行感測。也就是說，針對一組存儲器單元，確定其閾值電壓高于/低于W/8，針對第二組存儲器單元，確定其閾值電壓高于/ 低于3W/8，針對第三組存儲器單元，確定其閾值電壓高于/低于5W/8，并且針對第四組存儲器單元，確定其閾值電壓高于/低于7W/8。這些確定可以在同一時刻進行。例如，該確定可以提供在向被選字線施加讀取電壓之后感測位線的某一條件來進行。該搜索可以類似方式繼續(xù)，以確定閾值電壓處于更細粒度水平。示例感測電路圖24示出了感測電路的一個實施例，該電路可用于偏壓位線和感測位線情況，以確定位線上的被選存儲器單元的閾值電壓。感測電路可執(zhí)行“逆向感測”，其中被選存儲器單元電流從源極線流至位線。感測電路能夠?qū)⑽痪€偏壓到幾個不同電壓。除非另有指明，否則大量感測電路(例如平面上的64K感測電路)一般接收公共控制信號，并且訪問一個或多個公共電源。關(guān)于電源，感測電路中的晶體管柵極電壓可以由大組感測電路的邊緣處的全局電路來提供。針對每個位線、每隔一個位線或以其它方式提供感測電路的單獨復(fù)制。然而，通過以不同方式操作與不同位線關(guān)聯(lián)的感測電路，可建立不同位線偏壓。因此，在同一時刻，不同的感測電路可針對不同的閾值電壓來測試。作為另一示例，不同的感測電路可給被選字線的不同存儲器單元提供不同的交叉耦合補償量。一個或多個控制電路可將命令傳達給每個感測電路來配置它們以及交換數(shù)據(jù)(例如讀取和寫入數(shù)據(jù))。感測電路可將三個不同的電壓提供給位線。例如，感測電路在感測位線條件之前可將位線預(yù)充電至三個不同電壓中的一個以讀取或驗證被選存儲器單元。簡要參照圖9B，感測放大器可為未被選位線提供Vs、Vs-Λ和第三電壓。例如，感測放大器可以分別將
2.1V、1. 5V和2. 5V提供給位線。應(yīng)意識到的是，可以對感測放大器進行修改，以將額外電壓提供給位線。因此，通過適合修改，可將四個不同電壓提供給位線，如在圖18A中示出的那樣。在本文中的感測電路中的晶體管例如可以包括nMOSFETs (nMOSs)和pMOSFET (pMOSs)。簡而言之，感測電路包括位線偏壓晶體管，其有助于在位線2468上建立三個不同的電壓。感測電路還包括連接到感測節(jié)點(SEN)的感測偏壓晶體管。感測偏壓晶體管提供了用于感測位線2468的兩個不同路徑。感測電路包括FLAG晶體管，其輸入信號FLG并輸出INV。感測電路包括LATCH晶體管，其輸入信號LAT并輸出INT。以下描述細節(jié)。位線2468被連接到感測電路。位線2468與BLS晶體管2470和BLC (位線鉗)晶體管2472通信，該BLC晶體管2472耦合到COM路徑。BLS晶體管2472可以是高電壓晶體管，其將可以包括低電壓晶體管的感測電路與存儲器陣列的高電壓隔開。在感測期間，BLS晶體管2472是導(dǎo)電的。在一個實施例中，BLC晶體管2472可通過控制其柵極電壓來鉗位位線2468上的電壓，并且在該晶體管的漏極上供應(yīng)足夠高的電壓(例如Vdd)。在一個實施例中，參考電壓被施加至被讀取的存儲器單元的控制柵極。如果參考電壓大于存儲器單元的閾值電壓，則該存儲器單元將導(dǎo)通并且在其源極和漏極之間傳導(dǎo)電流。如果參考電壓不大于該存儲器單元的閾值電壓，則該存儲器單元將不導(dǎo)通并且在其源極和漏極之間不傳導(dǎo)電流。在許多實現(xiàn)方式中，導(dǎo)通/不導(dǎo)通可以為連續(xù)轉(zhuǎn)變，以使得存儲器單元響應(yīng)于不同的控制柵極電壓來傳導(dǎo)不同的電流。如果存儲器單元導(dǎo)通并傳導(dǎo)電流，傳導(dǎo)的電流將導(dǎo)致節(jié)點SEN上的電壓變化，以有效地改變電容器2450兩端的電壓。如果節(jié)點SEN上的電壓在預(yù)定的感測周期期間改變?yōu)轭A(yù)定的電平，則感測放大器報告該存儲器單元響應(yīng)于控制柵極電壓而導(dǎo)通?！じ袦y電路包含感測偏壓晶體管2456、2458、2460和2462，其將位線2468連接到感測節(jié)點SEN。感測晶體管2456和2460通過晶體管2472和2470而被連接到位線。感測晶體管2458和2462連接至SEN。感測偏壓晶體管2456和2458在晶體管2472和SEN之間提供了一個路徑。感測偏壓晶體管2460和2462在晶體管2472和SEN之間提供了第二路徑。感測節(jié)點(SEN)連接到感測電容2450，該感測電容2450連接到CLK信號。信號INV、INT、XXPl和XXP2被施加至感測晶體管的柵極以控制感測。以下結(jié)合圖26A和26B來論述進一步細節(jié)。感測節(jié)點(SEN)經(jīng)由晶體管2454而連接到COM路徑(并且從而連接到BLC晶體管2472)，該晶體管2454具有施加至其柵極的信號ΧΧ0。感測節(jié)點(SEN)還連接到晶體管2448，該晶體管2448具有施加至其柵極的信號HHL。晶體管2448連接到Vsense(V，該Vsense是SEN在感測之前剛剛被設(shè)置為的電壓。例如，Vsense可以接地。感測節(jié)點SEN連接到節(jié)點BUS，該節(jié)點BUS輸出指示存儲器單元是否導(dǎo)通的值。具體地，SEN節(jié)點連接到晶體管2446的柵極。晶體管2446通過晶體管2145和2430連接到BUS (總線)。因此，信號STR可以被施加至晶體管2415并且信號NCO可以被施加至晶體管2430以將SEN與BUS連接/斷開。感測電路包括位線偏壓晶體管2402、2404、2406、2408、2412和2412。簡而言之，這些晶體管用于將位線偏壓至三個不同電壓中的一個。這些晶體管受控于信號INT、INV,FLA,FLB,FLC和FLG。分別從FLAG和LATCH的輸出輸入信號INT和INV。信號FLA、FLB和FLC對應(yīng)于位線要被偏壓至的三個電壓中的那個。在一個實施例中，控制電路產(chǎn)生FLA、FLB和FLC。以下論述進一步細節(jié)。如前所述，F(xiàn)LAG輸入FLG并且輸出INV。在一個實施例中，通過在BUS上建立信號并且使晶體管2430和2416導(dǎo)通以建立FLG，從而建立INV的初始值。注意到，控制晶體管2430受控于NC0，并且晶體管2416受控于FC0。信號STF和FRB被施加至晶體管2420和2422以從FLG產(chǎn)生INV。注意到，INV可以是相反的FLG。如前所述，LATCH輸入LAT并且輸出INT。在一個實施例中，通過在BUS上建立信號并且使晶體管2430和2444導(dǎo)通以建立LAT，從而建立INT的初始值。注意到，晶體管2444受控于LCO。信號STL和PRS可以用于從LAT產(chǎn)生INT。圖25A、25B、和25C示出用于逆向感測實施例的圖24的位線偏壓晶體管的操作的細節(jié)。圖25A、25B、和25C示出施加至位線偏壓晶體管的柵極的電壓以在感測存儲器單元之前在位線上建立適當(dāng)電壓。圖25A、25B、和25C中的每個示出用于將位線偏壓至不同電平的操作。圖25A示出用于將位線偏壓至最高電壓的操作。圖25A示出將偏壓電流供應(yīng)給位線的晶體管2410和2412，該位線可以被充電至Vdd (例如，2. 5V)。注意到，Vbias (V偏壓)可以為較低的電壓例如地。圖25B示出用于將位線偏壓至中電壓的操作。圖25B示出從位線吸收偏壓電流的晶體管2404和2408，該位線可以被充電至中電壓(例如，2. IV)。注意到，充電電流從位線流至電源(Vbias)。圖25C示出用于將位線偏壓至低電壓的操作。圖25C示出從位線吸收偏壓電流的晶體管2404和2406，該位線可以被充電至低電壓(例如，I. 5V)。注意到，充電電流從位線流至電源(Vbias)。作為示例，高電壓可以用于偏壓未被選位線，中電壓可以為Vs(見圖9B)，并且低電壓可以為Vs-Λ。許多其它可能性是存在的。注意到，晶體管2402、2404、2406、和2408為圖IlA和IlB的電流沉1130的一個實施例。注意到，晶 體管2410和2412為圖IlA和IlB的電流源1230 —個實施例。還注意到，圖24中的晶體管2474、2472、和2470沒有在感測偏壓晶體管與位線之間描繪以簡化圖示。以下表格提供FLG、INV、LAT、以及INT的示例值以用于圖25A、25B和25C的操作。從圖24的論述中回想基于FLG和LAT由FLAG和LATCH生成信號INT和INV。因此，這些是在感測電路中內(nèi)部產(chǎn)生的信號。在一個實施例中，這些信號的值O對應(yīng)于OV而值I對應(yīng)于 Vdd 或 2. 5V。表格I
權(quán)利要求
1.一種用于操作包括非易失性存儲元件的多個NAND串的非易失性存儲設(shè)備的方法，所述方法包括 在所述多個NAND串的第一 NAND串兩端引起第一電壓差，所述第一 NAND串包括第一非易失性存儲元件(902)； 在所述多個NAND串的第二 NAND串兩端引起第二電壓差，所述第二 NAND串包括第二非易失性存儲元件，所述第二電壓差與所述第一電壓差不同，在與引起所述第一電壓差的同一時刻引起所述第二電壓差(904)； 在引起所述第一電壓差和所述第二電壓差的同時，將讀取電壓施加至與所述第一非易失性存儲元件和所述第二非易失性存儲元件關(guān)聯(lián)的字線(908)； 響應(yīng)于所述第一電壓差和所述讀取電壓而感測所述第一非易失性存儲元件的第一條件，以確定所述第一非易失性存儲元件的閾值電壓高于還是低于第一參考電壓(912);以及 響應(yīng)于所述第二電壓差和所述讀取電壓而感測所述第二非易失性存儲元件的第二條件，以確定所述第二非易失性存儲元件的閾值電壓高于還是低于第二參考電壓(914)。
2.根據(jù)權(quán)利要求I所述的方法，其中所述第一參考電壓與所述第二參考電壓不同。
3.根據(jù)權(quán)利要求I或2所述的方法，其中在所述第一NAND串兩端引起所述第一電壓差和在所述第二 NAND串兩端引起所述第二電壓差包括 為所述第一非易失性存儲元件引起第一柵極至源極電壓； 為所述第二非易失性存儲元件引起第二柵極至源極電壓，所述第二柵極至源極電壓不等于所述第一柵極至源極電壓。
4.根據(jù)權(quán)利要求I至3中的任一項所述的方法，其中引起所述第一電壓差和引起所述第二電壓差包括 在電連接到所述多個NAND串的公共源極線上建立第一電壓； 在與所述第一 NAND串關(guān)聯(lián)的第一位線上建立第二電壓，所述第二電壓小于所述第一電壓；以及 在與所述第二 NAND串關(guān)聯(lián)的第二位線上建立第三電壓，所述第三電壓小于所述第一電壓，所述第三電壓與所述第二電壓不同，所述讀取電壓大于所述第二電壓，所述讀取電壓大于所述第三電壓。
5.根據(jù)權(quán)利要求I至4中的任一項所述的方法，其中所述第一電壓差基于所述第一非易失性存儲元件被編程到的第一狀態(tài)，并且所述第二電壓差基于所述第二非易失性存儲元件被編程到的第二狀態(tài)。
6.根據(jù)權(quán)利要求I至5中的任一項所述的方法，其中所述第一電壓差基于比第三參考電壓大的所述第一非易失性存儲元件的閾值電壓，所述第二電壓差基于比所述第三參考電壓小的所述第二非易失性存儲元件的閾值電壓。
7.根據(jù)權(quán)利要求I或2所述的方法，其中在所述第一NAND串兩端引起所述第一電壓差和在所述第二 NAND串兩端引起所述第二電壓差包括 為所述第一非易失性存儲元件引起第一漏極至源極電壓； 為所述第二非易失性存儲元件引起第二漏極至源極電壓，所述第二漏極至源極電壓不等于所述第一漏極至源極電壓。
8.根據(jù)權(quán)利要求1，2或7所述的方法，其中引起所述第一電壓差和引起所述第二電壓差包括 在電連接到所述多個NAND串的公共源極線上建立第一電壓； 在與所述第一 NAND串關(guān)聯(lián)的第一位線上建立第二電壓，所述第二電壓大于所述第一電壓；以及 在與所述第二 NAND串關(guān)聯(lián)的第二位線上建立第三電壓，所述第三電壓大于所述第一電壓，所述第三電壓與所述第二電壓不同。
9.一種非易失性存儲設(shè)備，包括 非易失性存儲元件的多個NAND串(400)，所述NAND串包括具有第一非易失性存儲元件的第一 NAND串和具有第二非易失性存儲元件的第二 NAND串； 與所述多個NAND串關(guān)聯(lián)的多個字線(WL1、WL2、…)；以及 與所述非易失性存儲元件通信的一個或多個管理電路(244、220、242、240)，所述一個或多個管理電路在所述第一 NAND串兩端引起第一電壓差，所述一個或多個管理電路在所述第二 NAND串兩端引起第二電壓差，所述第二電壓差與所述第一電壓差不同，在與引起所述第一電壓差的同一時刻引起所述第二電壓差，在引起所述第一電壓差和所述第二電壓差的同時，所述一個或多個管理電路向所述第一字線施加讀取電壓，響應(yīng)于所述第一電壓差和所述讀取電壓，所述一個或多個管理電路感測所述第一非易失性存儲元件的第一條件，以確定所述第一非易失性存儲兀件的閾值電壓高于還是低于第一參考電壓，響應(yīng)于所述第二電壓差和所述讀取電壓，所述一個或多個管理電路感測所述第二非易失性存儲元件的第二條件，以確定所述第二非易失性存儲元件的閾值電壓高于還是低于第二參考電壓。
10.根據(jù)權(quán)利要求9所述的非易失性存儲設(shè)備，其中所述第一參考電壓與所述第二參考電壓不同。
11.根據(jù)權(quán)利要求9或10所述的非易失性存儲設(shè)備，其中為了在所述第一NAND串兩端引起所述第一電壓差和在所述第二 NAND串兩端引起所述第二電壓差，所述一個或多個管理電路為所述第一非易失性存儲元件引起第一柵極至源極電壓，并且為所述第二非易失性存儲元件引起第二柵極至源極電壓，所述第二柵極至源極電壓不等于所述第一柵極至源極電壓。
12.根據(jù)權(quán)利要求9至11中的任一項所述的非易失性存儲設(shè)備，其中為了引起所述第一電壓差和引起所述第二電壓差，所述一個或多個管理電路在電連接到所述多個NAND串的公共源極線上建立第一電壓，所述一個或多個管理電路在與所述第一 NAND串關(guān)聯(lián)的第一位線上建立第二電壓，所述第二電壓小于所述第一電壓，所述一個或多個管理電路在與所述第二 NAND串關(guān)聯(lián)的第二位線上建立第三電壓，所述第三電壓小于所述第一電壓，所述第三電壓與所述第二電壓不同，所述讀取電壓大于所述第二電壓，所述讀取電壓大于所述第三電壓。
13.根據(jù)權(quán)利要求9至12中的任一項所述的非易失性存儲設(shè)備，其中所述第一電壓差基于所述第一非易失性存儲元件被編程到的第一狀態(tài)，并且所述第二電壓差基于所述第二非易失性存儲元件被編程到的第二狀態(tài)。
14.根據(jù)權(quán)利要求9至12中的任一項所述的非易失性存儲設(shè)備，其中所述第一電壓差基于比第三參考電壓大的所述第一非易失性存儲元件的閾值電壓，并且所述第二電壓差基于比所述第三參考電壓小的所述第二非易失性存儲元件的閾值電壓。
15.根據(jù)權(quán)利要求9或10所述的非易失性存儲設(shè)備，其中為了在所述第一NAND串兩端引起所述第一電壓差，所述一個或 多個管理電路為所述第一非易失性存儲元件引起第一漏極至源極電壓，為了在所述第二 NAND串兩端引起所述第二電壓差，所述一個或多個管理電路為所述第二非易失性存儲元件引起第二漏極至源極電壓，所述第二漏極至源極電壓不等于所述第一漏極至源極電壓。
16.一種包括非易失性存儲元件的多個NAND串的非易失性存儲設(shè)備，所述設(shè)備包括 用于在所述多個NAND串的第一 NAND串兩端引起第一電壓差的裝置，所述第一 NAND串包括第一非易失性存儲元件； 用于在所述多個NAND串的第二 NAND串兩端引起第二電壓差的裝置，所述第二 NAND串包括第二非易失性存儲元件，所述第二電壓差與所述第一電壓差不同，在與引起所述第一點差的同一時刻引起所述第二電壓差； 用于在引起所述第一電壓差和所述第二電壓差的同時，將讀取電壓施加至與所述第一非易失性存儲元件和所述第二非易失性存儲元件關(guān)聯(lián)的字線的裝置； 用于響應(yīng)于所述第一電壓差和所述讀取電壓而感測所述第一非易失性存儲元件的第一條件，以確定所述第一非易失性存儲元件的閾值電壓高于還是低于第一參考電壓的裝置；以及 用于響應(yīng)于所述第二電壓差和所述讀取電壓而感測所述第二非易失性存儲元件的第二條件，以確定所述第二非易失性存儲元件的閾值電壓高于還是低于第二參考電壓的裝置。
全文摘要
公開了用于在非易失性存儲設(shè)備中同時驗證或讀取多個狀態(tài)的方法和設(shè)備。公開了用于有效減小或排除非易失性存儲設(shè)備中的交叉耦合效應(yīng)的方法和設(shè)備。公開了用于在多個電壓處有效執(zhí)行讀取以搜索存儲單元的閾值電壓的方法和設(shè)備。在同一時刻讀取的不同NAND串上的存儲器單元可以針對不同閾值電壓電平進行測試。通過將不同柵極至源極電壓施加至正針對不同閾值電壓測試的存儲器單元，該存儲器單元可以針對不同閾值電壓進行測試。通過將不同漏極至源極電壓施加至存儲器單元，該存儲器單元可以針對不同閾值電壓進行測試。不同的交叉耦合效應(yīng)補償量可以被施加至在同一時刻讀取或編程的不同NAND串上的存儲器單元。
文檔編號G11C11/56GK102947887SQ201180016122
公開日2013年2月27日 申請日期2011年3月21日 優(yōu)先權(quán)日2010年3月25日
發(fā)明者埃蘭·沙龍, 李燕, 尼馬·莫赫萊西 申請人:桑迪士克以色列有限公司