專(zhuān)利名稱(chēng)：串行非易失性存儲(chǔ)器及解除存儲(chǔ)器寫(xiě)保護(hù)的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲(chǔ)器，尤其是涉及非易失性存儲(chǔ)器的寫(xiě)保護(hù)的設(shè)置和解除。
背景技術(shù)：
非易失性存儲(chǔ)器，例如EEPR0M(電可擦寫(xiě)可變成只讀存儲(chǔ)器)因其具有低功耗，被廣泛應(yīng)用于各種便攜設(shè)備，例如便攜式計(jì)算機(jī)，個(gè)人數(shù)字助理設(shè)備，數(shù)碼相機(jī)，手機(jī)。非易失性存儲(chǔ)器即使在設(shè)備斷電后也能夠保存數(shù)據(jù)。非易失性存儲(chǔ)器已經(jīng)發(fā)展出寫(xiě)保護(hù)功能，可降低將存儲(chǔ)器中儲(chǔ)存的數(shù)據(jù)錯(cuò)誤地擦除或覆蓋的風(fēng)險(xiǎn)。一般地，在便攜式設(shè)備中，程序代碼和系統(tǒng)數(shù)據(jù)，例如配置參數(shù)和其他固件是儲(chǔ)存在存儲(chǔ)器的一段中。為了可靠地保留重要的操作數(shù)據(jù)和程序代碼，有必要在存儲(chǔ)器中設(shè)置一個(gè)保護(hù)機(jī)制，以預(yù)防無(wú)意擦除或破壞系統(tǒng)數(shù)據(jù)。傳統(tǒng)EEPROM芯片通?？删哂腥N類(lèi)型的保護(hù)方法。第一種是永久軟件寫(xiě)保護(hù) (Permanent Software Write Protection，PSWP)，它是針對(duì)EEPROM設(shè)備中的數(shù)據(jù)陣列中的一段的不可逆保護(hù)，可由軟件永久設(shè)置。數(shù)據(jù)陣列的其他部分仍可被寫(xiě)操作。PSWP方法可以可靠地確保數(shù)據(jù)保護(hù)。但是，一旦向設(shè)備發(fā)送特別命令開(kāi)啟了永久軟件寫(xiě)保護(hù)，它是不可逆轉(zhuǎn)的。系統(tǒng)數(shù)據(jù)將永久儲(chǔ)存在給定的段中而無(wú)法作任何修改。這種方法對(duì)用來(lái)實(shí)施錯(cuò)誤恢復(fù)、系統(tǒng)升級(jí)以及系統(tǒng)改善的自由系統(tǒng)訪問(wèn)造成限制。另一種保護(hù)方法是硬件寫(xiě)保護(hù)，其是通過(guò)連接將WP針腳(寫(xiě)保護(hù)輸入針腳)連接到電源來(lái)實(shí)現(xiàn)的，這可以保護(hù)陣列不被寫(xiě)入或擦除，無(wú)論軟件寫(xiě)保護(hù)是否已開(kāi)啟。軟件寫(xiě)保護(hù)和硬件寫(xiě)保護(hù)的區(qū)別在后者使用EEPROM設(shè)備的WP針腳來(lái)保護(hù)整個(gè)數(shù)據(jù)陣列。此外，在軟件保護(hù)中，一旦發(fā)出了 PSWP命令，則它無(wú)法被逆轉(zhuǎn)，而硬件寫(xiě)保護(hù)可以通過(guò)將WP針腳連接到地電位來(lái)關(guān)閉。隨著廠商為電子產(chǎn)品開(kāi)發(fā)者生產(chǎn)上述存儲(chǔ)器，某些開(kāi)發(fā)者更希望擁有在生產(chǎn)產(chǎn)品是更改其內(nèi)容的自由度。一旦這些產(chǎn)品發(fā)布給終端用戶(hù)，存儲(chǔ)芯片的內(nèi)容應(yīng)被鎖定。 為滿足這一需求，某些存儲(chǔ)設(shè)備，例如Atmel EEPROM AT34C02B，已具有可逆軟件寫(xiě)保護(hù) (reversible Software Write Protection，RSWP)。這是通過(guò)發(fā)送命令給設(shè)備，由設(shè)備對(duì)可逆寫(xiě)保護(hù)寄存器編程來(lái)實(shí)現(xiàn)的。但是，無(wú)論是寫(xiě)保護(hù)還是可逆寫(xiě)保護(hù)都必須在發(fā)送特殊命令時(shí)結(jié)合在各種針腳上施加偏置。當(dāng)產(chǎn)品已經(jīng)連接到系統(tǒng)主板上時(shí)，施加偏置對(duì)產(chǎn)品開(kāi)發(fā)者來(lái)說(shuō)是不方便的。鑒于上述問(wèn)題，需要開(kāi)發(fā)一種具有方便且可靠的可逆軟件寫(xiě)保護(hù)功能的存儲(chǔ)設(shè)備，以允許產(chǎn)品開(kāi)發(fā)者視需要修改系統(tǒng)代碼并為終端用戶(hù)開(kāi)啟可靠的系統(tǒng)保護(hù)。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種方便且可靠的可逆寫(xiě)保護(hù)功能的非易失性存儲(chǔ)器。本發(fā)明還提供解除非易失性存儲(chǔ)器的寫(xiě)保護(hù)功能的方法。
本發(fā)明的一個(gè)方面提出一種串行非易失性存儲(chǔ)器，包括具有多個(gè)存儲(chǔ)區(qū)塊的非易失性存儲(chǔ)器陣列，這些多個(gè)存儲(chǔ)器區(qū)塊中的一個(gè)或多個(gè)具有鎖定或解鎖狀態(tài)。在串行非易失性存儲(chǔ)器中設(shè)置寫(xiě)保護(hù)電路模塊，其中配置有邏輯電路以用于識(shí)別指定的鎖定或解鎖信號(hào)序列，并根據(jù)鎖定或解鎖信號(hào)序列在一安全區(qū)域中設(shè)置保護(hù)狀態(tài)，以將多個(gè)存儲(chǔ)器區(qū)塊中的一個(gè)或多個(gè)置于鎖定或解鎖狀態(tài)。在此，解鎖信號(hào)序列包括至少兩個(gè)信號(hào)序列第一解鎖基本信號(hào)序列，具有ι至7個(gè)信號(hào)位，并被施加到存儲(chǔ)器的地址輸入針腳或邏輯低使能寫(xiě)保護(hù)輸入■針腳；第二解鎖序列，在所述第一解鎖序列之后被施加到存儲(chǔ)器的串行數(shù)據(jù)針腳。在本發(fā)明的一實(shí)施例中，寫(xiě)保護(hù)電路模塊還用于識(shí)別所述第一解鎖基本信號(hào)序列和第二解鎖信號(hào)序列的指定順序。在本發(fā)明的一實(shí)施例中，第一解鎖基本序列可包括4個(gè)信號(hào)位。在本發(fā)明的一實(shí)施例中，解鎖信號(hào)序列包括在所述第一解鎖序列被施加到所述地址針腳或所述際針腳的相同時(shí)鐘周期，施加于存儲(chǔ)器的串行數(shù)據(jù)針腳的第一解鎖SDA信號(hào)序列，其中所述第一解鎖SDA信號(hào)序列具有與所述第一解鎖基本信號(hào)序列相同的位數(shù)。在本發(fā)明的一實(shí)施例中，第二解鎖信號(hào)序列可包括三個(gè)字節(jié)的數(shù)據(jù)，第一字節(jié)包含設(shè)備地址，第二字節(jié)包含設(shè)備中的字節(jié)地址，第三字節(jié)包含數(shù)據(jù)。在本發(fā)明的一實(shí)施例中，寫(xiě)保護(hù)電路模塊從串行數(shù)據(jù)針腳接收鎖定信號(hào)序列，并產(chǎn)生鎖定命令，以設(shè)置安全區(qū)域的保護(hù)狀態(tài)為鎖定狀態(tài)。在本發(fā)明的一實(shí)施例中，鎖定序列可包括三個(gè)字節(jié)的數(shù)據(jù)，第一字節(jié)包含設(shè)備地址，第二字節(jié)包含設(shè)備中的字節(jié)地址，第三字節(jié)包含數(shù)據(jù)。本發(fā)明的另一方面提出一種用于解除串行非易失性存儲(chǔ)器的鎖定的方法，包括以下步驟向存儲(chǔ)器的地址針腳或邏輯低使能寫(xiě)保護(hù)輸入■針腳施加指定的第一解鎖基本信號(hào)序列，其中所述第一解鎖基本信號(hào)序列具有1-7個(gè)信號(hào)位；向存儲(chǔ)器的串行數(shù)據(jù)針腳施加第二解鎖信號(hào)序列。在本發(fā)明的一實(shí)施例中，第一解鎖信號(hào)序列可包括4個(gè)信號(hào)位。在本發(fā)明的一實(shí)施例中，上述的方法還包括在第一解鎖基本信號(hào)序列被施加到地址針腳或所述_針腳的相同時(shí)鐘周期，施加于存儲(chǔ)器的串行數(shù)據(jù)針腳的第一解鎖SDA信號(hào)序列，其中第一解鎖SDA信號(hào)序列具有與第一解鎖基本序列相同的位數(shù)。在本發(fā)明的一實(shí)施例中，第二解鎖序列包括三個(gè)字節(jié)的數(shù)據(jù)，第一字節(jié)包含設(shè)備地址，第二字節(jié)包含設(shè)備中的字節(jié)地址，第三字節(jié)包含數(shù)據(jù)。本發(fā)明由于采用以上技術(shù)方案，使之與現(xiàn)有技術(shù)相比，可以?xún)H通過(guò)發(fā)出軟件指令來(lái)使存儲(chǔ)區(qū)塊受到保護(hù)(也稱(chēng)為鎖定)以避免被無(wú)意擦除或編程，或不受保護(hù)(解鎖)，而不必再對(duì)存儲(chǔ)器額外施加偏置。


為讓本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，以下結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式
作詳細(xì)說(shuō)明，其中圖1是根據(jù)本發(fā)明一實(shí)施例的非易失性存儲(chǔ)器結(jié)構(gòu)框圖。圖2是本發(fā)明實(shí)施例的在鎖定和解鎖狀態(tài)之間切換的狀態(tài)轉(zhuǎn)換圖。
圖3A、圖;3B示出解鎖信號(hào)序列的示例。圖3C示出鎖定信號(hào)序列的示例。圖4A示出狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)換圖。圖4B示出根據(jù)本發(fā)明一實(shí)施例的狀態(tài)機(jī)的轉(zhuǎn)換順序的示例。圖5示出本發(fā)明一實(shí)施例的處理解鎖信號(hào)序列的邏輯電路圖。圖6示出本發(fā)明一實(shí)施例的處理解鎖信號(hào)序列的邏輯電路圖。圖7示出本發(fā)明一實(shí)施例的處理解鎖信號(hào)序列的邏輯電路圖。圖8示出本發(fā)明一實(shí)施例的產(chǎn)生解鎖命令信號(hào)的邏輯電路圖。圖9示出本發(fā)明一實(shí)施例的產(chǎn)生解鎖命令信號(hào)的邏輯電路圖。圖10示出本發(fā)明一實(shí)施例的產(chǎn)生命令信號(hào)以更改訪問(wèn)控制狀態(tài)的邏輯電路圖。圖11示出本發(fā)明一實(shí)施例的產(chǎn)生鎖定命令信號(hào)的邏輯電路圖。圖12示出本發(fā)明一實(shí)施例的識(shí)別鎖定或解鎖信號(hào)序列地址的邏輯電路圖。圖13示出本發(fā)明一實(shí)施例的設(shè)置更改訪問(wèn)控制狀態(tài)的權(quán)限的邏輯電路圖。
具體實(shí)施例方式本發(fā)明提供了非易失性存儲(chǔ)器以及相關(guān)方法，其允許僅通過(guò)發(fā)出軟件指令來(lái)使存儲(chǔ)區(qū)塊受到保護(hù)(也稱(chēng)為鎖定)以避免被無(wú)意擦除或編程，或不受保護(hù)(解鎖)，因此避免對(duì)存儲(chǔ)器額外施加偏置的不便操作?，F(xiàn)在參考附圖描述所要求保護(hù)的主題，在全部附圖中使用相同的參考標(biāo)號(hào)來(lái)指相同的元素。在以下描述中，為解釋起見(jiàn)，陳述了眾多具體細(xì)節(jié)以提供對(duì)所要求保護(hù)的主題的全面理解。然而，顯而易見(jiàn)的是，這些主題也可以不采用這些具體細(xì)節(jié)來(lái)實(shí)施。在其它情況下，以框圖形式示出了公知的結(jié)構(gòu)和裝置以便于描述本發(fā)明。圖1是本發(fā)明一實(shí)施例的具有串行接口的非易失性存儲(chǔ)器的簡(jiǎn)化框圖。在此，非易失性存儲(chǔ)器是即使在斷電時(shí)數(shù)據(jù)也不會(huì)被擦除的存儲(chǔ)器。具有串行接口的存儲(chǔ)器被稱(chēng)為“串行存儲(chǔ)器”。串行 EEPROM(ElectricallyErasable Programmable Read-Only Memory，電可擦除可編程只讀存儲(chǔ)器)通常在三種狀態(tài)下運(yùn)行編程碼(OP-Code)狀態(tài)，地址狀態(tài)和數(shù)據(jù)狀態(tài)。編程碼狀態(tài)通常是輸入到EEPROM設(shè)備的串行輸入針腳的前8位(bit)輸入，緊隨其后的是8- 位的地址，取決于設(shè)備深度，之后是要讀取或?qū)懭氲臄?shù)據(jù)。存儲(chǔ)器100具有多個(gè)輸入針腳SCL 161是串行時(shí)鐘針腳，用來(lái)輸入時(shí)鐘信號(hào)；SDA 164是串行數(shù)據(jù)針腳，用來(lái)輸入傳送輸入進(jìn)出設(shè)備；際163是邏輯低使能寫(xiě)保護(hù)輸入針腳； A2，Al和AO針腳162是選擇輸入，用來(lái)設(shè)定地址。參照?qǐng)D1，非易失性串行存儲(chǔ)器100包括EEPROM存儲(chǔ)陣列110。EEPROM存儲(chǔ)陣列 110進(jìn)一步包括多個(gè)存儲(chǔ)區(qū)塊。每一區(qū)塊擁有一個(gè)關(guān)聯(lián)的地址。一個(gè)或多個(gè)這樣的存儲(chǔ)區(qū)塊120可設(shè)置在鎖定(受保護(hù))狀態(tài)或解除鎖定(不受保護(hù))狀態(tài)。例如，存儲(chǔ)區(qū)塊OOH 至(存儲(chǔ)區(qū)塊的低地址半?yún)^(qū))，可以是受到寫(xiě)保護(hù)(鎖定)的指定區(qū)塊。存儲(chǔ)器100包括安全區(qū)域150，其中儲(chǔ)存了訪問(wèn)控制狀態(tài)。例如，當(dāng)訪問(wèn)控制狀態(tài)是“1”時(shí)，禁止針對(duì)存儲(chǔ)區(qū)塊120的擦除和編程操作。圖2示出存儲(chǔ)器100的鎖定和解鎖狀態(tài)之間的轉(zhuǎn)換。存儲(chǔ)區(qū)塊120的高地址半?yún)^(qū)可以是鎖定狀態(tài)210或解鎖狀態(tài)250。當(dāng)存儲(chǔ)區(qū)塊處于鎖定狀態(tài)210時(shí)，安全區(qū)域150中的訪問(wèn)控制狀態(tài)是“1”，禁止針對(duì)這些存儲(chǔ)區(qū)塊120的擦除或?qū)懭氩僮??？赏ㄟ^(guò)將訪問(wèn)控制狀態(tài)從“1”更改為“0”，來(lái)將鎖定狀態(tài)210轉(zhuǎn)換到解鎖狀態(tài)250。為了避免無(wú)意解除受保護(hù)存儲(chǔ)區(qū)塊的鎖定，以下將具體描述將鎖定狀態(tài)210的解鎖的各種方法和電路。如圖2所示，向存儲(chǔ)器施加兩種指定的解鎖信號(hào)序列，從而將存儲(chǔ)器的保護(hù)狀態(tài)從鎖定更改為解鎖狀態(tài)。指定的第一解鎖基本信號(hào)序列220是施加到地址針腳162(標(biāo)記為Α0-Α》的其中之一。在替代實(shí)施例中，第一解鎖基本信號(hào)序列是施加到邏輯低使能寫(xiě)保護(hù)輸入針腳_ 163。這一序列后跟隨指定的第二解鎖信號(hào)序列230，其施加到串行數(shù)據(jù)針腳 SDA 164。施加第一解鎖基本信號(hào)序列到地址針腳其中之一或■針腳的好處之一是改善解鎖過(guò)程的可靠性。對(duì)于典型的串行存儲(chǔ)設(shè)備，當(dāng)信號(hào)通過(guò)SDA針腳輸入時(shí)，地址針腳或際針腳在大部分時(shí)間維持在恒定的邏輯電平(邏輯高或低)。當(dāng)?shù)谝唤怄i基本信號(hào)序列，例如 “0101”被施加到這些輸入針腳之一時(shí)，存儲(chǔ)器的邏輯電路可以清楚地區(qū)分這一指定信號(hào)與其他序列信號(hào)輸入或系統(tǒng)噪聲/錯(cuò)誤。在圖2所示的替代實(shí)施例中，可以在指定的第一解鎖基本信號(hào)序列220被施加到地址針腳162其中之一或_針腳163的同一時(shí)鐘周期，在SDA針腳施加指定的第一解鎖 SDA信號(hào)序列222。第一解鎖SDA信號(hào)序列222可以確保第一解鎖基本信號(hào)序列被更可靠地識(shí)別，以避免系統(tǒng)將地址針腳其中之一或_針腳上的噪聲或者其他錯(cuò)誤錯(cuò)誤地識(shí)別為
第一解鎖基本信號(hào)序列。圖3A和圖;3B示出指定的第一解鎖信號(hào)序列300和指定的第二解鎖信號(hào)序列320 的示例。圖3A示出第一解鎖信號(hào)序列300包括第一解鎖基本信號(hào)序列310和第一解鎖SDA 信號(hào)序列305。其中，第一解鎖基本信號(hào)序列310包括4個(gè)信號(hào)位0101，其被施加到A2地址針腳。在此期間，指定的第一解鎖SDA信號(hào)序列305,0000被施加到SDA針腳。根據(jù)本發(fā)明的替代實(shí)施例，第一解鎖基本信號(hào)序列可包括介于1-7之間的任何數(shù)量的信號(hào)位。第一解鎖基本信號(hào)序列具有少于8個(gè)信號(hào)位的好處是進(jìn)一步改善解鎖過(guò)程的可靠性。如前文所述，編程碼通常是輸入給EEPROM設(shè)備的串行數(shù)據(jù)針腳的前8位輸入。相比之下，在第一解鎖基本信號(hào)序列輸入期間，SDA針腳接收少于8位的信號(hào)。存儲(chǔ)系統(tǒng)的邏輯電路可容易識(shí)別輸入305不是在傳統(tǒng)設(shè)備中有效的傳統(tǒng)輸入。結(jié)合地址針腳A2的輸入，系統(tǒng)能可靠地確定這是否確實(shí)是第一解鎖信號(hào)序列。在圖3A所示的示例中，施加到SDA的指定的第一解鎖SDA信號(hào)序列是“0000”。在替代實(shí)施例中，這一施加到SDA的序列可以是與施加到A2針腳的信號(hào)序列具有相同數(shù)量信號(hào)位的任何信號(hào)序列。例如，替代的指定序列305可以是“1001”。較佳地，如圖3A所示，施加到SDA針腳的指定的第一解鎖SDA信號(hào)序列305還包括開(kāi)始位312和停止位314。存儲(chǔ)系統(tǒng)通過(guò)確定當(dāng)時(shí)鐘信號(hào)SCL在邏輯高時(shí)是否有信號(hào)變換來(lái)識(shí)別開(kāi)始和停止位。例如，在時(shí)鐘信號(hào)為高電平期間，SDA上的信號(hào)從低變?yōu)楦?，即識(shí)別了開(kāi)始位。另一方面，如果在時(shí)鐘信號(hào)高電平期間SDA信號(hào)從高變?yōu)榈?，即識(shí)別了停止位。如圖2所示，緊接著第一解鎖信號(hào)序列，指定的第二解鎖信號(hào)序列320被施加到 SDA針腳。圖:3B提供了第二解鎖信號(hào)序列的示例，其包括3個(gè)字節(jié)第一字節(jié)322，“0，0，1， 0，A2，A1，A0，0”，作為設(shè)備(即存儲(chǔ)器)地址，作為設(shè)備內(nèi)的字節(jié)地址的第二字節(jié)324，以及作為數(shù)據(jù)的第三字節(jié)326。另外，在序列的開(kāi)始和結(jié)束分別具有開(kāi)始位327和停止位328。 使用兩個(gè)解鎖信號(hào)序列的優(yōu)勢(shì)之一是進(jìn)一步改善解鎖過(guò)程的可靠性。在替代實(shí)施例中，諸如三個(gè)或四個(gè)序列等多個(gè)序列也可用來(lái)解除保護(hù)狀態(tài)的鎖定。除了多個(gè)解鎖序列外，解鎖過(guò)程的可靠性還取決于這些序列的順序。例如，如果第二解鎖信號(hào)序列是在第一解鎖信號(hào)序列之前接收，則解鎖過(guò)程不會(huì)發(fā)生。這些過(guò)程的具體的方法和裝置將在以下描述。參照?qǐng)D2，當(dāng)存儲(chǔ)區(qū)塊210是處于解鎖狀態(tài)250時(shí)，可通過(guò)讀取、寫(xiě)入或擦除操作來(lái)訪問(wèn)存儲(chǔ)區(qū)塊。當(dāng)存儲(chǔ)區(qū)塊已被編程后，可通過(guò)向串行數(shù)據(jù)針腳SDA 164發(fā)出鎖定信號(hào)序列260來(lái)將解鎖狀態(tài)250轉(zhuǎn)換到鎖定狀態(tài)210。鎖定信號(hào)序列的一個(gè)示例參見(jiàn)圖3C，其中鎖定信號(hào)序列330包括第一字節(jié)332，“0，1，1,0, A2，Al，A0，0”，作為設(shè)備地址，作為設(shè)備內(nèi)的字節(jié)地址的第二字節(jié)334，以及作為數(shù)據(jù)的第三字節(jié)336。在這一例子中，字節(jié)地址和數(shù)據(jù)都被設(shè)置為邏輯低(零)。為了可靠地對(duì)非易失性存儲(chǔ)器鎖定和解鎖，以避免無(wú)意的寫(xiě)入或擦除操作，需要對(duì)設(shè)計(jì)的鎖定和解鎖信號(hào)序列進(jìn)行識(shí)別，以引起存儲(chǔ)器執(zhí)行相應(yīng)的鎖定和解鎖操作。盡管在存儲(chǔ)器的控制邏輯中配置這些識(shí)別電路，在本領(lǐng)域普通技術(shù)人員的能力之內(nèi)，但是為了證明本發(fā)明可被實(shí)施，以下將描述幾種適用的數(shù)字邏輯電路。回到圖1所示，存儲(chǔ)器100包括從地址寄存器&比較器160，其耦接到地址輸入針腳162。盡管這些地址輸入針腳主要用于提供地址信號(hào)，但是根據(jù)本發(fā)明的一實(shí)施例，這些針腳還用于輸入第一解鎖信號(hào)序列 220。存儲(chǔ)器包括控制邏輯模塊130，其耦接到從設(shè)備寄存器160，SCL和SDA輸入針腳。 控制邏輯模塊130包括主控制邏輯電路132和寫(xiě)保護(hù)電路模塊140。主控制邏輯電路132 包含以往用以控制存儲(chǔ)器工作的邏輯，例如包括狀態(tài)機(jī)(圖未示)以控制存儲(chǔ)器操作。寫(xiě)保護(hù)電路模塊140中配置有邏輯電路以識(shí)別指定的鎖定或解鎖信號(hào)序列，并根據(jù)鎖定或解鎖信號(hào)序列在安全區(qū)域150中設(shè)置保護(hù)狀態(tài)，以將存儲(chǔ)器區(qū)塊120中的一個(gè)或多個(gè)置于鎖定或解鎖狀態(tài)。圖4A示出狀態(tài)機(jī)400的狀態(tài)轉(zhuǎn)換圖。命令狀態(tài)410(CMD_STATE)用于命令輸入。在這一狀態(tài)，從SDA針腳解碼的信號(hào)被解釋為命令。當(dāng)存儲(chǔ)系統(tǒng)被啟動(dòng)時(shí)，其處于CMD_STATE 以接收命令。如果命令信號(hào)是有效的8位信號(hào)序列，則狀態(tài)機(jī)會(huì)轉(zhuǎn)換到地址狀態(tài)(ADDR_ STATE)415以接收地址數(shù)據(jù)，或讀取狀態(tài)(READ_STATE)420以讀取存儲(chǔ)器數(shù)據(jù)。但是，如果命令是無(wú)效信號(hào)序列，例如少于8位信號(hào)的序列，則狀態(tài)機(jī)會(huì)設(shè)置在等待狀態(tài)(WAIT_ STATE) 430以等待下一信號(hào)序列的開(kāi)始位。狀態(tài)機(jī)的等待狀態(tài)主要處理狀態(tài)機(jī)忙碌，無(wú)法獲取外部輸入信號(hào)，或者系統(tǒng)接收了無(wú)效信號(hào)序列的情形。在地址狀態(tài)(ADDR_STATE)，如果地址信號(hào)序列是有效8位序列，則狀態(tài)機(jī)會(huì)轉(zhuǎn)換到數(shù)據(jù)狀態(tài)(DATA_STATE)425，以接收將要儲(chǔ)存到由地址信號(hào)序列指定的存儲(chǔ)器位置的數(shù)據(jù)。圖4B提供了在指定的第一和第二解鎖信號(hào)序列輸入期間，狀態(tài)機(jī)的轉(zhuǎn)換過(guò)程的詳細(xì)描述。在開(kāi)始階段，狀態(tài)機(jī)處于CMD_STATE，在A2地址針腳維持第一解鎖基本信號(hào)序列，例如310。在這一時(shí)鐘周期，同時(shí)在SDA針腳維持第一指定解鎖SDA信號(hào)序列305， “0000”。由于序列305只包含4位信號(hào)，狀態(tài)機(jī)將其視為無(wú)效序列，且狀態(tài)機(jī)變更為WAIT_STATE。當(dāng)系統(tǒng)接收了 SDA針腳上的第二解鎖序列的開(kāi)始位327，狀態(tài)機(jī)再次處于CMD_ STATE。如圖4B所示，在第二次CMD_STATE期間，第二解鎖信號(hào)序列320到達(dá)SDA針腳。第二解鎖信號(hào)序列的第一字節(jié)322是有效命令序列，因此狀態(tài)機(jī)變更為ADDR_STATE以接收地址信息。第二解鎖信號(hào)序列的第二字節(jié)是有效地址信號(hào)序列，且狀態(tài)機(jī)變更為DATA_STATE 以接收數(shù)據(jù)，即第三字節(jié)的有效數(shù)據(jù)信號(hào)序列。在DATA_STATE后，狀態(tài)機(jī)返回WAIT_STATE， 在此期間邏輯電路處理這些信號(hào)序列。如圖1所示的存儲(chǔ)器系統(tǒng)100包括寫(xiě)保護(hù)電路模塊140，其運(yùn)行邏輯電路以確定來(lái)自輸入針腳的信號(hào)序列和來(lái)自主控制邏輯模塊132的信號(hào)。圖5提供了識(shí)別A2地址針腳上是否維持了指定的第一解鎖基本信號(hào)序列的裝置的例子。在這一示例中，邏輯電路500是在寫(xiě)保護(hù)電路模塊140中構(gòu)建。在圖5中，輸入 520是來(lái)自串行時(shí)鐘針腳SCL 161。在此，時(shí)鐘位的順序的定義是從7至0。指定的第一解鎖基本信號(hào)序列 310 的時(shí)序觸發(fā)為 0 (bit 7),1 (bit 6),0 (bit 5),1 (bit 4)。當(dāng) CMD_STATE 設(shè)置為“1”且在A2針腳維持序列0101時(shí)，在鎖存器測(cè)試針腳TEST_EN 510上產(chǎn)生邏輯高 (“1”)，作為第一解鎖信號(hào)序列的指示。在A2針腳維持0101后，A2繼續(xù)其名義功能，作為地址針腳。圖6提供了在A2針腳輸入第一解鎖信號(hào)序列期間，確定SDA針腳上是否施加了指定的第一解鎖SDA信號(hào)序列305的裝置示例。圖6所示的邏輯電路600是構(gòu)建在寫(xiě)保護(hù)電路模塊140 (圖1)中。在這一示例中，當(dāng)在A2針腳維持序列310時(shí)，在SDA針腳164維持序列305，“0000”。在電路600中，輸入620是來(lái)自串行時(shí)鐘針腳SCL 161的時(shí)鐘位。當(dāng)CMD_ STATE設(shè)為“ 1 ”且在SDA針腳維持序列0000時(shí)，在鎖存器測(cè)試針腳的輸出CMD_0000 (610) 產(chǎn)生邏輯高(“1”)，作為第一解鎖SDA信號(hào)序列的指示。圖7示出本發(fā)明一實(shí)施例的處理解鎖信號(hào)序列的邏輯電路圖。在這一示例中，邏輯電路700可構(gòu)建在寫(xiě)保護(hù)電路模塊140中。在圖7中，邏輯電路700獲得TEST_EN(510) 和CMD_0000(610)作為輸入。如果TEST_EN(510)和CMD_0000 (610)均為邏輯高“1”，則在鎖存器測(cè)試的輸出產(chǎn)生邏輯高(“1”)，F(xiàn)IRST_FLAG(710)。邏輯電路700不僅識(shí)別施加在A2和SDA上的指定的解鎖信號(hào)序列，它還提供裝置與電路900連接在一起，以確定指定的第一解鎖信號(hào)序列后是否確實(shí)跟隨指定的第二解鎖信號(hào)序列。如圖7所示，當(dāng)TEST_EN和CMD_0000為邏輯高“1”時(shí)，與非(NAND)門(mén)740的輸入針腳之一 750為高(“1”)。由于與非門(mén)740的其他兩個(gè)輸入為CMD_STATE和時(shí)鐘bit_3， 因此僅當(dāng)狀態(tài)機(jī)是在命令狀態(tài)且當(dāng)?shù)?個(gè)時(shí)鐘位(bitJB)到達(dá)時(shí)，針腳750的邏輯“1”可在D觸發(fā)器730的D輸入端產(chǎn)生邏輯“1”。D觸發(fā)器的Q輸出端在信號(hào)ST0P_PLS 720的正邊沿，即指定的第一解鎖SDA信號(hào)序列的停止位314的前沿，獲取D輸入端的狀態(tài)。停止位 314的持續(xù)時(shí)間與第5個(gè)時(shí)鐘位的持續(xù)時(shí)間相同。因此，邏輯電路700確保指定的第一解除狀態(tài)信號(hào)序列300可在D觸發(fā)器730的輸出端產(chǎn)生邏輯“1”。Q值(“ 1 ”) FIRST_FLAG 710 會(huì)得到維持，直到下一停止位，即第二解鎖序列的停止位328。圖8是用于識(shí)別在SDA針腳是否維持了指定的第二解鎖信號(hào)序列320的裝置的示例。圖8所示的邏輯電路800是構(gòu)建在寫(xiě)保護(hù)電路模塊140(圖1)中。在這一電路中，輸入820是來(lái)自串行時(shí)鐘針腳SCL 161的時(shí)鐘位。當(dāng)CMD_STATE設(shè)置為“ 1 ”且在SDA針腳維持序列“0010”時(shí)，在鎖存器測(cè)試的輸出端產(chǎn)生信號(hào)CMD_PSWP(810)為邏輯高(“1”)，以指示這一情形。這一 “1”狀態(tài)會(huì)維持到狀態(tài)機(jī)再次處于CMD_STATE。寫(xiě)保護(hù)電路模塊140還包括如圖9和圖10分別示出的邏輯電路900和1000。在圖9中，HRST_FLAG 710 (邏輯電路700的輸出)和CMD_PSWP 810 (邏輯電路800的輸出) 是邏輯電路900的輸入。如前文所述，F(xiàn)IRST_FLAG是“1”，直到第二解鎖信號(hào)序列結(jié)束， CMD_PSWP是“ 1 ”，直到狀態(tài)機(jī)處于CMD_STATE (參照?qǐng)D4B)。因此，如果第二解鎖信號(hào)序列跟隨第一解鎖信號(hào)序列，則CLR_PSWP 920是“1”。當(dāng)狀態(tài)機(jī)位于DATA_STATE 425時(shí)，CLR_ PSffP 920維持在“1”電平。結(jié)果D觸發(fā)器930的輸入D是“0”。D觸發(fā)器的Q輸出端在信號(hào)ST0P_PLS 940的正邊沿，即第二解鎖信號(hào)序列的停止位328的前沿，獲取D輸入端的狀態(tài)。這一 Q值DATA_EE 910會(huì)將安全區(qū)域150中訪問(wèn)控制狀態(tài)設(shè)置為“0” (解鎖)。圖10所示的電路1000獲取HRST_FLAG和CMD_PSWP作為其輸入。當(dāng)CLR_PSWP 920在狀態(tài)機(jī)處于DATA_STATE 425時(shí)維持為“ 1”時(shí)，輸出WRITE_EE 1010為“1”。當(dāng)WRITE_ EE為“1”時(shí)，DATA_EE的值可被寫(xiě)入到安全區(qū)域以更改訪問(wèn)控制狀態(tài)。在第一和第二解鎖信號(hào)序列的順序錯(cuò)誤的情況下，電路700防止解鎖過(guò)程發(fā)生。 例如，如果有效的第二解鎖序列先到達(dá)SDA針腳，由于第5個(gè)時(shí)鐘位不會(huì)與停止位3 重疊，因此 FIRST_FLAG(710)不會(huì)是 “1”。在HRST_FLAG (710)和CMD_PSWP均為“ 1 ”的情況下，狀態(tài)機(jī)必須位于DATA_STATE 以便將DATA_EE設(shè)為“0”，將WRITE_EE設(shè)為“1”。這一限制進(jìn)一步確保解鎖過(guò)程的可靠性。另一方面，如傳統(tǒng)方式那樣，寫(xiě)保護(hù)電路模塊140從串行數(shù)據(jù)針腳SDA接收鎖定信號(hào)序列，并產(chǎn)生鎖定命令，以設(shè)置安全區(qū)域150的保護(hù)狀態(tài)為鎖定狀態(tài)。圖11提供了用于識(shí)別在SDA針腳上是否維持了指定的鎖定信號(hào)序列的電路的示例。在這一示例中，邏輯電路1100可構(gòu)建在寫(xiě)保護(hù)電路模塊140中。邏輯電路1100從串行時(shí)鐘bit_7到bit_4(1120)，狀態(tài)機(jī)的CMD_STATE (410)，以及SDA 164的信號(hào)序列獲取輸入。對(duì)于如圖3C所示的示例，指定的時(shí)鐘信號(hào)序列330的第一字節(jié)332的前4位是 “0110”。當(dāng)在SDA針腳維持這一信號(hào)序列且狀態(tài)機(jī)處于CMD_STATE時(shí)，電路1100的輸出 CMD_PWP (1110)是邏輯“ 1 ”，以指示鎖定信號(hào)序列。圖12示出用于識(shí)別指定的鎖定或解鎖信號(hào)序列(3M或334)的第二字節(jié)(地址) 是否是“00000000”的電路的示例。在這一示例中，邏輯電路1200可構(gòu)建在寫(xiě)保護(hù)電路模塊 140中。在邏輯電路1200中，第二字節(jié)信號(hào)由時(shí)鐘位1220和狀態(tài)機(jī)的ADDR_STATE 015)鎖存。在這一時(shí)期，如果第二字節(jié)信號(hào)是“00000000”，則電路1200的輸出ADDR_IS_0(1210) 是邏輯“1”。圖13是用于確定來(lái)自SDA針腳的信號(hào)序列是否是針對(duì)安全區(qū)域150的電路的示例。在這一示例中，邏輯電路1300可構(gòu)建在寫(xiě)保護(hù)電路模塊140中。當(dāng)ADDR_IS_0(1210) 是“ 1 ”且當(dāng)CMD_PWP (1110)和CLR_PSWP (920)之一是“ 1 ”時(shí)，鎖存器1320是邏輯“ 1 ”。鎖存器1320的Q輸出端在狀態(tài)機(jī)處于ADDR_STATE015)且第8個(gè)時(shí)鐘位到達(dá)時(shí)獲取D輸入端的狀態(tài)。這一 Q值SCU_WL(1310)將安全區(qū)域的供邏輯值DATA_EE(910，F(xiàn)IG 9)寫(xiě)入的地址設(shè)置為在WRITE_EE(1010，F(xiàn)IG 10)為邏輯“ 1”時(shí)才允許寫(xiě)入。本領(lǐng)域技術(shù)人員可認(rèn)識(shí)到，在不違背本發(fā)明精神下，可對(duì)以上的方法和設(shè)備結(jié)構(gòu)進(jìn)行各種修改。例如，圖2所示的在鎖定和解鎖狀態(tài)間的狀態(tài)轉(zhuǎn)換可由三個(gè)或者更多解鎖信號(hào)序列執(zhí)行。另一替代實(shí)施例中，將第一解鎖序列220施加到圖1所示的邏輯低使能寫(xiě)保護(hù)端口(_)。因此應(yīng)當(dāng)理解，以上的描述或附圖示出的內(nèi)容應(yīng)被理解為示例性而非限制性的。本發(fā)明應(yīng)涵蓋落在所附的權(quán)利要求書(shū)的精神和范圍內(nèi)的各種變化和修改。
雖然本發(fā)明已以較佳實(shí)施例揭示如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的修改和完善，因此本發(fā)明的保護(hù)范圍當(dāng)以權(quán)利要求書(shū)所界定的為準(zhǔn)。
權(quán)利要求
1.一種串行非易失性存儲(chǔ)器，包括非易失性存儲(chǔ)器陣列，包括多個(gè)存儲(chǔ)區(qū)塊，所述多個(gè)存儲(chǔ)器區(qū)塊中的一個(gè)或多個(gè)具有鎖定或解鎖狀態(tài)；寫(xiě)保護(hù)電路模塊，用于識(shí)別指定的鎖定或解鎖信號(hào)序列，并根據(jù)所述的鎖定或解鎖信號(hào)序列在一安全區(qū)域中設(shè)置保護(hù)狀態(tài)，以將所述多個(gè)存儲(chǔ)器區(qū)塊中的一個(gè)或多個(gè)置于鎖定或解鎖狀態(tài)；其中解鎖信號(hào)序列包括至少兩個(gè)信號(hào)序列第一解鎖基本信號(hào)序列，具有1至7個(gè)信號(hào)位，并被施加到存儲(chǔ)器的地址輸入針腳或邏輯低使能寫(xiě)保護(hù)輸入_針腳；第二解鎖序列， 在所述第一解鎖序列之后被施加到存儲(chǔ)器的串行數(shù)據(jù)針腳。
2.如權(quán)利要求1所述的串行非易失性存儲(chǔ)器，其特征在于，所述寫(xiě)保護(hù)電路模塊還用于識(shí)別所述第一解鎖基本信號(hào)序列和第二解鎖信號(hào)序列的指定順序。
3.如權(quán)利要求1所述的串行非易失性存儲(chǔ)器，其特征在于，所述第一解鎖基本序列包括4個(gè)信號(hào)位。
4.如權(quán)利要求1所述的串行非易失性存儲(chǔ)器，其特征在于，所述解鎖信號(hào)序列包括在所述第一解鎖序列被施加到所述地址針腳或所述■針腳的相同時(shí)鐘周期，施加于存儲(chǔ)器的串行數(shù)據(jù)針腳的第一解鎖SDA信號(hào)序列，其中所述第一解鎖SDA信號(hào)序列具有與所述第一解鎖基本信號(hào)序列相同的位數(shù)。
5.如權(quán)利要求1所述的串行非易失性存儲(chǔ)器，其特征在于，所述第二解鎖信號(hào)序列包括三個(gè)字節(jié)的數(shù)據(jù)，第一字節(jié)包含設(shè)備地址，第二字節(jié)包含設(shè)備中的字節(jié)地址，第三字節(jié)包含數(shù)據(jù)。
6.如權(quán)利要求1所述的串行非易失性存儲(chǔ)器，其特征在于，所述寫(xiě)保護(hù)電路模塊從所述串行數(shù)據(jù)針腳接收鎖定信號(hào)序列，并產(chǎn)生鎖定命令，以設(shè)置所述安全區(qū)域的保護(hù)狀態(tài)為鎖定狀態(tài)。
7.如權(quán)利要求1所述的串行非易失性存儲(chǔ)器，其特征在于，所述鎖定序列包括三個(gè)字節(jié)的數(shù)據(jù)，第一字節(jié)包含設(shè)備地址，第二字節(jié)包含設(shè)備中的字節(jié)地址，第三字節(jié)包含數(shù)據(jù)。
8.如權(quán)利要求1所述的串行非易失性存儲(chǔ)器，其特征在于，所述寫(xiě)保護(hù)模塊是內(nèi)建于非易失性存儲(chǔ)器的控制邏輯模塊中。
9.一種用于解除串行非易失性存儲(chǔ)器的鎖定的方法，包括以下步驟向存儲(chǔ)器的地址針腳或邏輯低使能寫(xiě)保護(hù)輸入·針腳施加指定的第一解鎖基本信號(hào)序列，其中所述第一解鎖基本信號(hào)序列具有1-7個(gè)信號(hào)位；向存儲(chǔ)器的串行數(shù)據(jù)針腳施加第二解鎖信號(hào)序列。
10.如權(quán)利要求9所述的方法，其特征在于，所述第一解鎖信號(hào)序列包括4個(gè)信號(hào)位。
11.如權(quán)利要求9所述的方法，其特征在于，還包括在所述第一解鎖基本信號(hào)序列被施加到所述地址針腳或所述_針腳的相同時(shí)鐘周期，施加于存儲(chǔ)器的串行數(shù)據(jù)針腳的第一解鎖SDA信號(hào)序列，其中所述第一解鎖SDA信號(hào)序列具有與所述第一解鎖基本序列相同的位數(shù)。
12.如權(quán)利要求9所述的方法，其特征在于，所述第二解鎖序列包括三個(gè)字節(jié)的數(shù)據(jù)， 第一字節(jié)包含設(shè)備地址，第二字節(jié)包含設(shè)備中的字節(jié)地址，第三字節(jié)包含數(shù)據(jù)。
全文摘要
本發(fā)明提供一種串行非易失性存儲(chǔ)器及解除存儲(chǔ)器寫(xiě)保護(hù)的方法，該串行非易失性存儲(chǔ)器包括具有多個(gè)存儲(chǔ)區(qū)塊的非易失性存儲(chǔ)器陣列，這些多個(gè)存儲(chǔ)器區(qū)塊中的一個(gè)或多個(gè)具有鎖定或解鎖狀態(tài)。在串行非易失性存儲(chǔ)器中設(shè)置寫(xiě)保護(hù)電路模塊，其中配置有邏輯電路以用于識(shí)別指定的鎖定或解鎖信號(hào)序列，并根據(jù)鎖定或解鎖信號(hào)序列在一安全區(qū)域中設(shè)置保護(hù)狀態(tài)，以將多個(gè)存儲(chǔ)器區(qū)塊中的一個(gè)或多個(gè)置于鎖定或解鎖狀態(tài)。在此，解鎖信號(hào)序列包括至少兩個(gè)信號(hào)序列第一解鎖基本信號(hào)序列，具有1至7個(gè)信號(hào)位，并被施加到存儲(chǔ)器的地址輸入針腳或邏輯低使能寫(xiě)保護(hù)輸入針腳；第二解鎖序列，在所述第一解鎖序列之后被施加到存儲(chǔ)器的串行數(shù)據(jù)針腳。
文檔編號(hào)G11C16/06GK102385556SQ20111035062
公開(kāi)日2012年3月21日 申請(qǐng)日期2011年11月8日 優(yōu)先權(quán)日2011年11月8日
發(fā)明者徐紅如, 邵丹, 郝清山 申請(qǐng)人:聚辰半導(dǎo)體(上海)有限公司