專利名稱：集成電路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路裝置，特別是涉及存儲(chǔ)器單元，甚至更特別的為配置圖 設(shè)計(jì)以及由鰭式場(chǎng)效應(yīng)晶體管(FinFET)所組成的靜態(tài)隨機(jī)存取存儲(chǔ)器(static random access memory, SRAM)單元的制作方法。
背景技術(shù)：
鰭式場(chǎng)效應(yīng)晶體管(Fin field-effect transistor, FinFET)廣泛地被使用在集 成電路中，用以使其柵極寬度增加超過(guò)平面晶體管(Planar transistor)。鰭式場(chǎng)效應(yīng)晶體 管的一主要有利特征為可利用小芯片的區(qū)域。為了能將此利益達(dá)到最大，當(dāng)使用在高密度 裝置時(shí)，舉例來(lái)說(shuō)，靜態(tài)隨機(jī)存取存儲(chǔ)器陣列，鰭式場(chǎng)效應(yīng)晶體管常被用以設(shè)計(jì)當(dāng)作單鰭鰭 式場(chǎng)效應(yīng)晶體管(single-fin FinFET)。然而，有單鰭鰭式場(chǎng)效應(yīng)晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)器常受苦于低單元比的問(wèn) 題，像是低beta比。Beta比為下拉晶體管(pull-down transistor)驅(qū)動(dòng)電流與各別傳輸 門(mén)晶體管(pass-gate transistor)驅(qū)動(dòng)電流的比值。其beta比對(duì)于元件的穩(wěn)定度極為重 要。大體而言，beta比最好大于1。然而，在高密度靜態(tài)隨機(jī)存取存儲(chǔ)器陣列的構(gòu)造中，此 必要條件會(huì)導(dǎo)致工藝上的困難。舉例來(lái)說(shuō)，要在同一時(shí)間維持元件尺寸的微小以及滿足該 必要條件是很困難的。

發(fā)明內(nèi)容
為克服現(xiàn)有技術(shù)的缺陷，依照本發(fā)明的一特征，一靜態(tài)隨機(jī)存取存儲(chǔ)器元件包括 一直鰭(straight fin)及實(shí)際上與該直鰭不相連接的一彎鰭(bendedfin)。彎鰭有一第一 部分及一第二部分平行該直鰭。彎鰭的第一部分和直鰭之間的距離小于彎鰭的第二部分和 直鰭之間的距離。靜態(tài)隨機(jī)存取存儲(chǔ)器元件包括一下拉晶體管，該下拉晶體管包括一第一 柵極長(zhǎng)條(gate strip)的一部分，其分別形成具有直鰭及彎鰭的第一部分的第一及第二次 下拉晶體管。靜態(tài)隨機(jī)存取存儲(chǔ)器元件還包括一傳輸門(mén)晶體管，其傳輸門(mén)晶體管包括一第 二柵極柵極長(zhǎng)條的一部分，其形成具有直鰭的一第一次傳輸門(mén)晶體管。下拉晶體管包括超 過(guò)傳輸門(mén)晶體管數(shù)目的鰭。本發(fā)明也提供一種集成電路結(jié)構(gòu)，包括一靜態(tài)隨機(jī)存取存儲(chǔ)器單元，包括一第一 直鰭；一彎鰭，有一第一部分及一第二部分平行于該第一直鰭，其中該彎鰭的第一部分與該 第一直鰭有一第一距離，以及該彎鰭的第二部分與該第一直鰭有一大于該第一距離的一第 二距離；一該彎鰭的第三部分，不平行于該第一直鰭，與該第一部分及該第二部分互相連 接；一下拉晶體管，包括一第一柵極長(zhǎng)條的一部分，其中該第一柵極長(zhǎng)條形成一第一及一第 二次下拉晶體管，該第一及一第二次下拉晶體管分別有該第一直鰭及該彎鰭的第一部分； 以及一傳輸門(mén)晶體管，包括一第二柵極長(zhǎng)條的一部分，其中該第二柵極長(zhǎng)條形成一有該第 一直鰭的第一次傳輸門(mén)晶體管，及有該彎鰭的第二部分的一虛擬晶體管。本發(fā)明還提供一種集成電路結(jié)構(gòu)，包括一靜態(tài)隨機(jī)存取存儲(chǔ)器單元，包括一第一直鰭；一第二直鰭；實(shí)際上與該第一直鰭不相連接，但平行于該第一直鰭；一下拉晶體管， 包括一第一柵極長(zhǎng)條的一部分，其中該第一柵極長(zhǎng)條形成一第一及一第二次下拉晶體管， 該第一及一第二次下拉晶體管分別有該第一直鰭的第一部分及該第二直鰭的第一部分；以 及一傳輸門(mén)晶體管，包括一第二柵極長(zhǎng)條的一部分，其中該第二柵極長(zhǎng)條形成有該第一直 鰭的第二部分的該傳輸門(mén)晶體管的一第一次傳輸門(mén)晶體管，其中該第二柵極長(zhǎng)條直接延伸 于該第二直鰭的第二部分之上而形成一虛擬晶體管。其他實(shí)施例也被公開(kāi)。本發(fā)明實(shí)施例中靜態(tài)隨機(jī)存取存儲(chǔ)器元件的beta比增加至大于1，單元穩(wěn)定性被改善。


圖1所示為一靜態(tài)隨機(jī)存取存儲(chǔ)器元件(SRAM cell)的電路圖，其中靜態(tài)隨機(jī)存 取存儲(chǔ)器元件的下拉晶體管為多鰭鰭式場(chǎng)效應(yīng)晶體管。圖2所示為依照?qǐng)D1所示實(shí)施例的靜態(tài)隨機(jī)存取存儲(chǔ)器元件的一配置圖。圖3A及圖;3B為圖2所示靜態(tài)隨機(jī)存取存儲(chǔ)器元件的橫切面。圖4至圖7為依照另一實(shí)施例的靜態(tài)隨機(jī)存取存儲(chǔ)器元件的配置圖。主要附圖標(biāo)記說(shuō)明BL、BLB 位元線；BL-contact> BLB-contact 位元線接角蟲(chóng),€ ；Cut-gate 切斷門(mén)；Dummyl、Dummy2 虛擬晶體管；Dummyl-SD 虛擬晶體管的源極/漏極區(qū)域；Finl、Fin2、Fin2_l Fin2_3、Fin2_3，、Fin3、Fin4、Fin5 鰭；Fin-End 鰭端；G1、G2 柵極長(zhǎng)條；Ml 金屬化層；Ml-connect 金屬導(dǎo)線；PD1、PD2 下拉晶體管；PD-ll、PD-12、PD-13、PD-21、PD-22 次下拉晶體管；PG1、PG2 傳輸門(mén)晶體管；PG-11、PG-12、PG-21、PG_22 次傳輸門(mén)晶體管；PU1、PU2 上拉晶體管；PU-11、PU-12、PU-21、PU_22 次上拉晶體管；VCC 正電源供應(yīng)節(jié)點(diǎn)；VCC-contact > VSS-contact、Butted-contact、PD-D > VSS-contact 1、 VSS-contact2 接觸點(diǎn)；VSS 電源供應(yīng)節(jié)點(diǎn)；Si、S2、S3 距離;WL 字元線。
具體實(shí)施例方式本發(fā)明較佳實(shí)施例的制造與使用的說(shuō)明詳述如下，然而，值得注意的是，本發(fā)明提 供許多可應(yīng)用的發(fā)明概念并于特定的內(nèi)文中廣泛地具體說(shuō)明。這些實(shí)施例僅以特定的圖示 闡述本發(fā)明的制造與使用，但不用以限制本發(fā)明的范圍。本發(fā)明提供一種新穎的由多鰭鰭式場(chǎng)效應(yīng)晶體管(multi-fin Finfield-effect transistors, FinFETs)所組成的靜態(tài)隨機(jī)存取存儲(chǔ)器(static randomaccess memory, SRAM)，以及所對(duì)應(yīng)的配置圖。接著論述實(shí)施例的變化。通過(guò)各種圖示和實(shí)施例的說(shuō)明中， 相同的參考號(hào)碼代表相同的元件。圖1說(shuō)明依照一實(shí)施例的靜態(tài)隨機(jī)存取存儲(chǔ)器元件的電路圖。靜態(tài)隨機(jī)存取存儲(chǔ) 器元件包括傳輸門(mén)晶體管PGl及PG2、上拉晶體管(pull-uptransistoiOPUl及PU2與下拉 晶體管PDl及PD2。傳輸門(mén)晶體管PGl及PG2的柵極由字元線WL所控制，其字元線可決定 是否選擇目前的靜態(tài)隨機(jī)存取存儲(chǔ)器元件。由上拉晶體管PUl及PU2與下拉晶體管PDl及 PD2所形成的閂(latch)儲(chǔ)存一位元(bit)。所儲(chǔ)存的位元可通過(guò)位元線BL跟BLB被寫(xiě)入 或讀出靜態(tài)隨機(jī)存取存儲(chǔ)器單元。靜態(tài)隨機(jī)存取存儲(chǔ)器元件通過(guò)一正電源供應(yīng)節(jié)點(diǎn)VCC及 電源供應(yīng)節(jié)點(diǎn)VSS供給電源，其可能為一電氣接地。下拉晶體管PDl及PD2可能為多鰭鰭式場(chǎng)效應(yīng)晶體管，每個(gè)下拉晶體管由超過(guò)一 個(gè)半導(dǎo)體鰭(semiconductor fin)所形成。另一方面，傳輸門(mén)晶體管PGl及PG2與上拉晶 體管PUl及PU2可能為單鰭鰭式場(chǎng)效應(yīng)晶體管或多鰭鰭式場(chǎng)效應(yīng)晶體管。因此，通過(guò)調(diào)整 在下拉晶體管PDl及PD2與傳輸門(mén)晶體管PGl及PG2的鰭的數(shù)目，其beta比，可被表示為 I_PD1/I_PG1 或 I_PD2/I_PG2(I_PD1、I_PD2、I_PG1 及 I_PG2 分別為晶體管 PD1、PD2、PGl 及PG2的驅(qū)動(dòng)電流)，可被調(diào)整為所需的數(shù)值，舉例來(lái)說(shuō)，beta值大于1。Alpha比，可為1_ PU1/I_PG1或I_PU2/I_PG2 (I_PU1及I_PU2分別為晶體管PUl及PU2的驅(qū)動(dòng)電流)，也可被 調(diào)整為所需的數(shù)值。圖2為依照?qǐng)D1所示實(shí)施例的一靜態(tài)隨機(jī)存取存儲(chǔ)器元件的配置圖，其晶體管在 靜態(tài)隨機(jī)存取存儲(chǔ)器元件中被標(biāo)示出來(lái)。單位元件的邊界也被標(biāo)示出。說(shuō)明的部分包括由 四個(gè)相同的靜態(tài)隨機(jī)存取存儲(chǔ)器元件所形成的一個(gè)2 X 2陣列。在一實(shí)施例中，鰭像是Finl 及Fin2在靜態(tài)隨機(jī)存取存儲(chǔ)器元件中具有相同的寬度，雖然他們也可能具有不同的寬度。 在接下來(lái)的討論中，只有包括晶體管PGl、PDl及PUl的靜態(tài)隨機(jī)存取存儲(chǔ)器元件的第一端 口會(huì)被仔細(xì)地討論，其余包括晶體管PG2、PD2及PU2的第二端口基本上可能與第一端口各 別的晶體管都有相同的特征。因此，第二端口的細(xì)節(jié)將不再重復(fù)。在圖2、圖4至圖7中， 不同的元件像是 VCC-contact、VSS-contact、Butted-contact、BL_contact 及 BLB-contact 也會(huì)被說(shuō)明，前述各種接觸點(diǎn)的作用可通過(guò)其名稱來(lái)發(fā)現(xiàn)。整體描述上，一接觸點(diǎn)也可被稱 為一接觸塞。下拉晶體管PDl (包括以及被表示為PD-Il及PD-12)包括兩個(gè)鰭，F(xiàn)inl及Fin2實(shí) 際上為彼此分開(kāi)。因此，下拉晶體管PDl為一由兩個(gè)次下拉晶體管PD-Il及PD-12所形成 的雙鰭(double-fin)晶體管，其中次下拉晶體管PD-Il由鰭Finl及柵極長(zhǎng)條(可能為一 多晶硅長(zhǎng)條或金屬混合長(zhǎng)條)G1所形成，次下拉晶體管PD-12由鰭Fin2及柵極長(zhǎng)條Gl所 形成。
傳輸門(mén)晶體管PGl只包括一鰭，為Finl。因此，傳輸門(mén)晶體管PGl為一由鰭Finl 及柵極長(zhǎng)條G2所形成的單鰭晶體管。由觀察可知柵極長(zhǎng)條G2也可延伸超過(guò)鰭Fin2。然 而，由鰭Fin2和柵極長(zhǎng)條G2所形成的晶體管(以下被稱為虛擬晶體管Dummyl)的源極/ 漏極區(qū)域Dummyl-SD從位元線接觸點(diǎn)BL_contact被電斷開(kāi)，因此晶體管Dummyl為一虛擬 晶體管，其不可同時(shí)開(kāi)啟或關(guān)閉傳輸門(mén)晶體管PG1。因此，在此實(shí)施例中，所有的鰭有相同 的鰭寬，beta比可能約為2。同樣地，靜態(tài)隨機(jī)存取存儲(chǔ)器元件的第二端口包括虛擬晶體管 Dummy2。在一實(shí)施例中，鰭Finl為一直鰭，而鰭Fin2為一彎鰭包括三個(gè)部分Fin2_l、 Fin2-2及Fin2-3。部分Fin2_l形成源極、漏極及次下拉晶體管PD-12的通道區(qū)域。部分 Fin2-3與柵極長(zhǎng)條G2形成虛擬晶體管Dummyl。部分Fin2_l及Fin2_3與鰭Finl平行，而 部分Fin2-2并無(wú)平行，且可能與鰭Finl垂直。圖3A及圖;3B顯示圖2結(jié)構(gòu)的橫切面，其中橫切面可從圖2交叉線3_3中的平面 得到，而平面橫切次下拉晶體管PD-Il及PD-12的源極及漏極區(qū)域。參照?qǐng)D3A，鰭Finl與 Fin2位置非常接近。在一實(shí)施例中，介于鰭Finl與Fin2之間的距離Sl為技術(shù)工藝可允許 的最小距離。舉例來(lái)說(shuō)，在45納米(nm)的技術(shù)中，距離Sl可能約為60至90納米。在另 一實(shí)施例中，Sl約小于60納米。然而，任何本領(lǐng)域普通技術(shù)人員可理解通過(guò)形容所描述的 尺寸范圍僅僅為一例子，其將依所使用的不同形成技術(shù)而作改變。鰭Finl和Fin2可由像 是與下方基底20相同的材料所形成，其可由硅、硅化鍺、碳化硅或類似材料所形成。外延層 (epitaxial layer) 22被形成在鰭Finl及Fin2上方，并與實(shí)際上分開(kāi)的鰭Finl及Fin2相 互電性連接。形成在鰭Finl上方外延層22的部分與形成在鰭Fin2上方外延層22的部分 合并形成一連續(xù)的半導(dǎo)體層22。外延層22可能有一不同于鰭Finl及Fin2的合成物。源 極/漏極硅化區(qū)域M可能形成在外延層22上方。一接觸點(diǎn)，可能為接觸點(diǎn)VSS-contact或 接觸點(diǎn)PD-D (參照?qǐng)D2、，其被形成在源極/漏極硅化區(qū)域M上方，因此電性連接于鰭Finl 及Fin2。在一實(shí)施例中，接觸點(diǎn)VSS-contact及PD-D水平地介于鰭Finl及Fin2之間，雖 然其接觸點(diǎn)也可直接通過(guò)任一或兩者的鰭Finl及Fin2而形成。在此實(shí)施例中，若從上方 視角來(lái)看，接觸點(diǎn)VSS-contact及PD-D可能為方形形狀(圖2)。圖:3B說(shuō)明另一實(shí)施例，其中可以是無(wú)外延層(以虛線所示)形成在鰭Finl及Fin2 上方，或是有外延層22形成，但在鰭Finl及Fin2上方外延層22的部分并無(wú)合并。接觸點(diǎn) VSS-contact直接延伸與次下拉晶體管PD-Il及PD-12的源極相連接。接觸點(diǎn)PD-D直接延 伸與次下拉晶體管PD-Il及PD-12的漏極相連接。在此實(shí)施例中，接觸點(diǎn)VSS-contact及 PD-D可能為一矩形(從上方視角來(lái)看)有不同的寬度及長(zhǎng)度。參照之前的圖2，依據(jù)觀察，在次下拉晶體管PD-Il及PD-12的源極及漏極中，鰭 Finl及Fin2的部分實(shí)際上完全不相連接。此友善過(guò)程(processfriendly)會(huì)因加入鰭 Finl及Fin2而導(dǎo)致嚴(yán)重的工藝?yán)щy，特別是當(dāng)45納米或使用更小的技術(shù)之下。若介于鰭 Finl及Fin2之間的距離Sl很小，此問(wèn)題甚至?xí)鼑?yán)重。然而，通過(guò)使用圖3A或圖中的 設(shè)計(jì)，鰭Finl及Fin2可被電性地相互連接而不會(huì)導(dǎo)致工藝中的困難。再者，介于鰭Finl 和Fin2之間的距離Sl可能減少為被形成技術(shù)所允許的最小距離。因此，各別的靜態(tài)隨機(jī) 存取存儲(chǔ)器元件只占用了一小芯片區(qū)域。鰭部分Fin2_3從鰭Finl被間隔開(kāi)距離S2，其距離大于距離Si。在一實(shí)施例中，距離S2比距離Sl約大于125百分比、150百分比或甚至180百分比。因此，接觸點(diǎn) BL-contact，其與傳輸門(mén)晶體管PGl的源極/漏極相連接，將所需用電地與傳輸門(mén)晶體管 PGl及虛擬晶體管Dummyl各別的源極/漏極區(qū)域相互連接。圖4說(shuō)明如圖1所示的靜態(tài)隨機(jī)存取存儲(chǔ)器的一替代配置圖。除了詳細(xì)說(shuō)明之 外，在圖4至圖7中相同的參考數(shù)字即表示圖2至圖;3B中相同的元件，因此，將不再重復(fù)敘 述。圖4中的實(shí)施例基本上與圖2中的實(shí)施例相同，除了鰭部分Fin2-3與鄰近的靜態(tài)隨 機(jī)存取存儲(chǔ)器元件的鰭部分Fin2-3不相連接。作為對(duì)比，在圖2中，靜態(tài)隨機(jī)存取存儲(chǔ)器 元件的鰭部分Fin2-3延伸所有路徑至一邊界，并與鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器元件的鰭 部分Fin2-3形成一單連續(xù)鰭。圖4也說(shuō)明切斷門(mén)Cut-gate的模塊，其為在另一轉(zhuǎn)印掩模 (lithoghaph mask)的模塊。鰭的形成包括形成鰭的步驟以及移除不需要的部分的步驟，其 中模塊Cut-gate被用來(lái)移除鰭不需要的部分。依據(jù)觀察，距離S2大于距離Si，很容易截?cái)?鰭Fin2而沒(méi)有造成鰭Finl意外被截?cái)?。因此截?cái)圉扚in2，而鰭部分Fin2_3的蓋端(end cap) Fin-End被從所有單元邊界中隔開(kāi)。圖5說(shuō)明如圖1所示的靜態(tài)隨機(jī)存取存儲(chǔ)器的一替代配置圖。在此實(shí)施例中，直鰭 Fin3被增加，以及平行于直鰭Finl。介于鰭Finl和Fin3之間的距離S3可能相等或大于距 離Si。下拉晶體管PD因此可能為一三鰭(triple-fin)晶體管，包括次下拉晶體管PD-11、 PD-12及PD-13。接觸點(diǎn)VSS-contact和PD-D基本上可能與在圖3A與圖中使用相同結(jié) 構(gòu)的次下拉晶體管PD-11、PD-12及PD-13的源極及漏極相連接，此晶體管可通過(guò)外延層或 大接觸點(diǎn)，而可直接延伸及電性地與三鰭Finl、Fin2和Fin3相連接。傳輸門(mén)晶體管PGl (被標(biāo)示為PG-Il及PG-12)為一雙鰭晶體管，包括次傳輸門(mén)晶 體管PG-Il及PG-12。接觸點(diǎn)VSS-contact及PD-D基本上可能與在圖3A或圖中使用相 同結(jié)構(gòu)的PD-11、PD-12及PD-13的次下拉晶體管的源極及漏極相連接。靜態(tài)隨機(jī)存取存儲(chǔ) 器元件有一 beta比約等于1. 5。再者，上拉晶體管PUl為由次上拉晶體管PU-Il及PU-12 所形成的一雙鰭晶體管，其次上拉晶體管由鰭Fin4和Fin5以及柵極長(zhǎng)條Gl所形成。接觸 點(diǎn)VCC-contact可能基本上與在圖3A或圖中使用相同結(jié)構(gòu)的上拉晶體管的源極相連 接。因此，此靜態(tài)隨機(jī)存取存儲(chǔ)器元件有一 alpha值約等于1。圖6說(shuō)明如圖1所示的靜態(tài)隨機(jī)存取存儲(chǔ)器的一替代配置圖。此實(shí)施例基本上 與圖5中的實(shí)施例相同，除了鰭部分Fin2-3與鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器元件的鰭部分 Fin2-3’不相連接。同樣地，切斷門(mén)Cut-gate可被用來(lái)截?cái)圉扚in2。因此，鰭Fin2的蓋端 Fin-End被從所有單元邊界中隔開(kāi)。同樣地，距離S2大于距離Si，很容易截?cái)圉扚in2而沒(méi) 有造成鰭Finl被截?cái)?。圖7說(shuō)明依照另一實(shí)施例中如圖1所示的另一靜態(tài)隨機(jī)存取存儲(chǔ)器的配置圖。在 此實(shí)施例中，鰭Finl、Fin2及Fin3全部平行，也可能全部直立。鰭Finl和Fin3有一距離 Si，其可能為被形成技術(shù)所允許的最小距離。鰭Finl和Fin2有一大于距離Sl的距離S2。 距離Sl及S2的示范數(shù)值(參照?qǐng)D3)在之前的段落中已被討論，因此，在此將不再重復(fù)。在圖7中，有一微小距離介于鰭Finl及Fin3之間，次下拉晶體管PD-Il及PD-13 的源極區(qū)域(及漏極區(qū)域)基本上與使用圖3A或圖;3B中所示相同結(jié)構(gòu)(例如，通過(guò)接 觸點(diǎn)VSS-contractl)而相互連接。另一方面，距離S2為足夠的，因此，次下拉晶體管 PD-Il及PD-12的源極區(qū)域(及漏極區(qū)域)，并無(wú)使用與圖3A或圖中所示相同結(jié)構(gòu)進(jìn)
8行連接。作為代替，接觸點(diǎn)VSS-COntaCt2(與次下拉晶體管PD-12的源極相連接)通過(guò)金 屬導(dǎo)線Ml-cormect而與次下拉晶體管PD-Il及PD-13的源極電性地相連接。金屬導(dǎo)線 Ml-connect可能在金屬化層的底部(通常為M1，請(qǐng)參照?qǐng)D3A及圖，接近地躺在接觸點(diǎn) VSS-contactl及VSS_contact2上方。次下拉晶體管PD_11、PD_12及PD-13的漏極端連結(jié) 基本上可能與源極端相同。傳輸門(mén)晶體管PGl (包括以及被標(biāo)示為PG-Il及PG-12)為一雙鰭晶體管包括由鰭 Fin3及柵極長(zhǎng)條G2所形成的次傳輸門(mén)晶體管PG-11，由鰭Finl及柵極長(zhǎng)條G2所形成的次 傳輸門(mén)晶體管PG-12。由觀察可知，柵極長(zhǎng)條G2也延伸穿過(guò)鰭Fin2。虛擬晶體管Dummyl 的源極/漏極區(qū)域Dummyl-SD用電地從位元線接觸點(diǎn)BL-contact斷開(kāi)，因此晶體管Dummyl 也為一虛擬晶體管，其無(wú)法同時(shí)開(kāi)啟及關(guān)閉次傳輸門(mén)晶體管PG-Il及PG-12。因此，如圖7 所示，靜態(tài)隨機(jī)存取存儲(chǔ)器元件的beta比可能約為1. 5。同樣地，alpha比約為1。在此實(shí)施例中，下拉晶體管的多鰭被電性地相連接，實(shí)際上是不相連接的。這可能 可通過(guò)將鰭彎曲或是形成虛擬晶體管來(lái)達(dá)成。各別的配置圖為友善過(guò)程，尤其是小規(guī)模的 集成電路，舉例來(lái)說(shuō)，45納米或者更小。各別靜態(tài)隨機(jī)存取存儲(chǔ)器元件的beta比增加至大 于1，單元穩(wěn)定性因此被改善。雖然文中將具體實(shí)施例及其優(yōu)點(diǎn)作了詳盡的描述，但在不背離本發(fā)明的精神與范 疇內(nèi)的各種經(jīng)改變、調(diào)整與置換的實(shí)施例仍受所附的權(quán)利要求所保護(hù)。再者，本文中所呈現(xiàn) 的具體應(yīng)用并無(wú)意將保護(hù)范圍局限于說(shuō)明書(shū)中所提及的特定工藝、儀器、制造方式以及各 種物質(zhì)、步驟、方法與手段的組合。任何本領(lǐng)域普通技術(shù)人員可輕易由本文所公開(kāi)的發(fā)明， 利用無(wú)論是已存在的或尚未開(kāi)發(fā)的工藝、儀器、制造方式以及各種物質(zhì)、步驟、方法與手段 的組合，實(shí)現(xiàn)與本發(fā)明中的實(shí)施例相同的原理或?qū)嶋H結(jié)果。因此，本發(fā)明的保護(hù)范圍將以所 附的權(quán)利要求所界定的范圍為準(zhǔn)，且每一權(quán)利要求皆有相對(duì)應(yīng)的具體實(shí)施例，這些權(quán)利要 求或具體實(shí)施例的組合也在本發(fā)明所公開(kāi)的范圍內(nèi)。
權(quán)利要求
1.一種集成電路結(jié)構(gòu)，包括一靜態(tài)隨機(jī)存取存儲(chǔ)器單元，包括一第一直鰭；一彎鰭，實(shí)際上不與該第一直鰭相連接，其中該彎鰭包括一第一部分及一第二部分平 行于該第一直鰭，其中該彎鰭的第一部分與該第一直鰭有一第一距離，以及該彎鰭的第二 部分與該第一直鰭有一大于該第一距離的一第二距離；一該彎鰭的第三部分，不平行于該第一直鰭以及與該第一部分及該第二部分相互連接；一下拉晶體管，包括一第一柵極長(zhǎng)條的一部分，其中該第一柵極長(zhǎng)條形成一第一及一 第二次下拉晶體管，該第一及一第二次下拉晶體管分別有該第一直鰭及該彎鰭的第一部 分；以及一傳輸門(mén)晶體管，包括一第二柵極長(zhǎng)條的一部分，其中該第二柵極長(zhǎng)條形成一有該第 一直鰭的第一次傳輸門(mén)晶體管，其中在該下拉晶體管的鰭的數(shù)目大于在該傳輸門(mén)晶體管的 鰭的數(shù)目。
2.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括一第二直鰭平行于該第一直鰭，其中 該下拉晶體管還包括一第三次下拉晶體管，該第三次下拉晶體管包括該第二直鰭的一第一 部分，其中該傳輸門(mén)晶體管還包括一第二次傳輸門(mén)晶體管，該第二次傳輸門(mén)晶體管包括該 第二直鰭的一第二部分。
3.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該第一距離實(shí)質(zhì)上相等于該集成電路的 形成技術(shù)所允許的一最小距離，其中該集成電路結(jié)構(gòu)還包括一第一外延半導(dǎo)體區(qū)域，在該第一直鰭的一部分上方；一第二外延半導(dǎo)體區(qū)域，在該彎鰭的該第一部分上方，且與該第一外延半導(dǎo)體區(qū)域形 成一連續(xù)半導(dǎo)體區(qū)域；以及一接觸塞，水平地介于該第一直鰭和該彎鰭之間，其中該接觸塞與該第一及該第二外 延半導(dǎo)體區(qū)域電性地相連接。
4.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該第一距離實(shí)質(zhì)上相等于集成電路的形 成技術(shù)所允許的一最小距離，其中該集成電路結(jié)構(gòu)還包括一接觸塞直接延伸，電性地與該 第一直鰭及該第二彎鰭相連接。
5.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該彎鰭的第二部分延伸至該靜態(tài)隨機(jī)存 取存儲(chǔ)器單元的一邊界，及形成具有該第二柵極長(zhǎng)條的一虛擬晶體管，其中該彎鰭的第二 部分與一附加靜態(tài)隨機(jī)存取存儲(chǔ)器單元中的附加虛擬晶體管的一附加鰭形成一連續(xù)半導(dǎo) 體鰭。
6.一種集成電路結(jié)構(gòu)，包括一靜態(tài)隨機(jī)存取存儲(chǔ)器單元，包括一第一直鰭；一彎鰭，有一第一部分及一第二部分平行于該第一直鰭，其中該彎鰭的第一部分與該 第一直鰭有一第一距離，以及該彎鰭的第二部分與該第一直鰭有一大于該第一距離的一第 二距離；一該彎鰭的第三部分，不平行于該第一直鰭，與該第一部分及該第二部分互相連接；一下拉晶體管，包括一第一柵極長(zhǎng)條的一部分，其中該第一柵極長(zhǎng)條形成一第一及一 第二次下拉晶體管，該第一及一第二次下拉晶體管分別有該第一直鰭及該彎鰭的第一部 分；以及一傳輸門(mén)晶體管，包括一第二柵極長(zhǎng)條的一部分，其中該第二柵極長(zhǎng)條形成一有該第 一直鰭的第一次傳輸門(mén)晶體管，及有該彎鰭的第二部分的一虛擬晶體管。
7.根據(jù)權(quán)利要求6所述的集成電路結(jié)構(gòu)，還包括一第二直鰭，其中該下拉晶體管還包 括一第三次下拉晶體管，該第三次下拉晶體管包括該第二直鰭的一第一部分及該第一柵極 長(zhǎng)條的一附加部分，其中該傳輸門(mén)晶體管還包括一第二次傳輸門(mén)晶體管，該第二次傳輸門(mén) 晶體管包括該第二直鰭的一第二部分及該第二柵極長(zhǎng)條的一附加部分。
8.根據(jù)權(quán)利要求7所述的集成電路結(jié)構(gòu)，其中該彎鰭的第二部分延伸至該靜態(tài)隨機(jī)存 取存儲(chǔ)器單元的一邊界，以及在一附加靜態(tài)隨機(jī)存取存儲(chǔ)器單元中的附加虛擬晶體管的一 附加鰭形成一連續(xù)半導(dǎo)體鰭。
9.一種集成電路結(jié)構(gòu)，包括一靜態(tài)隨機(jī)存取存儲(chǔ)器單元，包括一第一直鰭；一第二直鰭；實(shí)際上與該第一直鰭不相連接，但平行于該第一直鰭；一下拉晶體管，包括一第一柵極長(zhǎng)條的一部分，其中該第一柵極長(zhǎng)條形成一第一及一 第二次下拉晶體管，該第一及一第二次下拉晶體管分別有該第一直鰭的第一部分及該第二 直鰭的第一部分；以及一傳輸門(mén)晶體管，包括一第二柵極長(zhǎng)條的一部分，其中該第二柵極長(zhǎng)條形成有該第一 直鰭的第二部分的該傳輸門(mén)晶體管的一第一次傳輸門(mén)晶體管，其中該第二柵極長(zhǎng)條直接延 伸于該第二直鰭的第二部分之上而形成一虛擬晶體管。
10.根據(jù)權(quán)利要求9所述的集成電路結(jié)構(gòu)，其中該第二直鰭延伸至該靜態(tài)隨機(jī)存取存 儲(chǔ)器元件的一邊界，以及與一附加靜態(tài)隨機(jī)存取存儲(chǔ)器單元中一附加虛擬晶體管的一附加 鰭形成一連續(xù)半導(dǎo)體鰭。
11.根據(jù)權(quán)利要求9所述的集成電路結(jié)構(gòu)，還包括一第三直鰭實(shí)際上與該第一直鰭及 該第二直鰭不互相連接，且平行于該第一直鰭及該第二直鰭，其中該第一直鰭與該第三直 鰭有一第一距離，及該第一直鰭與該第二直鰭有大于該第一距離的一第二距離，其中該第 一柵極直條更直接延伸穿越該第三直鰭上方用以形成該下拉晶體管的一第三次下拉晶體 管，以及該第二柵極直條更直接延伸穿越該第三直鰭上方用以形成該傳輸門(mén)晶體管的一第 二次傳輸門(mén)晶體管。
全文摘要
本發(fā)明公開(kāi)了一種集成電路結(jié)構(gòu)，包括一靜態(tài)隨機(jī)存取存儲(chǔ)器單元，其包括一第一直鰭及實(shí)際上不與該第一直鰭相連接的一彎鰭。彎鰭有一第一部分及一第二部分平行于第一直鰭。介于彎鰭的第一部分和直鰭之間的距離小于介于彎鰭的第二部分和直鰭之間的距離。靜態(tài)隨機(jī)存取存儲(chǔ)器單元包括一下拉晶體管，其包括一第一柵極長(zhǎng)條的一部分，其分別形成具有直鰭及彎鰭的第一部分的第一及第二次下拉晶體管。靜態(tài)隨機(jī)存取存儲(chǔ)器單元還包括一傳輸門(mén)晶體管，包括一第二柵極長(zhǎng)條的一部分，其形成具有直鰭的第一次傳輸門(mén)晶體管。下拉晶體管包括超過(guò)傳輸門(mén)晶體管數(shù)目的鰭。本發(fā)明實(shí)施例中靜態(tài)隨機(jī)存取存儲(chǔ)器元件的beta比增加至大于1，單元穩(wěn)定性被改善。
文檔編號(hào)G11C11/412GK102122660SQ20101058131
公開(kāi)日2011年7月13日 申請(qǐng)日期2010年12月6日 優(yōu)先權(quán)日2009年12月7日
發(fā)明者廖忠志 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司