專利名稱：半導(dǎo)體集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路器件，特別涉及有效地用于設(shè)有靜態(tài)隨機(jī)存取存 儲(chǔ)器的半導(dǎo)體集成電路器件的技術(shù)。
背景技術(shù)：
作為評(píng)估靜態(tài)隨機(jī)存取存儲(chǔ)器(以下將簡稱為SRAM)的存儲(chǔ)單元的參數(shù)之一，一 般使用靜態(tài)噪聲余量(以下簡稱為SNM)。S匪表示被儲(chǔ)存在存儲(chǔ)單元中的數(shù)據(jù)的穩(wěn)定性。 隨著S匪的值增加，存儲(chǔ)單元的數(shù)據(jù)保持操作變得更穩(wěn)定；然而，相反，將相反數(shù)據(jù)寫入被 儲(chǔ)存在存儲(chǔ)單元中的保持?jǐn)?shù)據(jù)變得更困難。日本未審專利公報(bào)No. 2002-042476公開了作 為解決這種問題的技術(shù)。本申請(qǐng)的發(fā)明人在上述公報(bào)的基礎(chǔ)上審查了 SRAM的電路結(jié)構(gòu)。 圖17表示SRAM的方框圖。本公報(bào)的技術(shù)使用圖18所示的電壓供給電路用于讀取數(shù)據(jù)，使 信號(hào)WEi變?yōu)榈碗娖揭员慵せ頟溝道M0SFET，并向存儲(chǔ)單元供給與外部供給電壓Vcc相同 的電平電壓，由此趨于保證穩(wěn)定的驅(qū)動(dòng)。在寫操作中，該技術(shù)使信號(hào)WEi變?yōu)楦唠娖綇亩?激活P溝道M0SFET并激活N溝道M0SFET，而且將輸送給存儲(chǔ)單元的內(nèi)部供給電壓降低到 Vcc-Vth。由此，這項(xiàng)技術(shù)降低了被字線選擇的存儲(chǔ)單元的S匪，并增強(qiáng)了寫余量。專利文獻(xiàn)1 日本未審專利公報(bào)No. 2002-04247
發(fā)明內(nèi)容
專利文獻(xiàn)1的技術(shù)涉及降低了供給存儲(chǔ)單元的內(nèi)部供給電壓，其中該存儲(chǔ)單元的 被行解碼器選擇的字線被激活，而不被列解碼器選擇，還涉及消失數(shù)據(jù)的危險(xiǎn)，因?yàn)榻档偷?S匪的讀出狀態(tài)中的噪聲的影響。為了避免這種危險(xiǎn)，專利文獻(xiàn)1的技術(shù)提供了如圖19所 示的外部供給電壓控制電路，其設(shè)置下限電壓并區(qū)別下限電壓，由此抑制未選擇存儲(chǔ)單元 的S匪被降低。然而，為了產(chǎn)生這種下限電壓，需要一種在存儲(chǔ)器內(nèi)提供中間共給電壓發(fā)生 器的技術(shù)。這種中間供給電壓發(fā)生器的提供增加了存儲(chǔ)電路的電流消耗，并且下限電壓限 制了 S匪的降低，由此導(dǎo)致不能增加寫余量。尤其是在LSI (大規(guī)模集成電路)中，低功耗 的趨勢(shì)和在LSI內(nèi)部微觀構(gòu)成M0SFET的趨勢(shì)將降低供給電壓，并且下限電壓和供給電壓之 間的差異變得非常小。在這些情況下，專利文獻(xiàn)1的技術(shù)先于SNM作為存儲(chǔ)電路，這將面對(duì) 增加寫余量的不可能性。因此，本發(fā)明的目的是提供一種設(shè)有SRAM的半導(dǎo)體集成電路器件，以低供給電壓 滿足S匪和寫余量的需求。本發(fā)明的前述和其它目的和新特征將從本說明書的下面文字說明以及附圖中明顯看出。根據(jù)本發(fā)明的方案，半導(dǎo)體集成電路器件包括對(duì)應(yīng)多個(gè)字線和多個(gè)互補(bǔ)位線設(shè) 置的多個(gè)靜態(tài)存儲(chǔ)單元；多個(gè)存儲(chǔ)單元電源線，每個(gè)電源線向連接到多個(gè)互補(bǔ)位線的每個(gè) 的多個(gè)存儲(chǔ)單元的每個(gè)供給工作電壓；由電阻單元構(gòu)成的多個(gè)電源電路，每個(gè)電源電路向 每個(gè)存儲(chǔ)單元電源線供給電源電壓；和向互補(bǔ)位線供給對(duì)應(yīng)電源電壓的預(yù)充電電壓的預(yù)充 電電路，其中存儲(chǔ)單元電源線構(gòu)成為具有耦合電容，由此在相應(yīng)互補(bǔ)位線上傳輸寫信號(hào)。根據(jù)本發(fā)明的另一方案，半導(dǎo)體集成電路器件包括根據(jù)多個(gè)字線和多個(gè)互補(bǔ)位 線設(shè)置的多個(gè)靜態(tài)存儲(chǔ)單元；多個(gè)存儲(chǔ)單元電源線，每個(gè)電源線向連接到多個(gè)互補(bǔ)位線的 每個(gè)的多個(gè)存儲(chǔ)單元的每個(gè)供給工作電壓；各由開關(guān)M0SFET構(gòu)成并對(duì)應(yīng)存儲(chǔ)單元電源線 的多個(gè)電源電路，在寫操作期間該電源電路處于OFF狀態(tài)。根據(jù)本發(fā)明一個(gè)方面，提供了一種半導(dǎo)體集成電路器件，包括多個(gè)存儲(chǔ)單元，每 一存儲(chǔ)單元包括第一 CMOS反相器，其具有第一 P溝道M0S晶體管和第三N溝道M0S晶體 管；第二 CMOS反相器，其具有第二 P溝道M0S晶體管和第四N溝道M0S晶體管；第一 N溝道 M0S晶體管，其連接到所述第一 CMOS反相器的輸出節(jié)點(diǎn)；以及第二 N溝道M0S晶體管，其連 接到所述第二 CMOS反相器的輸出節(jié)點(diǎn)；其中所述存儲(chǔ)單元沿第一方向和與所述第一方向 垂直的第二方向以矩陣布置；多個(gè)字線，每一字線連接到與所述第一方向的存儲(chǔ)單元對(duì)應(yīng) 的第一和第二N溝道M0S晶體管；多個(gè)第一位線，每一第一位線連接到與第二方向的存儲(chǔ)單 元對(duì)應(yīng)的第一N溝道M0S晶體管；多個(gè)第二位線，每一第二位線連接到與第二方向的存儲(chǔ)單 元對(duì)應(yīng)的第二 N溝道M0S晶體管；多個(gè)電源線，用于提供電源電壓；多個(gè)電源晶體管，其耦 合到所述電源線，并且每一電源晶體管與第二方向的存儲(chǔ)單元對(duì)應(yīng)地布置；多個(gè)存儲(chǔ)單元 電源線，其耦合到相應(yīng)的電源晶體管，并且每個(gè)存儲(chǔ)單元電源線沿所述第一和第二位線布 置；以及寫驅(qū)動(dòng)器，用于向所述存儲(chǔ)單元寫數(shù)據(jù)，其中每一存儲(chǔ)單元具有第一部分、第二部 分和第三部分，并且這些部分沿第一方向以第一部分、第二部分和第三部分的順序布置，其 中所述第一部分包括所述第一 N溝道M0S晶體管和所述第三N溝道M0S晶體管，其中所述 第二部分包括所述第一 P溝道M0S晶體管和所述第二 P溝道M0S晶體管，以及其中，所述第 三部分包括所述第二 N溝道M0S晶體管和所述第四N溝道M0S晶體管。根據(jù)本發(fā)明另一方面，提供了一種設(shè)有SRAM存儲(chǔ)器的半導(dǎo)體集成電路器件，包 括多個(gè)SRAM存儲(chǔ)單元，所述SRAM存儲(chǔ)單元包括第一 CMOS反相器、第二 CMOS反相器、耦合 到所述第一 CMOS反相器的輸出節(jié)點(diǎn)的第一 N溝道M0S晶體管、以及耦合到所述第二 CMOS 反相器的輸出節(jié)點(diǎn)的第二 N溝道M0S晶體管，所述SRAM存儲(chǔ)單元以多行和多列布置；多個(gè) 字線，其耦合到與所述行的SRAM存儲(chǔ)單元對(duì)應(yīng)的第一和第二 N溝道M0S晶體管；多個(gè)第一 位線，其耦合到與所述列的SRAM存儲(chǔ)單元對(duì)應(yīng)的第一N溝道M0S晶體管；多個(gè)第二位線，其 耦合到與所述列的SRAM存儲(chǔ)單元對(duì)應(yīng)的第二 N溝道M0S晶體管；多個(gè)電源線，用于提供電 源電壓；多個(gè)電源晶體管，其耦合到所述電源線，并且所述電源晶體管與所述列的SRAM存 儲(chǔ)單元對(duì)應(yīng)地布置；多個(gè)存儲(chǔ)單元電源線，其耦合到相應(yīng)的電源晶體管，并且所述存儲(chǔ)單元 電源線沿所述第一和第二位線布置；以及寫驅(qū)動(dòng)器，用于向所述SRAM存儲(chǔ)單元寫數(shù)據(jù)，其 中所述SRAM存儲(chǔ)單元具有第一部分、第二部分和第三部分，并且這些部分沿字線方向以第 一部分、第二部分和第三部分的順序布置，其中所述第一部分包括所述第一N溝道M0S晶體 管和所述第一 CMOS反相器的第三N溝道M0S晶體管，其中所述第二部分包括所述第一 CMOS反相器的第一 P溝道M0S晶體管和所述第二 CMOS反相器的第二 P溝道M0S晶體管，以及其 中所述第三部分包括所述第二 N溝道M0S晶體管和所述第二 CMOS反相器的第四N溝道M0S
晶體管。根據(jù)本發(fā)明再一方面，提供了一種設(shè)有SRAM存儲(chǔ)器的半導(dǎo)體集成電路器件，包 括多個(gè)SRAM存儲(chǔ)單元，所述SRAM存儲(chǔ)單元包括第一 CMOS反相器、第二 CMOS反相器、耦合 到所述第一 CMOS反相器的輸出節(jié)點(diǎn)的第一 N溝道M0S晶體管、以及耦合到所述第二 CMOS 反相器的輸出節(jié)點(diǎn)的第二 N溝道M0S晶體管，所述SRAM存儲(chǔ)單元以多行和多列布置；多個(gè) 字線，每一字線耦合到與所述行的SRAM存儲(chǔ)單元對(duì)應(yīng)的第一和第二 N溝道M0S晶體管的 柵電極；多個(gè)第一位線，每一第一位線耦合到與所述列的SRAM存儲(chǔ)單元對(duì)應(yīng)的第一 N溝道 M0S晶體管的源極/漏極；多個(gè)第二位線，每一第二位線耦合到與所述列的SRAM存儲(chǔ)單元 對(duì)應(yīng)的第二 N溝道M0S晶體管的源極/漏極；多個(gè)電源線，用于提供電源電壓；多個(gè)電源晶 體管，其耦合到所述電源線，并且每一所述電源晶體管與所述列的SRAM存儲(chǔ)單元對(duì)應(yīng)地布 置；多個(gè)存儲(chǔ)單元電源線，其耦合到相應(yīng)的電源晶體管，并且每一所述存儲(chǔ)單元電源線布置 在所述第一和第二位線之間；以及寫驅(qū)動(dòng)器，用于向所述SRAM存儲(chǔ)單元寫數(shù)據(jù)，其中每一 所述SRAM存儲(chǔ)單元具有第一部分、第二部分和第三部分，并且所述第二部分沿字線方向布 置在所述第一部分和第三部分之間，其中所述第一部分包括所述第一 N溝道M0S晶體管和 所述第一 CMOS反相器的第三N溝道M0S晶體管，其中所述第二部分包括所述第一 CMOS反 相器的第一 P溝道M0S晶體管和所述第二 CMOS反相器的第二 P溝道M0S晶體管，其中所述 第三部分包括所述第二 N溝道M0S晶體管和所述第二 CMOS反相器的第四N溝道M0S晶體 管，其中所述SRAM存儲(chǔ)器由多個(gè)金屬布線層形成，其中所述存儲(chǔ)單元電源線、第一位線和 第二位線由所述多個(gè)金屬布線層中的相同布線金屬層形成，其中每一所述第一位線位于相 應(yīng)的SRAM存儲(chǔ)單元的第一部分中，其中每一所述存儲(chǔ)單元電源線位于相應(yīng)的SRAM存儲(chǔ)單 元的第二部分中，以及其中每一所述第二位線位于相應(yīng)的SRAM存儲(chǔ)單元的第三部分中。通過提供上述結(jié)構(gòu)，本發(fā)明實(shí)現(xiàn)了對(duì)相應(yīng)于被選互補(bǔ)位線的存儲(chǔ)單元的寫余量的 增加，并且還實(shí)現(xiàn)了保證到連接到未選擇互補(bǔ)位線的未選擇存儲(chǔ)單元的SNM。
圖1是表示涉及本發(fā)明的SRAM的一個(gè)實(shí)施例的方框圖；圖2是表示圖1中的電源電路的一個(gè)實(shí)施例的電路圖；圖3是涉及本發(fā)明的一個(gè)實(shí)施例中的存儲(chǔ)單元的電路圖；圖4是表示涉及本發(fā)明的存儲(chǔ)單元的一個(gè)實(shí)施例的布局圖；圖5是表示涉及本發(fā)明的SRAM的操作的例子的波形圖；圖6是表示設(shè)計(jì)本發(fā)明的SRAM的另一實(shí)施例的方框圖；圖7是表示用于圖6中的SRAM的電源電路的一個(gè)實(shí)施例的電路圖；圖8是表示用于圖6中的SRAM的電源電路的另一實(shí)施例的電路圖；圖9是表示用于圖6中的SRAM的電源電路的另一實(shí)施例的電路圖；圖10是表示用于圖6中的SRAM的電源電路的另一實(shí)施例的電路圖；圖11是表示用于圖6中的SRAM的電源電路的另一實(shí)施例的電路圖；圖12是表示用于圖6中的SRAM的電源電路的另一實(shí)施例的電路圖13是表示用于圖6中的SRAM的電源電路的另一實(shí)施例的電路圖；圖14是表示涉及本發(fā)明的存儲(chǔ)單元的另一實(shí)施例的布局圖；圖15是表示用于圖1或圖6中的SRAM的字驅(qū)動(dòng)器的一個(gè)實(shí)施例的電路圖；圖16是表示涉及本發(fā)明的SRAM的一個(gè)實(shí)施例的整個(gè)電路圖；圖17是本申請(qǐng)的發(fā)明人在專利文獻(xiàn)1的基礎(chǔ)上預(yù)先審查的SRAM的方框圖；圖18是在專利文獻(xiàn)1中所示的電壓供給電路的電路圖；和圖19是在專利文獻(xiàn)1中所示的電壓供給電路的另一電路圖。
具體實(shí)施例方式圖1表示作為涉及本發(fā)明的一個(gè)實(shí)施例的SRAM的電路結(jié)構(gòu)。該圖一般表示四個(gè) 存儲(chǔ)單元，以及兩個(gè)字線WL0和WLn和互補(bǔ)位線/BL0、BL0和/BLm、BLm，它們對(duì)應(yīng)四個(gè)存儲(chǔ) 單元。這里未示出的存儲(chǔ)單元包括由P溝道M0SFET和N溝道M0SFET構(gòu)成的兩個(gè)CMOS反 相器，它們的輸入和輸出交叉連接，從而形成作為存儲(chǔ)單元的鎖存電路，并且相互連接的輸 入/輸出點(diǎn)用做存儲(chǔ)節(jié)點(diǎn)；和用于地址選擇的N溝道M0SFET，它們?cè)O(shè)置在對(duì)應(yīng)位線/BL和 BL之間。用于地址選擇的M0SFET的柵極連接到相應(yīng)字線上。字線WL0到WLn之一被行解碼器選擇。行解碼器包括字驅(qū)動(dòng)器，這將在后面介紹。 給行解碼器供給地址信號(hào)的行系統(tǒng)地址信號(hào)。一對(duì)多個(gè)互補(bǔ)位線/BL0、BL0到/BLm、BLm通 過列選擇開關(guān)連接到寫驅(qū)動(dòng)器或讀出放大器。接收由列解碼器產(chǎn)生的選擇信號(hào)YSO-Ysm的 列選擇開關(guān)選擇多個(gè)互補(bǔ)位線/BLO、BL0到/BLm、BLm的一對(duì)，并使這一對(duì)連接到寫驅(qū)動(dòng)器 的輸出端并連接到讀出放大器的輸入端。給控制電路供給讀/寫控制信號(hào)R/W。該控制電路對(duì)應(yīng)于讀/寫信號(hào)R/W而產(chǎn)生 寫信號(hào)WE或讀出放大器控制信號(hào)SAC作為讀出信號(hào)。寫信號(hào)WE輸送給寫驅(qū)動(dòng)器，并用于 激勵(lì)寫驅(qū)動(dòng)器。這樣，字線之一被行解碼器選擇，并且一對(duì)互補(bǔ)位線通過列選擇開關(guān)而被列 解碼器選擇；和在激活寫驅(qū)動(dòng)器之后，將數(shù)據(jù)輸入信號(hào)寫入與被選字線和被選互補(bǔ)位線耦 合的存儲(chǔ)單元中。讀出放大器控制信號(hào)SAC用于激活讀出放大器。利用與上述相同的方 式，由行解碼器選擇字線之一，并且由列解碼器通過列選擇開關(guān)選擇一對(duì)互補(bǔ)位線；和激活 讀出放大器之后，將來自與被選字線和被選互補(bǔ)位線耦合的存儲(chǔ)單元的讀出信號(hào)傳輸?shù)阶x 出放大器。讀出放大器將該讀出信號(hào)放大并作為數(shù)據(jù)輸出將放大的讀出信號(hào)輸出。本實(shí)施例還包括對(duì)應(yīng)于互補(bǔ)位線/BLO、BL0到/BLm、BLm的存儲(chǔ)單元電源線 VCCO-VCCm，以便增加對(duì)應(yīng)于被選互補(bǔ)位線的存儲(chǔ)單元的寫余量以及保證連接到未選互補(bǔ) 位線的未選存儲(chǔ)單元的S匪。典型所示的存儲(chǔ)單元電源線VCC0是通向與對(duì)應(yīng)互補(bǔ)位線/ BL0、BL0連接的存儲(chǔ)單元的電源線。利用相同方式，典型所示的存儲(chǔ)單元電源線VCCm是到 與對(duì)應(yīng)互補(bǔ)位線/BLm、BLm連接的存儲(chǔ)單元的電源線。電源電路0到m設(shè)置在電源VCC和 存儲(chǔ)單元電源線VCCO-VCCm之間。圖2表示作為圖1中的電源電路的一個(gè)實(shí)施例的電路結(jié)構(gòu)。本實(shí)施例使用P溝道 MOSFET QP作為電源電路。MOSFET QP的柵極固定地處于電路的地電位，由此它作為電阻元 件工作，并且電源電壓VCC通過列傳輸給內(nèi)部電源，即傳輸給存儲(chǔ)單元電源線。這里，在存 儲(chǔ)單元的寫操作中，互補(bǔ)位線/BL和BL之一的電位從預(yù)充電電平如電源電壓VCC向低電平 如電路的地電位變化；則存儲(chǔ)單元電源線的電位由于與已經(jīng)經(jīng)歷了這種電位變化的位線電容耦合而暫時(shí)下降。在存儲(chǔ)單元電源線的臨時(shí)電位降被允許時(shí)，MOSFET QP的ON電阻設(shè)置 成具有這種相對(duì)大的電阻。這樣，存儲(chǔ)單元的工作電壓在寫操作中降低，由此降低了 S匪，從 而增強(qiáng)了寫余量。另一方面，未選擇位線/BL和BL的電位都保持在高電平如電源電壓VCC ； 因而，相應(yīng)存儲(chǔ)單元電源線也保持在電源電壓VCC。因此，在其字線處于被選狀態(tài)下的存儲(chǔ) 單元中，電源電壓保持在高電平，從而S匪可以保持很高。圖3表示作為根據(jù)本發(fā)明一個(gè)實(shí)施例的存儲(chǔ)單元的電路結(jié)構(gòu)。該存儲(chǔ)單元包括 由P溝道MOSFET Q1和N溝道MOSFET Q2以及P溝道MOSFET Q3和N溝道MOSFET Q4構(gòu)成 的兩個(gè)CMOS反相器，其中其輸入和輸出交叉連接形成鎖存電路；和由N溝道MOSFET Q5和 Q6構(gòu)成的地址選擇開關(guān)，它們?cè)O(shè)置在鎖存電路的一對(duì)輸入/輸出節(jié)點(diǎn)Nl、N2與相應(yīng)位線/ BL和BL之間。用于地址選擇的MOSFET Q5和Q6的柵極連接到相應(yīng)字線WL。在本實(shí)施例中的存儲(chǔ)單元中，對(duì)應(yīng)于互補(bǔ)位線/BL和BL的存儲(chǔ)單元的工作電壓 VCC’是從設(shè)置在相同互補(bǔ)位線/BL和BL之間的存儲(chǔ)單元電源線供給的，該存儲(chǔ)單元電源 線平行于位線延伸。因而，存儲(chǔ)單元電源線連接到構(gòu)成CMOS反相器的P溝道MOSFET Q1和 Q3的源極。這種存儲(chǔ)單元電源線具有在其本身與一個(gè)互補(bǔ)位線/BL之間的寄生電容C1，并 具有在其本身與另一互補(bǔ)位線BL之間的寄生電容C2。圖4表示作為根據(jù)本發(fā)明的一個(gè)實(shí)施例的存儲(chǔ)單元的布局。圖4(A)表示MOSFET 的源極、漏極和柵極、以及接觸布線和接觸孔的布局圖形；圖4(B)表示將工作電壓VCC’輸 送給位線/BL、BL和存儲(chǔ)單元的存儲(chǔ)單元電源線、以及接觸布線和接觸孔的布局圖形；圖 4(C)表示將地電位VSS供給字線WL和存儲(chǔ)單元的地線的布局圖形。接觸孔由具有標(biāo)記X 的正方形標(biāo)記CNT表示。在圖4(A)中，P溝道MOSFET Q1和Q3形成在設(shè)置在以斜線表示的中心內(nèi)的N阱 中。另一方面，N溝道MOSFET Q2、Q4以及Q5、Q6形成在除了上述N阱以外的P襯底中或 P阱中。關(guān)于構(gòu)成CMOS反相器的MOSFET Ql、Q2、Q3、Q4，其柵極一體地形成。接觸布線和 接觸孔各具有連接目標(biāo)如WL、/BL、VCC’、BL、WL和VSS的表示。MOSFET Ql、Q2和Q5以及 MOSFET Q3、Q4和Q6在存儲(chǔ)單元的中心處對(duì)稱地設(shè)置，但是前者與后者旋轉(zhuǎn)180度之后相一 致。接觸布線的布線層由包圍接觸孔的空?qǐng)D形表示，并形成在作為第一層的金屬層Ml上， 這不是特別規(guī)定的。在圖4⑶中，位線/BL和BL對(duì)應(yīng)MOSFET Q5和Q6的源極和漏極；它們?cè)O(shè)置成在 圖中在邊界之間的1/4和3/4部分上垂直延伸，其中所述邊界在圖中的水平方向上將存儲(chǔ) 單元的區(qū)域相等地分割成四個(gè)部分，并且它們形成在作為第二層的金屬層M2上，這不是特 別規(guī)定的。存儲(chǔ)單元電源線(VCC’)利用與位線/BL和BL相同的方式形成在作為第二層的 金屬層M2上，并設(shè)置成在邊界之間在中心(2/4)的部分上垂直延伸，其中所述邊界將存儲(chǔ) 單元的區(qū)域大致相等地分割成四個(gè)部分。存儲(chǔ)單元電源線(VCC’ )具有朝向其上部的鄰接 位線/BL而而延伸的突起，該突起用于將存儲(chǔ)單元電源線(VCC，)連接到P溝道MOSFET Ql 的源極；并且還具有朝向其下部的鄰接位線BL延伸的突起，該突起用于將其連接到P溝道 MOSFET Q3的源極上。這種布線布局將在位線/BL和存儲(chǔ)單元電源線(VCC’ )之間形成寄 生電容C1以及在位線BL和存儲(chǔ)單元電源線(VCC’ )之間形成寄生電容C2。在圖4(c)中，字線WL在存儲(chǔ)單元的中心區(qū)水平地延伸，其形成在作為第三層的金 屬層M3上。地線VSS在存儲(chǔ)單元區(qū)域上垂直延伸，其形成在作為第四層的金屬層M4上。這個(gè)地線VSS與鄰接地線VSS —起使用。作為本實(shí)施例構(gòu)成存儲(chǔ)單元可以很容易地形成成列 的電源線。這就可以在位線/BL、BL和存儲(chǔ)單元電源線(VCC’ )之間形成寄生電容C1、C2。圖5表示根據(jù)本發(fā)明的SRAM的工作的波形。在SRAM的讀出操作中，通過字線WL 的選擇操作使用于存儲(chǔ)單元的地址選擇的MOSFET Q5和Q6處于ON狀態(tài)，并且對(duì)應(yīng)于處于低 電平的存儲(chǔ)節(jié)點(diǎn)附和N2之一而降低位線/BL和BL之一。這里，由于多個(gè)存儲(chǔ)單元與其連 接，因此位線/BL和BL具有相對(duì)大的電容，并且用于地址選擇的MOSFET Q5和Q6具有相對(duì) 大的導(dǎo)通電阻；相應(yīng)地，讀出信號(hào)中的位線/BL和BL的降低電平很小并且其降低斜率很平 緩。因此，盡管在位線/BL、BL與存儲(chǔ)單元電源線之間存在寄生電容(耦合電容)C1和C2， 存儲(chǔ)單元電源線的電壓VCC’也基本不變，從而保持電源電壓VCC。這將保持在高電平的讀 出操作中的靜態(tài)噪聲余量(SNM)。讀出信號(hào)中的位線/BL和BL的微小電平差被讀出放大器 放大，并作為數(shù)據(jù)輸出被輸出。在SRAM的寫操作中，通過字線的選擇操作使用于存儲(chǔ)單元的地址選擇的MOSFET Q5和Q6處于ON狀態(tài)。對(duì)應(yīng)于來自寫驅(qū)動(dòng)器的寫信號(hào)，位線/BL和BL之一被急劇降低到電 路的地電位。這種在寫信號(hào)中具有全擺動(dòng)的急劇降低通過寄生電容(耦合電容)C1和C2 被傳輸給存儲(chǔ)單元電源線，臨時(shí)降低了存儲(chǔ)單元的工作電壓VCC’。因此，工作電壓VCC’由 于耦合電容而降低。然而，由于通過電源電路的電阻元件給其輸送電源電壓VCC，因此工作 電壓VCC’朝向電源電壓VCC逐漸恢復(fù)。在這個(gè)期間，位線/BL和BL之一處于低電平，存儲(chǔ) 節(jié)點(diǎn)m或N2通過根據(jù)字線的選擇狀態(tài)而處于ON的M0SFETQ5和Q6從高電平被下拉到低 電平，由此使存儲(chǔ)單元中的存儲(chǔ)單位的儲(chǔ)存信息變得相反。例如，當(dāng)存儲(chǔ)節(jié)點(diǎn)m從高電平被下拉到低電平時(shí)，通過降低存儲(chǔ)單元電源電壓 VCC，，保持存儲(chǔ)節(jié)點(diǎn)m的高電平的MOSFET Q1降低了存儲(chǔ)節(jié)點(diǎn)m。同時(shí)，位線BL的高電平 通過MOSFET Q6被傳輸至MOSFET Q2的柵極(存儲(chǔ)節(jié)點(diǎn)N2)，從而使MOSFET Q2導(dǎo)通(0N)。 利用相同方式，重疊的三個(gè)因素急劇下拉存儲(chǔ)節(jié)點(diǎn)N1，這使P溝道MOSFET Q3處于ON狀態(tài)， 由此形成使存儲(chǔ)節(jié)點(diǎn)N2處于高電平的路徑。結(jié)果是，存儲(chǔ)節(jié)點(diǎn)m從高電平急劇變化到低電 平，并且存儲(chǔ)節(jié)點(diǎn)N2從低電平急劇地變化到高電平，這增強(qiáng)了寫余量。這樣，如果電源電壓 VCC由于器件的微觀構(gòu)成而降低，從而降低了寫驅(qū)動(dòng)器的操縱性能，因此本實(shí)施例將增強(qiáng)寫 余里o這里，如果選擇字線WL，則不將進(jìn)行寫操作。即，甚至通過與寫位線的耦合，在連接 到用于保持存儲(chǔ)數(shù)據(jù)的未選擇互補(bǔ)位線/BL和BL的存儲(chǔ)單元中，也不會(huì)發(fā)生如上述的電壓 降；因此，可以利用與讀出操作相同的方式保持電源電壓VCC。關(guān)于存儲(chǔ)單元，其中該字線 被選擇并且MOSFET Q5、Q6處于ON狀態(tài)，保留存儲(chǔ)數(shù)據(jù)的那個(gè)存儲(chǔ)單元可以保持大的靜態(tài) 噪聲余量(SNM)。通過這種方式，在寫操作期間的未選擇列中的電壓變化和在讀出操作期間 的被選位線中的電壓變化是以有限的幅度的相對(duì)平緩變化，這是因?yàn)榇鎯?chǔ)單元中的位線的 微小幅度；限制了耦合的效果，并且限制了 S匪的降低，從而實(shí)現(xiàn)了穩(wěn)定操作。圖6表示作為根據(jù)本發(fā)明的另一實(shí)施例的SRAM的電路結(jié)構(gòu)。在本實(shí)施例中，與圖 1中相同的寫信號(hào)與由列解碼器和門電路G0-Gm等形成的位線選擇信號(hào)YSO-Ysm組合，它 用于形成提供給每個(gè)位線的寫驅(qū)動(dòng)器的激活信號(hào)WCO-WCm。因此，在指令寫操作時(shí)，對(duì)應(yīng)于 列地址的寫驅(qū)動(dòng)器被激活，并且數(shù)據(jù)輸入被寫入到與被字驅(qū)動(dòng)器選擇的字線連接的存儲(chǔ)單 元。另一方面，在指令讀出操作時(shí)，所述讀出列選擇開關(guān)根據(jù)列地址而處于0N狀態(tài)，并且被選位線/BL和BL上的信號(hào)被傳輸?shù)阶x出放大器的輸入端，并在讀出放大器控制信號(hào)SAC的 基礎(chǔ)上被放大，從而作為數(shù)據(jù)輸出被輸出。本實(shí)施例提供對(duì)應(yīng)于互補(bǔ)位線/BL0和BL0到/BLm和BLm的寫驅(qū)動(dòng)器。在這種結(jié) 構(gòu)中，對(duì)應(yīng)于數(shù)據(jù)輸入的寫信號(hào)可以直接傳輸給互補(bǔ)位線/BL和BL而不需要如圖1中的上 述實(shí)施例那樣插入列選擇開關(guān)，從而使位線對(duì)之一從預(yù)充電電平被急劇地下拉到低電平。 在本實(shí)施例中，激活信號(hào)WCO-WCm用做電源電路0-m的控制信號(hào)，所述電源電路0_m連接到 對(duì)應(yīng)于各個(gè)位線/BL0和BL0到/BLm和BLm的存儲(chǔ)單元電源線VCC0_VCCm上。其它結(jié)構(gòu)與 圖1中的實(shí)施例相同。圖7表示作為一個(gè)實(shí)施例的用于圖6中的SRAM的電源電路的電路結(jié)構(gòu)。在本實(shí)施 例中，電源電路設(shè)有與圖2中的電源電路相同方式的P溝道MOSFET QP1以及具有連接到其 柵極的激活信號(hào)WC的P溝道MOSFET QP2，其中這兩個(gè)P溝道MOSFET并聯(lián)連接。信號(hào)WC根 據(jù)被選互補(bǔ)位線/BL和BL而處于高電平。因而，作為一個(gè)例子，電源電路的P溝道MOSFET QP2對(duì)應(yīng)被選互補(bǔ)位線/BL0和BL0而處于OFF狀態(tài)。由此，在寫操作中，被選存儲(chǔ)單元的 工作供給電壓VCC’由于與給其傳輸寫信號(hào)的位線耦合而降低。另一方面，在對(duì)應(yīng)包括未選 擇互補(bǔ)位線/BLm和BLm在內(nèi)的其他未選互補(bǔ)位線的電源電路中，P溝道MOSFET QP1和QP2 處于0N狀態(tài)，并且未選存儲(chǔ)單元的供給電壓VCC’保持到實(shí)際上等于電源電壓VCC。在本實(shí)施例中，如果P溝道MOSFET QP1的導(dǎo)通電阻設(shè)置得足夠高，則耦合電容C1、 C2將不是必須的。作為一個(gè)例子，電源電路的P溝道MOSFET QP2對(duì)應(yīng)被選互補(bǔ)位線/BL0 和BL0而處于OFF狀態(tài)，因而從具有高電阻的P溝道MOSFET QP1只輸送微小電流。因此， 有如下電流通過P溝道MOSFET QP1，即在連接到互補(bǔ)位線/BL0和BL0的多個(gè)存儲(chǔ)單元中 流動(dòng)漏電流和在其中進(jìn)行反向?qū)懖僮鞯拇鎯?chǔ)單元中流動(dòng)電流，這對(duì)應(yīng)CMOS反相器的輸出 信號(hào)變化。因此，在沒有上述電容耦合的情況下，存儲(chǔ)單元的操作電壓VCC’降低了。操作 電壓的降低將增加針對(duì)存儲(chǔ)單元的寫余量。與此相比，即使選擇字線，也不將進(jìn)行寫操作。關(guān)于連接到未選互補(bǔ)位線的存儲(chǔ)單 元，它們必須保持儲(chǔ)存數(shù)據(jù)，存儲(chǔ)單元電源線通過MOSFET QP1和QP2的導(dǎo)通狀態(tài)而連接到 具有低阻抗的電源電壓VCC，從而存儲(chǔ)單元電源線可以更穩(wěn)定地保持到電源電壓。由此，在 其中選擇所述字線并且上述MOSFET Q5和Q6處于0N狀態(tài)的那些存儲(chǔ)單元當(dāng)中，保持存儲(chǔ) 數(shù)據(jù)的存儲(chǔ)單元可以保持大的靜態(tài)噪聲余量(SNM)。因此，本實(shí)施例中的存儲(chǔ)單元的布局不 限于圖4所示的布局。例如，位線/BL、BL和存儲(chǔ)單元電源線VCC’可以形成在單獨(dú)的布線 層上，由此擴(kuò)大了設(shè)計(jì)電路布局時(shí)的自由度。圖8表示作為另一實(shí)施例的用于圖6中的SRAM的電源電路的電路結(jié)構(gòu)。在本實(shí) 施例中，電源電路省略了圖7中的P溝道M0SFETQP1并僅包括具有輸送給其柵極的激活信 號(hào)WC的P溝道M0SFETQP2。在這種結(jié)構(gòu)中，作為一個(gè)例子，電源電路的P溝道MOSFET QP2 對(duì)應(yīng)被選互補(bǔ)位線/BL0和BL0而處于OFF狀態(tài)，因而，用于與被選互補(bǔ)位線/BL0和BL0對(duì) 應(yīng)的所有存儲(chǔ)單元的電源都被切斷。因此，就這樣通過P溝道MOSFET QP1在連接到互補(bǔ)位 線/BL0和BL0的多個(gè)存儲(chǔ)單元中流動(dòng)漏電流和在其中進(jìn)行反向?qū)懖僮鞯拇鎯?chǔ)單元中流動(dòng) 電流，這對(duì)應(yīng)于CMOS反相器的輸出信號(hào)變化。因此，在沒有上述電容耦合的情況下，存儲(chǔ)單 元的操作電壓VCC’大大降低了。因此，即使存在操作電壓VCC’暫時(shí)下降到低于存儲(chǔ)單元的下限的可能性，來自寫
12驅(qū)動(dòng)器的高電平和低電平也能通過MOSFET Q5和Q6被寫入具有被選字線的被選存儲(chǔ)單元 的存儲(chǔ)節(jié)點(diǎn)m和N2上的電容中。另一方面，在具有未選字線的存儲(chǔ)單元中，MOSFET Q5和 Q6處于OFF狀態(tài)；因此，即使操作電壓VCC’處于比所述下限低的電平，在存儲(chǔ)節(jié)點(diǎn)m和N2 上的電容也能保持電荷被儲(chǔ)存。因此，即使在該存儲(chǔ)單元的寫操作所需的短時(shí)間內(nèi)使P溝 道MOSFET QP2處于OFF狀態(tài)，未選存儲(chǔ)單元也能通過利用與動(dòng)態(tài)存儲(chǔ)單元相同的方式被儲(chǔ) 存的電荷而保持存儲(chǔ)數(shù)據(jù)。之后，P溝道MOSFET QP2處于ON狀態(tài)，從而供給電源電壓VCC， 由此恢復(fù)將要儲(chǔ)存的臨時(shí)減少的電荷。在本實(shí)施例中，在用于對(duì)應(yīng)于上述被選互補(bǔ)位線/BL0和BL0的所有存儲(chǔ)單元的電 源暫時(shí)被MOSFET QP2的OFF狀態(tài)切斷，靜態(tài)存儲(chǔ)單元執(zhí)行與具有相互不同充電狀態(tài)的兩個(gè) 動(dòng)態(tài)存儲(chǔ)單元相同的儲(chǔ)存操作。即使在將要儲(chǔ)存在存儲(chǔ)節(jié)點(diǎn)m或N2的電荷的一部分暫時(shí) 消失時(shí)，通過伴隨著寫完成而由MOSFET QP2的ON狀態(tài)提供的電源來激活反相器，由此恢復(fù) 了原始狀態(tài)。本實(shí)施例必須利用如下方式設(shè)置寫信號(hào)WE的脈沖寬度，使得在寫操作中被選 列的內(nèi)部電源VCC’不到達(dá)擦除未選存儲(chǔ)單元中的數(shù)據(jù)的電平。使用簡單構(gòu)成的電源電路 的本實(shí)施例增強(qiáng)了對(duì)應(yīng)被選互補(bǔ)位線的存儲(chǔ)單元的寫余量，并且還保證了連接到未選位線 的未選存儲(chǔ)單元的SW。圖9表示作為另一實(shí)施例的用于圖6中的SRAM的電源電路的電路結(jié)構(gòu)。本實(shí)施 例包括與圖7中的P溝道MOSFET QP2并聯(lián)連接的N溝道MOSFET QN1。N溝道MOSFET QN1 的柵極和P溝道MOSFET QP2的柵極互相連接，并在那里供給激活信號(hào)WC。在本實(shí)施例中， 作為一個(gè)例子，在電源電路的P溝道MOSFET QP2對(duì)應(yīng)被選互補(bǔ)位線/BL0和BL0而處于OFF 狀態(tài)時(shí)，則N溝道MOSFET QN1處于0N狀態(tài)。因此，當(dāng)在連接到互補(bǔ)位線/BL0和BL0的多 個(gè)存儲(chǔ)單元中的漏電流流動(dòng)同時(shí)對(duì)應(yīng)于CMOS反相器的輸出信號(hào)變化并在其中進(jìn)行反向?qū)?操作的存儲(chǔ)單元中流動(dòng)的電流流動(dòng)時(shí)，該存儲(chǔ)單元的操作電壓VCC’將不降低到VCC-Vth。 這里，Vth表示N溝道M0SFETQN1的閾值電壓。這樣，與圖8中的實(shí)施例相比，當(dāng)寫信號(hào)TO 的脈寬設(shè)置為相對(duì)大時(shí)，不用擔(dān)心未選擇存儲(chǔ)單元中的數(shù)據(jù)被擦除。圖10表示作為另一實(shí)施例的用于圖6中的SRAM的電源電路的電路結(jié)構(gòu)。本實(shí)施 例采用與圖7相同的電路結(jié)構(gòu)，其中P溝道M0SFETQP1用電阻元件R代替。這個(gè)電阻元件R 可以用MOSFET以外的電阻單元代替，如擴(kuò)散電阻器、多晶硅電阻器等。其操作與圖7中的 相同。圖11表示作為另一實(shí)施例的用于圖6中的SRAM的電源電路的電路結(jié)構(gòu)。本實(shí)施 例是對(duì)圖9中的實(shí)施例進(jìn)行修改的修改例。下限電壓通過N溝道MOSFET QN2被傳輸?shù)桨?列的內(nèi)部電源列(internalpower supply by column)(存儲(chǔ)單元電源線VCC’)。在圖9的 實(shí)施例中，在寫操作中電源電路向被選列輸送電壓VCC-Vth，其中Vth是N溝道MOSFET的閾 值電壓。本實(shí)施例通過N溝道MOSFET QN2向存儲(chǔ)單元供給下限電壓。因此，下限電壓低于 電壓VCC-Vth。如果下限電壓趨于高于VCC-Vth，則只需要使用P溝道M0SFET，通過反相器 使激活信號(hào)WC反相，并向輸送下限電壓的P溝道MOSFET的柵極輸送反相激活信號(hào)WC。這 種情況需要分別地提供下限電壓發(fā)生器。圖12表示作為另一實(shí)施例的用于圖6中的SRAM的電源電路的電路結(jié)構(gòu)。本實(shí)施 例是對(duì)圖11中的實(shí)施例進(jìn)行修改的修改例，其使用了 P溝道MOSFET QP3的閾值電壓Vth作 為下限電壓。本實(shí)施例包括在存儲(chǔ)單元電源線VCC’和地電位VSS之間的P溝道M0SFETQP3。激活信號(hào)WC通過反相器INV1輸送給這個(gè)P溝道M0SFETQP3的柵極。這個(gè)電源電路根據(jù)被 選位線/BL和BL而使激活信號(hào)WC處于高電平。由此，P溝道MOSFET QP2處于OFF狀態(tài)， 并且P溝道MOSFET QP3處于ON狀態(tài)。P溝道MOSFET QP3的導(dǎo)通狀態(tài)將存儲(chǔ)單元操作電壓 VCC，降低到Vth。這樣，用P溝道MOSFET QP3的閾值電壓Vth作為操作電壓操作連接到被 選位線/BL、BL的存儲(chǔ)單元。如上所述，連接到被選互補(bǔ)位線/BL和BL的多個(gè)字線未選存儲(chǔ)單元中的漏電流 和字線選擇存儲(chǔ)單元中的數(shù)據(jù)反向電流被消耗。然而，本實(shí)施例中的電源電路沒有對(duì)應(yīng)上 述電流的電流路徑；并且電流消耗基本上與圖8中的實(shí)施例相同。但是，本實(shí)施例不等待 存儲(chǔ)單元操作電壓的降低，如圖8中的實(shí)施例那樣。本實(shí)施例中的電源電路在寫操作中使 MOSFET QP3處于ON狀態(tài)，正向地降低存儲(chǔ)單元操作電壓VCC’至Vth，從而在增寫余量的狀 態(tài)下在短時(shí)間內(nèi)完成寫操作，并且立即使P溝道MOSFET QP2處于ON狀態(tài)。這種結(jié)構(gòu)免受 元件等的分散，并便于設(shè)置寫時(shí)間。圖13表示作為另一實(shí)施例的用于圖6中的SRAM的電源電路的電路結(jié)構(gòu)。本實(shí)施 例提供對(duì)應(yīng)每個(gè)互補(bǔ)位線/BL0、BL0到/BLm、BLm的存儲(chǔ)單元地線VSS0_VSSm。圖13中的 存儲(chǔ)單元地線VSS’是到連接到對(duì)應(yīng)位線/BL0、BL0的存儲(chǔ)單元的地線。本實(shí)施例提供在按 列(bycolumn)的存儲(chǔ)單元地線VSS’和電路的地線VSS之間的如圖13所示的地供給電路。 本實(shí)施例沒有位于電源電壓VCC的一側(cè)上的電源電路，如圖1和6所示；并且還增強(qiáng)了對(duì)應(yīng) 被選互補(bǔ)位線的存儲(chǔ)單元的寫余量并保證了連接到未選互補(bǔ)位線的未選存儲(chǔ)單元的SNM。在本實(shí)施例中，激活信號(hào)WCB對(duì)應(yīng)被選互補(bǔ)位線/BL、BL而處于低電平。由此，N溝 道MOSFET QN3處于OFF狀態(tài)，并且P溝道MOSFET QP4處于ON狀態(tài)。因而，流過連接到被選 互補(bǔ)位線/BL、BL的多個(gè)存儲(chǔ)單元的漏電流和用于寫操作的電流將流過P溝道MOSFET QP4， 這使存儲(chǔ)單元地電位VSS’升高了 Vth。這樣，存儲(chǔ)單元提供這種如此低的電壓作VCC-Vth 用于寫操作，并且本實(shí)施例中的電源電路等效于圖9中的電源電路，這也增加了寫余量。另 一方面，關(guān)于對(duì)應(yīng)未選互補(bǔ)位線/BL、BL的存儲(chǔ)單元地線VSS，，N溝道MOSFET QN3處于0N 狀態(tài)，并且地電位VSS不變地被傳輸。由此，連接到未選互補(bǔ)位線的未選存儲(chǔ)單元的操作電 壓為VCC，并且可以利用與上述相同的方式保證S匪。本實(shí)施例中的地供給電路包括并聯(lián)構(gòu)成的P溝道MOSFET QP4和N溝道MOSFET QN3。利用與圖12所示相同的方式，被反相器INV1反相的激活信號(hào)WCB輸送給P溝道MOSFET QP4的柵極和N溝道MOSFET QN3的柵極。地供給電路可以看作是基本上與上述電源電路相 同。由于在電源電壓VCC和地電壓VSS之間的電位差給定為操作電壓時(shí)存儲(chǔ)單元操作，因 此在存儲(chǔ)單元的操作方面，如上述實(shí)施例所述輸送通過降低電源電壓VCC獲得的電壓VCC’ 和輸送通過升高該電路的地電壓VSS獲得的電壓VSS’是相同的。為了通過位線和其本身之間的電容耦合使地線升高到高電平，如圖1中的實(shí)施例 所示，只需要將位線預(yù)充電到低電平并根據(jù)輸入數(shù)據(jù)使位線之一放電到高電平，如電源電 壓 VCC。圖14表示根據(jù)本發(fā)明的另一實(shí)施例的存儲(chǔ)單元的布局。圖14(A)和圖14(C)基本 上與圖4(A)和圖4(C)相同，其中省略了表示布線層M1-M4的標(biāo)記。本實(shí)施例呈現(xiàn)用于增 加寄生電容器C1和C2的電容。還可以通過增寬電源線VCC’的布線寬度和通過使位線/BL 和BL之間的間隙變窄來增加寄生電容。然而，另一方面，電源線VCC’和其它電路節(jié)點(diǎn)如電路的地電位之間的寄生電容增加。由于這個(gè)寄生電容通過與位線耦合而趨于阻止電位變化 起作用，因此上述方法不能作為增強(qiáng)耦合電容的有效措施來評(píng)估。現(xiàn)在，本實(shí)施例使圖形彎 曲，以便相等地使位線/BL和BL之間的間隙變窄而不增寬電源線VCC’的布線寬度。這種 方法可以增加寄生電容C1和C2，但保持電源線VCC和電路的地電位之間的寄生電容不變。 因此，本實(shí)施例通過寫操作實(shí)現(xiàn)了對(duì)應(yīng)于位線之電位變化的存儲(chǔ)單元的電壓VCC’的有效降 低。圖15表示作為一個(gè)實(shí)施例的用于圖1或6中的SRAM的字驅(qū)動(dòng)器的電路結(jié)構(gòu)。這 種電路圖通常表示作為例子的對(duì)應(yīng)于四個(gè)字線WL0到WL3的四個(gè)字驅(qū)動(dòng)器。當(dāng)高電平(1) 定義為正邏輯時(shí)，本實(shí)施例使用NOR門作為字驅(qū)動(dòng)器。采用對(duì)應(yīng)于字線WL0的字驅(qū)動(dòng)器作 為例子，P溝道MOSFET PA0和PB0在電源電壓VCC和輸出端(WL0)之間串聯(lián)連接，并且N溝 道MOSFET NA0和NB0在電路的地電位VSS和輸出端(WL0)之間并聯(lián)連接。P溝道MOSFET PA0的柵極和N溝道MOSFET NA0的柵極互相連接，并在這里輸送輸入信號(hào)PDA ；和P溝道 MOSFET PB0的柵極和N溝道MOSFET NB0的柵極互相連接，并在這里輸送輸入信號(hào)PDB
。給P溝道MOSFET PA0的源極輸送電源電壓VCC，并且P溝道MOSFET PB0的漏極連 接到輸出端(WL0)。這個(gè)輸出端連接到字線WL0。給N溝道MOSFET NA0和NB0的源極輸送 電路的地電位VSS ；并且N溝道MOSFET NA0和NB0的漏極互相連接至輸出端(WL0)。本實(shí)施例使用P溝道MOSFET PA0也作為對(duì)應(yīng)于字線WL1的字驅(qū)動(dòng)器，盡管不特 別規(guī)定。在對(duì)應(yīng)字線WL1的字驅(qū)動(dòng)器中，P溝道MOSFET PA0和PB1串聯(lián)連接，并且N溝道 MOSFET NA1和NB1在電路的地電位VSS和輸出端(WL1)之間并聯(lián)連接。P溝道M0SFETPA0 的柵極和N溝道MOSFET NA1的柵極互相連接，并在這里輸送輸入信號(hào)PDA ；和P溝道 MOSFET PB1的柵極和N溝道M0SFETNB1的柵極互相連接，并在這里輸送輸入信號(hào)PDB[1]。關(guān)于其余兩個(gè)字線WL2和WL3，相應(yīng)的兩個(gè)字驅(qū)動(dòng)器共享其源極連接到電源電壓 VCC的P溝道MOSFET PA2。就是說，在對(duì)應(yīng)字線WL2的字驅(qū)動(dòng)器中，利用與上述相同的方式， P溝道MOSFET PA2和PB2在電源電壓VCC和輸出端(WL2)之間串聯(lián)連接，并且N溝道MOSFET NA2的柵極和NB2在電路的地電位VSS和輸出端(WL2)之間并聯(lián)連接。P溝道MOSFET PA2 和N溝道MOSFET NA2的柵極互相連接，在這里輸送輸入信號(hào)PDA[1] ；P溝道MOSFET PB2和 N溝道MOSFET NB2的柵極互相連接，在這里輸送輸入信號(hào)PDB
。P溝道MOSFET PA2也被對(duì)應(yīng)字線WL3的字驅(qū)動(dòng)器共享。就是說，在對(duì)應(yīng)字線WL3 的字驅(qū)動(dòng)器中，P溝道MOSFET PA2和P溝道MOSFET PB3在電源電壓VCC和輸出端(WL3)之 間串聯(lián)連接，并且N溝道MOSFET NA3和NB3在電路的地電位VSS和輸出端(WL3)之間并聯(lián) 連接。P溝道MOSFET PA2的柵極和N溝道MOSFET NA3的柵極互相連接，在這里輸送輸入信 號(hào)PDA[1]；和P溝道M0SFETPB3的柵極和N溝道MOSFET NB3的柵極互相連接，在這里輸送 輸入信號(hào)PDB[1]。輸入信號(hào)PDA
和PDA[1]在激活操作期間處于互補(bǔ)(異)關(guān)系，并且當(dāng)一個(gè)設(shè) 置為高電平時(shí)，另一個(gè)變?yōu)榈碗娖?。利用相同方式，輸入信?hào)PDB
和PDB[1]在激活操作 期間處于互補(bǔ)(異)關(guān)系，并且當(dāng)一個(gè)設(shè)置為高電平時(shí)，另一個(gè)變?yōu)榈碗娖健３说刂沸盘?hào) 之外，這些輸入信號(hào)PDA和PDB還包括時(shí)鐘信號(hào)和備用信號(hào)分量，如后面所述，盡管不特別 規(guī)定。輸入信號(hào)PDA設(shè)置為地址信號(hào)的高位，輸入信號(hào)PDB設(shè)置為其低位，這不是特別規(guī)定的。相應(yīng)地，當(dāng)輸入信號(hào)PDA
處于低電平和輸入信號(hào)PDA[1]處于高電平，并且輸 入信號(hào)PDB
處于低電平和輸入信號(hào)PDB[1]處于高電平時(shí)，P溝道MOSFET PA0和PB0以 及N溝道MOSFET NA0和NB0變?yōu)镺FF狀態(tài)，對(duì)應(yīng)于輸入信號(hào)PDA
的低電平和輸入信號(hào) PDB
的低電平。由此，字線WL0處于高電平如電源電壓VCC的選擇狀態(tài)。在對(duì)應(yīng)于其它 字線WL1-WL3的字驅(qū)動(dòng)器中，輸入信號(hào)PDA[1]的高電平使兩個(gè)P溝道MOSFET中的任一個(gè) 處于OFF狀態(tài)，并使兩個(gè)N溝道MOSFET中的任一個(gè)處于ON狀態(tài)；并且字線WL1到WL3處于 低電平如地電位VSS的未選擇狀態(tài)。在備用狀態(tài)下，所有輸入信號(hào)PDAW]、PDA[1]和輸入信號(hào)PDB
、PDB [1]都處于 高電平。由此，所有P溝道MOSFET都處于OFF狀態(tài)，并且所有N溝道MOSFET都處于ON狀 態(tài)。現(xiàn)在，如果存在漏電流流過P溝道M0SFET，如上所述，則在串聯(lián)連接的MOSFET的節(jié)點(diǎn)上 的電位將從VSS向VCC/2升高，并且電源電壓VCC —側(cè)上的P溝道MOSFET PA1和PA2的源 電位將升高，導(dǎo)致所謂的源偏置效應(yīng)，其中源極相對(duì)于襯底被反偏置，由此可以很大程度上 減少漏電流。當(dāng)字線WL0處于選擇狀態(tài)時(shí)，P溝道MOSFET PA0和PB0或相應(yīng)字驅(qū)動(dòng)器的PA0和 PB0中的至少任何一個(gè)處于OFF狀態(tài)。字驅(qū)動(dòng)器通過源極偏置效應(yīng)可以減少漏電流，其中 源極偏置效應(yīng)是通過P溝道MOSFET的縱向疊加成為N0R邏輯門的特征來實(shí)現(xiàn)的。尤其是 在備用狀態(tài)下，其中所有輸入信號(hào)PDAW]、PDA[1]和輸入信號(hào)PDB
、PDB [1]都處于高電 平，所有P溝道MOSFET都處于OFF狀態(tài)，并且源極偏置效應(yīng)大大減小了漏電流。盡管P溝 道M0SFETPA0，PA2輸送給兩個(gè)字驅(qū)動(dòng)器，但是如本實(shí)施例所述，兩個(gè)字線不是同時(shí)被選擇， 這增強(qiáng)了漏電流減少效果同時(shí)保持可驅(qū)動(dòng)性。可以使共享字驅(qū)動(dòng)器的數(shù)量增加2的冪數(shù)， 這取決于解碼邏輯。本實(shí)施例中的字驅(qū)動(dòng)器的特征在于不需要用于減少漏電流的任何特殊控制信 號(hào)。當(dāng)使輸入信號(hào)PDA包括時(shí)鐘信號(hào)分量時(shí)，S卩，位線被預(yù)充電時(shí)，所有字線都必須處于未 選擇狀態(tài)。在預(yù)充電期間所有字線的未選擇狀態(tài)下，通過上述源極偏置效應(yīng)可以減少漏電 流。就是說，不僅可以在備用狀態(tài)下而且可以在存儲(chǔ)器的存取狀態(tài)下減少漏電流。如上所述，伴隨著低功耗的趨勢(shì)和在LSI內(nèi)部微觀構(gòu)成MOSFET的趨勢(shì)，輸送給 LSI(大規(guī)模集成電路)的電源電壓逐漸減小。例如，通過0. 13i!m工藝，制造用電源電壓 1.2V操作的LSI。當(dāng)將電源電壓降低到LSI時(shí)，一般實(shí)踐降低了晶體管的閾值電壓(Vth) 和增加了流過晶體管的電流，從而不會(huì)使電路性能(電路的工作速度)退化。0. 13pm工藝 使用例如其Vth為0. 4V的M0SFET。在具有低Vth的晶體管中，增加了所謂的子閾值電流， 即，在晶體管的OFF狀態(tài)下流過源極_漏極的電流。甚至在用這種晶體管構(gòu)成的電路不工 作時(shí)，子閾值電流也繼續(xù)流動(dòng)，這就在LSI通電而不是處于工作狀態(tài)(備用狀態(tài))下消耗了 電流。甚至在備用狀態(tài)下存儲(chǔ)電路也必須保持?jǐn)?shù)據(jù)，并且甚至在備用狀態(tài)下電源也不能斷 開。因此，上述字驅(qū)動(dòng)器能夠解決隨著構(gòu)成電路的晶體管的Vth的降低而使子閾值電流增 加并由此增加了備用狀態(tài)下的電流消耗的問題。圖16表示作為一個(gè)實(shí)施例的根據(jù)本發(fā)明的SRAM的整個(gè)電路結(jié)構(gòu)。SRAM包括存儲(chǔ) 單元陣列；地址選擇電路，讀出電路和寫電路，所述寫電路是作為其外圍電路提供的；和控 制其操作的時(shí)序發(fā)生電路。該電路圖通常表示一個(gè)字線WL、兩對(duì)互補(bǔ)位線/BL、BL以及設(shè)置在其相交部位作為存儲(chǔ)單元的兩個(gè)存儲(chǔ)單元。存儲(chǔ)單元包括由P溝道MOSFET Q1、Q3和N溝道MOSFET Q2、 Q4構(gòu)成的兩個(gè)CMOS反相器，其中其輸入和輸出交叉連接形成鎖存電路；和由N溝道MOSFET Q5和Q6構(gòu)成的選擇開關(guān)，所述N溝道MOSFET Q5和Q6設(shè)置在這個(gè)鎖存電路的一對(duì)輸入/ 輸出節(jié)點(diǎn)和一對(duì)位線/BL、BL之間。MOSFET Q5和Q6的柵極連接到字線WL。在存儲(chǔ)單元陣列中，128個(gè)存儲(chǔ)單元排列在一條字線WL上，盡管不特別規(guī)定。相 應(yīng)地，存儲(chǔ)單元陣列包括128對(duì)互補(bǔ)位線/BL、BL。256個(gè)存儲(chǔ)單元排列在一對(duì)位線/BL和 BL上。相應(yīng)地提供256個(gè)字線WL。預(yù)充電&等效電路PC/EQ包括給互補(bǔ)位線/BL和BL輸 送預(yù)充電電壓的P溝道MOSFET和使位線/BL和BL短路的P溝道MOSFET。本實(shí)施例還包 括具有交叉連接在位線/BL、BL和電源端子之間的柵極和漏極的P溝道M0SFET，作為上拉 MOSFET。由此，可以在讀出期間防止高電平一側(cè)的位線的電位降低。128對(duì)位線利用包括P溝道MOSFET的讀出列開關(guān)連接到32對(duì)互補(bǔ)讀出數(shù)據(jù)線/ RD、RD，盡管不特別規(guī)定。讀出數(shù)據(jù)線/RD、RD之一連接到四對(duì)位線/BL、BL之一上。讀出 數(shù)據(jù)線/RD、RD設(shè)有讀出放大器SA。讀出放大器SA包括CM0S鎖存電路，其中由P溝道 MOSFET和N溝道MOSFET構(gòu)成的兩個(gè)CMOS反相器的輸入和輸出交叉連接；和設(shè)置在CMOS鎖 存電路的N溝道MOSFET的源極和該電路的地電位之間的N溝道MOSFET。對(duì)應(yīng)于32對(duì)讀出 數(shù)據(jù)線/RD、RD，總共提供32單位的讀出放大器SA。由時(shí)序發(fā)生電路產(chǎn)生的時(shí)序信號(hào)和由接收讀出放大器選擇信號(hào)sac的門電路產(chǎn) 生的時(shí)序控制信號(hào)Osac通過形成控制脈沖的反相器串被傳輸?shù)郊せ钭x出放大器SA的N 溝道MOSFET的柵極和傳輸?shù)介T電路，所述門電路傳輸被讀出放大器SA放大的信號(hào)。時(shí)序 控制信號(hào)①sac也用做讀出列開關(guān)的選擇信號(hào)。讀出放大器SA被選擇信號(hào)激活并放大了 讀出數(shù)據(jù)線/RD、RD上的信號(hào)。被讀出放大器SA放大的信號(hào)傳輸?shù)桨∕OSFET Q17-Q22的鎖存電路LT，并且由 輸出電路0B產(chǎn)生輸出信號(hào)dout。鎖存電路LT形成有直通鎖存電路，該直通鎖存電路由在 輸出鎖存控制信號(hào)olc基礎(chǔ)上產(chǎn)生的信號(hào)Oolc控制。輸出電路0B包括被在輸出驅(qū)動(dòng)器 控制信號(hào)ode的基礎(chǔ)上產(chǎn)生的信號(hào)Oodc控制的門電路和輸出反相器。本實(shí)施例中的SRAM能夠選擇激活所有32個(gè)讀出放大器SA輸出32位讀出信號(hào)的 讀出操作、激活32個(gè)讀出放大器SA輸出16位讀出信號(hào)的讀出操作、或者激活32個(gè)讀出放 大器SA的8單元輸出8位讀出信號(hào)的讀出操作，這不是特別規(guī)定的。讀出放大器選擇信號(hào) sac用于根據(jù)讀出操作的三種類型來控制讀出放大器SA，并且還通過讀開關(guān)控制信號(hào)rswc 和列選擇信號(hào)sel而用做用于讀出列開關(guān)的未選擇信號(hào)，其中所述讀出列開關(guān)包括P溝道 M0SFET。128對(duì)位線通過包括N溝道MOSFET的寫列開關(guān)(WCP)連接到32對(duì)互補(bǔ)寫數(shù)據(jù)線 /WD、WD。寫數(shù)據(jù)線/WD、WD之一連接到連接到四對(duì)位線/BL、BL中的任何一個(gè)上。寫數(shù)據(jù)線 /WD、WD設(shè)有寫電路(寫放大器)，它包括向?qū)憯?shù)據(jù)線WD傳輸寫信號(hào)din的反相器串(WDP1)、 產(chǎn)生反向?qū)懶盘?hào)的反相器(WDP3)、和向?qū)憯?shù)據(jù)線/WD傳輸反向?qū)懶盘?hào)的反相器串(WDP2)。 這個(gè)寫電路還由對(duì)應(yīng)32對(duì)互補(bǔ)寫數(shù)據(jù)線/WD、WD的32個(gè)單元構(gòu)成。本實(shí)施例中的SRAM能夠選擇使32個(gè)寫放大器產(chǎn)生的32位寫信號(hào)有效的寫操作、 使32個(gè)寫放大器的16單元產(chǎn)生的16位寫信號(hào)有效的寫操作、或者使32個(gè)寫放大器的8 單元產(chǎn)生的8位寫信號(hào)有效的寫操作，盡管不是特別規(guī)定。寫開關(guān)控制信號(hào)wswc用于上述寫操作。與寫開關(guān)控制信號(hào)wswc組合的列選擇信號(hào)被傳輸給包括N溝道M0SFET的寫列開 關(guān)(WCP)。被讀出放大器放大的信號(hào)通過門電路傳輸?shù)桨∕0SFETQ17-Q22和傳輸?shù)桨?反相器的鎖存電路，在那里通過門電路和輸出反相器產(chǎn)生輸出信號(hào)dout。由時(shí)序發(fā)生電路 產(chǎn)生的時(shí)序信號(hào)和由接收讀出放大器選擇信號(hào)sac的門電路產(chǎn)生的時(shí)序控制信號(hào)①sac通 過形成控制脈沖的反相器串傳輸?shù)郊せ钭x出放大器SA的N溝道M0SFET的柵極和傳輸?shù)介T 電路，所述門電路傳輸被讀出放大器SA放大的信號(hào)。時(shí)序控制信號(hào)Osac也用做讀出列開 關(guān)的選擇信號(hào)。接收多個(gè)控制信號(hào)如時(shí)鐘CLK、讀/寫控制信號(hào)R/W等，時(shí)序發(fā)生電路對(duì)應(yīng)各種操 作模式如讀出、寫和備用模式等產(chǎn)生SRAM的操作所需的各種時(shí)序信號(hào)。256個(gè)字線WL之一被前解碼器和字驅(qū)動(dòng)器(NOR)選擇。接收到由時(shí)序發(fā)生電路產(chǎn) 生的時(shí)序信號(hào)(時(shí)鐘、啟動(dòng))和地址信號(hào)add，前解碼器產(chǎn)生前解碼信號(hào)和列選擇信號(hào)。在 備用模式中，所有字線都處于未選擇電平，與地址信號(hào)add無關(guān)。使用由前解碼器產(chǎn)生的列 選擇信號(hào)對(duì)應(yīng)32位操作、16位操作和8位操作而產(chǎn)生控制信號(hào)sac、rswc, wswc等。由本申請(qǐng)的發(fā)明人所做的本發(fā)明在優(yōu)選實(shí)施例的基礎(chǔ)上已經(jīng)進(jìn)行了詳細(xì)說明，本 發(fā)明不限于這些實(shí)施例，并且在不脫離本發(fā)明的精神和范圍的情況下可以做各種改變和修 改。例如，關(guān)于形成安裝在半導(dǎo)體集成電路器件上的SRAM的存儲(chǔ)單元陣列的字線和位線的 數(shù)量，可以采用各種構(gòu)成。本發(fā)明的SRAM除了安裝到系統(tǒng)LSI中的SRAM之外還可以適用 于通用存儲(chǔ)器的SRAM。本發(fā)明可以廣泛地適用于包括上述SRAM的半導(dǎo)體集成電路器件。
權(quán)利要求
一種半導(dǎo)體集成電路器件，包括多個(gè)存儲(chǔ)單元，每一存儲(chǔ)單元包括第一CMOS反相器，其具有第一P溝道MOS晶體管和第三N溝道MOS晶體管；第二CMOS反相器，其具有第二P溝道MOS晶體管和第四N溝道MOS晶體管；第一N溝道MOS晶體管，其連接到所述第一CMOS反相器的輸出節(jié)點(diǎn)；以及第二N溝道MOS晶體管，其連接到所述第二CMOS反相器的輸出節(jié)點(diǎn)；其中所述存儲(chǔ)單元沿第一方向和與所述第一方向垂直的第二方向以矩陣布置；多個(gè)字線，每一字線連接到與所述第一方向的存儲(chǔ)單元對(duì)應(yīng)的第一和第二N溝道MOS晶體管；多個(gè)第一位線，每一第一位線連接到與第二方向的存儲(chǔ)單元對(duì)應(yīng)的第一N溝道MOS晶體管；多個(gè)第二位線，每一第二位線連接到與第二方向的存儲(chǔ)單元對(duì)應(yīng)的第二N溝道MOS晶體管；多個(gè)電源線，用于提供電源電壓；多個(gè)電源晶體管，其耦合到所述電源線，并且每一電源晶體管與第二方向的存儲(chǔ)單元對(duì)應(yīng)地布置；多個(gè)存儲(chǔ)單元電源線，其耦合到相應(yīng)的電源晶體管，并且每個(gè)存儲(chǔ)單元電源線沿所述第一和第二位線布置；以及寫驅(qū)動(dòng)器，用于向所述存儲(chǔ)單元寫數(shù)據(jù)，其中每一存儲(chǔ)單元具有第一部分、第二部分和第三部分，并且這些部分沿第一方向以第一部分、第二部分和第三部分的順序布置，其中所述第一部分包括所述第一N溝道MOS晶體管和所述第三N溝道MOS晶體管，其中所述第二部分包括所述第一P溝道MOS晶體管和所述第二P溝道MOS晶體管，以及其中，所述第三部分包括所述第二N溝道MOS晶體管和所述第四N溝道MOS晶體管。
2.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其中所述存儲(chǔ)單元具有沿第二方向的第一列存儲(chǔ)單元和第二列存儲(chǔ)單元，其中所述電 源晶體管具有與所述第一列存儲(chǔ)單元對(duì)應(yīng)的第一電源晶體管和與第二列存儲(chǔ)單元對(duì)應(yīng)的 第二電源晶體管，其中所述第一電源晶體管由第一信號(hào)線的第一信號(hào)控制，以及其中所述第二電源晶體管由與所述第一信號(hào)線不同的第二信號(hào)線的第二信號(hào)控制。
3.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其中耦合到寫操作存儲(chǔ)單元的電源晶體管 的on電阻高于耦合到讀操作存儲(chǔ)單元的電源晶體管的on電阻。
4.根據(jù)權(quán)利要求3的半導(dǎo)體集成電路器件，其中每一電源晶體管都包括第三P溝道 MOS晶體管。
5.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件， 其中所述存儲(chǔ)單元由多個(gè)金屬層形成，并且其中所述存儲(chǔ)單元電源線、第一位線和第二位線由所述多個(gè)金屬層中的相同的金屬層 形成。
6.根據(jù)權(quán)利要求5的半導(dǎo)體集成電路器件，其中每一第一位線位于相應(yīng)的存儲(chǔ)單元的第一部分上， 其中每一存儲(chǔ)單元電源線位于相應(yīng)的存儲(chǔ)單元的第二部分上，以及 其中每一第二位線位于相應(yīng)的存儲(chǔ)單元的第三部分上。
7.根據(jù)權(quán)利要求2的半導(dǎo)體集成電路器件， 其中所述存儲(chǔ)單元由多個(gè)金屬層形成，以及其中所述存儲(chǔ)單元電源線、第一位線和第二位線由所述多個(gè)金屬層中的相同的金屬層 形成。
8.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路器件，其中每一第一位線位于相應(yīng)的存儲(chǔ)單元的第一部分上， 其中每一存儲(chǔ)單元電源線位于相應(yīng)的存儲(chǔ)單元的第二部分上，以及 其中每一第二位線位于相應(yīng)的存儲(chǔ)單元的第三部分上。
9.根據(jù)權(quán)利要求2的半導(dǎo)體集成電路器件， 其中所述存儲(chǔ)單元由多個(gè)金屬層形成，并且其中所述存儲(chǔ)單元電源線、第一位線和第二位線由所述多個(gè)金屬層中的相同的金屬層 形成。
10.根據(jù)權(quán)利要求9的半導(dǎo)體集成電路器件， 其中每一第一位線位于相應(yīng)的存儲(chǔ)單元的第一部分上，其中每一存儲(chǔ)單元電源線位于相應(yīng)的存儲(chǔ)單元的第二部分上，以及 其中每一第二位線位于相應(yīng)的存儲(chǔ)單元的第三部分上。
11.一種設(shè)有SRAM存儲(chǔ)器的半導(dǎo)體集成電路器件，包括多個(gè)SRAM存儲(chǔ)單元，所述SRAM存儲(chǔ)單元包括第一 CMOS反相器、第二 CMOS反相器、耦 合到所述第一 CMOS反相器的輸出節(jié)點(diǎn)的第一 N溝道MOS晶體管、以及耦合到所述第二 CMOS 反相器的輸出節(jié)點(diǎn)的第二 N溝道MOS晶體管，所述SRAM存儲(chǔ)單元以多行和多列布置； 多個(gè)字線，其耦合到與所述行的SRAM存儲(chǔ)單元對(duì)應(yīng)的第一和第二 N溝道MOS晶體管； 多個(gè)第一位線，其耦合到與所述列的SRAM存儲(chǔ)單元對(duì)應(yīng)的第一 N溝道MOS晶體管； 多個(gè)第二位線，其耦合到與所述列的SRAM存儲(chǔ)單元對(duì)應(yīng)的第二 N溝道MOS晶體管； 多個(gè)電源線，用于提供電源電壓；多個(gè)電源晶體管，其耦合到所述電源線，并且所述電源晶體管與所述列的SRAM存儲(chǔ)單 元對(duì)應(yīng)地布置；多個(gè)存儲(chǔ)單元電源線，其耦合到相應(yīng)的電源晶體管，并且所述存儲(chǔ)單元電源線沿所述 第一和第二位線布置；以及寫驅(qū)動(dòng)器，用于向所述SRAM存儲(chǔ)單元寫數(shù)據(jù)，其中所述SRAM存儲(chǔ)單元具有第一部分、第二部分和第三部分，并且這些部分沿字線方 向以第一部分、第二部分和第三部分的順序布置，其中所述第一部分包括所述第一 N溝道MOS晶體管和所述第一 CMOS反相器的第三N 溝道MOS晶體管，其中所述第二部分包括所述第一 CMOS反相器的第一 P溝道MOS晶體管和所述第二 CMOS反相器的第二 P溝道MOS晶體管，以及其中所述第三部分包括所述第二 N溝道MOS晶體管和所述第二 CMOS反相器的第四N溝道MOS晶體管。
12.根據(jù)權(quán)利要求11的半導(dǎo)體集成電路器件，其中所述SRAM存儲(chǔ)器由多個(gè)金屬布線層形成，并且其中所述存儲(chǔ)單元電源線、第一位線和第二位線由所述多個(gè)金屬布線層中的相同金屬 布線層形成。
13.根據(jù)權(quán)利要求10的半導(dǎo)體集成電路器件，其中所述第一位線位于相應(yīng)的SRAM存儲(chǔ)單元的第一部分中， 其中所述存儲(chǔ)單元電源線位于相應(yīng)的SRAM存儲(chǔ)單元的第二部分中，以及 其中所述第二位線位于相應(yīng)的SRAM存儲(chǔ)單元的第三部分中。
14.根據(jù)權(quán)利要求13的半導(dǎo)體集成電路器件，其中所述SRAM存儲(chǔ)單元具有沿列方向的第一列存儲(chǔ)單元和第二列存儲(chǔ)單元， 其中所述電源晶體管具有與所述第一列存儲(chǔ)單元對(duì)應(yīng)的第一電源晶體管和與第二列 存儲(chǔ)單元對(duì)應(yīng)的第二電源晶體管，其中所述第一電源晶體管耦合到第一信號(hào)線，以及其中所述第二電源晶體管耦合到第二信號(hào)線，該第二信號(hào)線被提供與所述第一信號(hào)線 的信號(hào)不同的信號(hào)。
15.根據(jù)權(quán)利要求13的半導(dǎo)體集成電路器件，其中耦合到寫操作中的SRAM存儲(chǔ)單元的 電源晶體管的on電阻高于耦合到讀操作中的SRAM存儲(chǔ)單元的電源晶體管的on電阻。
16.根據(jù)權(quán)利要求14的半導(dǎo)體集成電路器件，其中所述電源晶體管是P溝道MOS晶體管。
17.一種設(shè)有SRAM存儲(chǔ)器的半導(dǎo)體集成電路器件，包括多個(gè)SRAM存儲(chǔ)單元，所述SRAM存儲(chǔ)單元包括第一 CMOS反相器、第二 CMOS反相器、耦 合到所述第一 CMOS反相器的輸出節(jié)點(diǎn)的第一 N溝道MOS晶體管、以及耦合到所述第二 CMOS 反相器的輸出節(jié)點(diǎn)的第二 N溝道MOS晶體管，所述SRAM存儲(chǔ)單元以多行和多列布置；多個(gè)字線，每一字線耦合到與所述行的SRAM存儲(chǔ)單元對(duì)應(yīng)的第一和第二 N溝道MOS晶 體管的柵電極；多個(gè)第一位線，每一第一位線耦合到與所述列的SRAM存儲(chǔ)單元對(duì)應(yīng)的第一 N溝道MOS 晶體管的源極/漏極；多個(gè)第二位線，每一第二位線耦合到與所述列的SRAM存儲(chǔ)單元對(duì)應(yīng)的第二 N溝道MOS 晶體管的源極/漏極；多個(gè)電源線，用于提供電源電壓；多個(gè)電源晶體管，其耦合到所述電源線，并且每一所述電源晶體管與所述列的SRAM存 儲(chǔ)單元對(duì)應(yīng)地布置；多個(gè)存儲(chǔ)單元電源線，其耦合到相應(yīng)的電源晶體管，并且每一所述存儲(chǔ)單元電源線布 置在所述第一和第二位線之間；以及寫驅(qū)動(dòng)器，用于向所述SRAM存儲(chǔ)單元寫數(shù)據(jù)，其中每一所述SRAM存儲(chǔ)單元具有第一部分、第二部分和第三部分，并且所述第二部分 沿字線方向布置在所述第一部分和第三部分之間，其中所述第一部分包括所述第一 N溝道MOS晶體管和所述第一 CMOS反相器的第三N溝道M0S晶體管，其中所述第二部分包括所述第一 CMOS反相器的第一 P溝道M0S晶體管和所述第二 CMOS反相器的第二 P溝道M0S晶體管，其中所述第三部分包括所述第二 N溝道M0S晶體管和所述第二 CMOS反相器的第四N 溝道M0S晶體管，其中所述SRAM存儲(chǔ)器由多個(gè)金屬布線層形成，其中所述存儲(chǔ)單元電源線、第一位線和第二位線由所述多個(gè)金屬布線層中的相同布線 金屬層形成，其中每一所述第一位線位于相應(yīng)的SRAM存儲(chǔ)單元的第一部分中，其中每一所述存儲(chǔ)單元電源線位于相應(yīng)的SRAM存儲(chǔ)單元的第二部分中，以及其中每一所述第二位線位于相應(yīng)的SRAM存儲(chǔ)單元的第三部分中。
18.根據(jù)權(quán)利要求17的半導(dǎo)體集成電路器件，其中所述存儲(chǔ)單元具有沿列方向的第一列存儲(chǔ)單元和第二列存儲(chǔ)單元， 其中所述電源晶體管具有與所述第一列存儲(chǔ)單元對(duì)應(yīng)的第一電源晶體管和與第二列 存儲(chǔ)單元對(duì)應(yīng)的第二電源晶體管，其中所述第一電源晶體管由第一信號(hào)線的第一信號(hào)控制， 其中所述第二電源晶體管由第二信號(hào)線的第二信號(hào)控制，以及 其中所述第一信號(hào)線不同于所述第二信號(hào)線。
19.根據(jù)權(quán)利要求17的半導(dǎo)體集成電路器件，其中耦合到寫操作存儲(chǔ)單元的電源晶體 管的on電阻高于耦合到讀操作存儲(chǔ)單元的電源晶體管的on電阻。
20.根據(jù)權(quán)利要求19的半導(dǎo)體集成電路器件，其中每一所述電源晶體管都包括第三P 溝道M0S晶體管。
全文摘要
本發(fā)明提供一種設(shè)有SRAM的半導(dǎo)體集成電路器件，它以低供給電壓滿足SNM和寫余量的需求。該半導(dǎo)體集成電路器件包括對(duì)應(yīng)多個(gè)字線和多個(gè)互補(bǔ)位線設(shè)置的多個(gè)靜態(tài)存儲(chǔ)單元；多個(gè)存儲(chǔ)單元電源線，每個(gè)存儲(chǔ)單元電源線向連接到多個(gè)互補(bǔ)位線的每個(gè)的多個(gè)存儲(chǔ)單元的每個(gè)供給工作電壓；由電阻單元構(gòu)成的多個(gè)電源電路，每個(gè)電源電路向每個(gè)存儲(chǔ)單元電源線供給電源電壓；和向互補(bǔ)位線供給對(duì)應(yīng)電源電壓的預(yù)充電電壓的預(yù)充電電路，其中存儲(chǔ)單元電源線構(gòu)成為具有耦合電容，由此在相應(yīng)互補(bǔ)位線上傳輸寫信號(hào)。
文檔編號(hào)G11C11/413GK101866686SQ20101016677
公開日2010年10月20日 申請(qǐng)日期2005年6月24日 優(yōu)先權(quán)日2004年9月15日
發(fā)明者前田德章, 山岡雅直, 島崎靖久, 新居浩二, 礒田正典, 篠崎義弘 申請(qǐng)人:瑞薩電子株式會(huì)社