專利名稱：校正過度編程非易失性存儲器的制作方法
技術(shù)領域：
本發(fā)明涉及非易失性存儲器的技術(shù)。
背景技術(shù)：
半導體存儲器已經(jīng)變得更普遍用在各種電子設備中。例如，非易失性半導體存儲 器用在蜂窩電話、數(shù)碼相機、個人數(shù)字助理、移動計算設備、非移動計算設備和其他設備中。 電可擦除可編程只讀存儲器(EEPROM)和閃存位列最普遍的非易失性半導體存儲器中。EEPROM和閃存兩者利用位于半導體襯底中的溝道區(qū)上方并與之隔離的浮置柵極。 該浮置柵極位于源極和漏極區(qū)之間。在浮置柵極上方并與之隔離地提供控制柵極。晶體管 的閾值電壓由保留在浮置柵極(或其他電荷存儲區(qū))上的電荷量控制。即，在晶體管導通 前必須施加到控制柵極以允許其源極和漏極之間的導電的電壓的最小量由浮置柵極(或 其他電荷存儲區(qū))上的電荷的水平控制。當編程EEPROM或諸如NAND閃存器件的閃存器件時，通常編程電壓被施加到控制 柵極，并且位線接地。來自溝道的電子被注入到浮置柵極中。當電子在浮置柵極中累積 時，浮置柵極變?yōu)槌湄撾姡⑶掖鎯ζ鲉卧拈撝惦妷荷?，使得存儲器單元處于已編程?態(tài)。通常的編程處理將編程電壓作為量值隨時間增加的一系列脈沖而施加到控制柵極。在 這些編程脈沖之間是驗證操作，這些驗證操作確定存儲器單元是否已經(jīng)達到其目標閾值電 壓?？梢栽陬}為“Source Side Self Boosting Technique For Non-Volatile Memory(非 易失性存儲器的源極側(cè)自升壓技術(shù))”的美國專利6859397以及題為“Detecting Over Programmed Memory (檢測過度編程的存儲器)，，的美國專利6917M5中找到關(guān)于編程的更 多信息，兩者通過全部引用被并于此。一些EEPROM和閃存器件具有用于存儲兩個范圍的電荷的浮置柵極(或其他電荷 存儲區(qū))，因此存儲器單元可以在兩個狀態(tài)(已擦除狀態(tài)和已編程狀態(tài))之間被編程/擦 除。這樣的閃存器件有時被稱為二進制存儲器器件。通過識別由禁止(forbidden)范圍分隔的多個不同的允許/有效編程閾值電壓范 圍來實現(xiàn)多狀態(tài)存儲器器件。每個不同的閾值電壓范圍對應于與在存儲器器件中被編碼的 數(shù)據(jù)位的集合的預定值相關(guān)聯(lián)的數(shù)據(jù)狀態(tài)。在許多情況下，需要并行編程多個存儲器單元，以便例如生產(chǎn)可以在合理時間量 內(nèi)被編程的商業(yè)上可期望的存儲器系統(tǒng)。但是，當要同時編程大量存儲器單元時可能出現(xiàn) 問題。這是因為每個存儲器單元的特性由于包括存儲器單元的半導體器件的結(jié)構(gòu)和操作方 面的微小變化而不同；因此，通常將出現(xiàn)不同存儲器單元的編程速度的變化。這導致了存儲 器單元變得比其他存儲器單元更快地被編程，以及一些存儲器單元將可能被編程到與意圖 的不同的狀態(tài)。多個存儲器單元的更快編程可能導致超過(over-shooting)期望的閾值電 壓電平范圍，在正被存儲的數(shù)據(jù)中產(chǎn)生錯誤。通常，當數(shù)據(jù)正被編程時，對于存儲器器件的驗證處理將試圖保證存儲器單元的 閾值電壓高于最小電平。但是，許多存儲器器件在常規(guī)編程處理期間通常不保證閾值電壓的上限。因此，可能出現(xiàn)包括升高閾值電壓超過期望狀態(tài)的范圍的過度編程。過度編程可 能導致存儲器單元存儲不正確的數(shù)據(jù)，由此導致在隨后的讀操作期間的錯誤。

發(fā)明內(nèi)容
提供了一種可以校正過度編程的系統(tǒng)。一個實施例包括編程非易失性存儲元件；識別所述非易失性存儲元件的被過度 編程的子集；以及對所述非易失性存儲元件的被過度編程的被識別的子集選擇性地進行一 個或更多擦除操作。該一個或更多擦除操作包括對于所述非易失性存儲元件的被識別的 子集將溝道區(qū)的第一集合升壓到第一電壓范圍，而對于未識別為被過度編程的非易失性存 儲元件不將溝道區(qū)的第二集合升壓到所述第一電壓范圍，并將擦除使能電壓施加到所述非 易失性存儲元件的被過度編程的被識別的子集以及未識別為被過度編程的所述非易失性 存儲元件。所述溝道區(qū)的第一集合和所述溝道區(qū)的第二集合是公共襯底區(qū)的部分。一個實施例包括編程連接到公共字線并位于NAND串的集合的不同NAND串上的 非易失性存儲元件；識別所述非易失性存儲元件的被過度編程的子集；以及通過選擇性地 升壓NAND串的子集并將使能電壓施加到NAND串的集合以便降低NAND串的子集上的非易 失性存儲元件的閾值電壓，來對非易失性存儲元件的被過度編程的被識別的子集選擇性地 進行一個或更多擦除操作。NAND串的子集包括非易失性存儲元件的被過度編程的子集。一個實施例包括編程連接到第一類型的控制線的公共控制線的非易失性存儲元 件；識別非易失性存儲元件的被過度編程的子集；以及對所述非易失性存儲元件的被過度 編程的被識別的子集選擇性地進行擦除操作。選擇性地進行擦除操作包括將擦除條件應 用于所述非易失性存儲元件的被過度編程的被識別的子集，包括將信號集施加到所述第一 類型的控制線的其他控制線以便建立所述擦除條件，并使用被施加到所述其他控制線的所 述信號集的更高量值來重復所述擦除條件的應用。所述其他控制線連接到未被選擇用于所 述擦除操作的非易失性存儲元件。一個示例實現(xiàn)方式包括在公共襯底區(qū)上的多個非易失性存儲元件；以及與所述 多個非易失性存儲元件通信的一個或更多管理電路。所述一個或更多管理電路編程所述非 易失性存儲元件，識別所述非易失性存儲元件的被過度編程的子集，并對所述非易失性存 儲元件的被過度編程的被識別的子集選擇性地進行一個或更多擦除操作。所述一個或更多 擦除操作包括對于所述非易失性存儲元件的被識別的子集將溝道區(qū)的第一集合升壓到第 一電壓范圍，而對未識別為被過度編程的非易失性存儲元件不將溝道區(qū)的第二集合升壓到 所述第一電壓范圍，并將擦除使能電壓施加到所述非易失性存儲元件的被過度編程的被識 別的子集以及未識別為被過度編程的所述非易失性存儲元件。所述溝道區(qū)的第一集合和所 述溝道區(qū)的第二集合是所述公共襯底區(qū)的部分。一個示例實現(xiàn)方式包括在公共襯底區(qū)上的多個非易失性存儲元件；用于編程所 述非易失性存儲元件的部件；用于識別所述非易失性存儲元件的被過度編程的子集的部 件；以及用于對所述非易失性存儲元件的被過度編程的被識別的子集選擇性地進行一個或 更多擦除操作。所述一個或更多擦除操作包括對于所述非易失性存儲元件的被識別的子 集將溝道區(qū)的第一集合升壓到第一電壓范圍，而對未識別為被過度編程的非易失性存儲元 件不將溝道區(qū)的第二集合升壓到所述第一電壓范圍，并將擦除使能電壓施加到所述非易失性存儲元件的被過度編程的被識別的子集以及未識別為被過度編程的所述非易失性存儲 元件。所述溝道區(qū)的第一集合和所述溝道區(qū)的第二集合是所述公共襯底區(qū)的部分。


圖1是NAND串的頂視圖。圖2是NAND串的等效電路圖。圖3是非易失性存儲器系統(tǒng)的方框圖。圖4是繪出存儲器陣列的一個實施例的方框圖。圖5是繪出感測塊的一個實施例的方框圖。圖6A-C繪出閾值電壓分布。圖7是描述操作非易失性存儲器的處理的一個實施例的流程圖。圖8是描述對非易失性存儲器編程的處理的一個實施例的流程圖。圖9是描述進行選擇性擦除處理的處理的一個實施例的流程圖。圖10是選擇性擦除操作的時序圖。圖11繪出在選擇性擦除操作期間的NAND串。圖12A和12B繪出在選擇性擦除操作期間NAND串的截面部分。圖13是描述進行選擇性擦除操作的處理的一個實施例的流程圖。圖14是選擇性擦除操作的時序圖。圖15繪出在選擇性擦除操作期間的NAND串。圖16A和16B繪出在選擇性擦除操作期間NAND串的截面部分。圖17是描述使用多個擦除脈沖而沒有中間的驗證操作來選擇性地擦除非易失性 存儲器的處理的一個實施例的流程圖。圖18是使用多個擦除脈沖而沒有中間驗證操作來選擇性地擦除非易失性存儲器 的時序圖。圖19是描述兩遍編程處理的一個實施例的流程圖。圖20繪出閾值電壓分布。圖21是描述編程并選擇性地擦除非易失性存儲器的處理的一個實施例的流程 圖。圖22是描述編程并選擇性地擦除非易失性存儲器的順序的表格。圖23繪出閾值電壓分布。圖M繪出閾值電壓分布。圖25繪出閾值電壓分布。圖26A是描述包括通過使用選擇性擦除處理來校正過度編程的編程處理的一個 實施例的流程圖。圖26B是描述包括通過使用選擇性擦除處理來校正過度編程的編程處理的一個 實施例的流程圖。圖27是描述通過使用選擇性擦除處理來校正過度編程的處理的一個實施例的流 程圖。圖28是描述在編程處理期間校正過度編程的處理的一個實施例的流程圖。
具體實施例方式閃存系統(tǒng)的一個例子使用NAND結(jié)構(gòu)，該NAND結(jié)構(gòu)包括夾在兩個選擇柵極之間串 聯(lián)地布置多個晶體管。串聯(lián)的晶體管和選擇柵極被稱為NAND串。圖1是示出一個NAND串 的頂視圖。圖2是其等效電路。圖1和圖2中所示的NAND串包括串聯(lián)并夾在第一(或漏 極側(cè))選擇柵極120和第二(或源極側(cè))選擇柵極122之間的四個晶體管100、102、104和 106。選擇柵極120經(jīng)由位線觸點(contact) 1 將NAND串連接到位線。選擇柵極122將 NAND串連接到源極線128。通過向選擇線S⑶施加適當?shù)碾妷簛砜刂七x擇柵極120。通過 向選擇線SGS施加適當?shù)碾妷簛砜刂七x擇柵極122。晶體管100、102、104和106的每個具 有控制柵極和浮置柵極。例如，晶體管100具有控制柵極100CG和浮置柵極loore。晶體管 102包括控制柵極102CG和浮置柵極102TO。晶體管104包括控制柵極104CG和浮置柵極 104TO。晶體管106包括控制柵極106CG和浮置柵極106TO?？刂茤艠O100CG連接到字線 WL3，控制柵極102CG連接到字線札2，控制柵極104CG連接到字線札1，并且控制柵極106CG 連接到字線Wi)。注意，盡管圖1和圖2示出了 NAND串中的四個存儲器單元，但是四個存儲器單元 的使用被提供僅作為例子。NAND串可以具有少于四個存儲器單元或者多于四個存儲器單 元。例如，一些NAND串將包括八個存儲器單元、16個存儲器單元、32個存儲器單元、64個存 儲器單元、1 個存儲器單元等等。在此的討論不限于NAND串中的任何特定數(shù)量的存儲器 單元。使用NAND結(jié)構(gòu)的閃存系統(tǒng)的通常架構(gòu)將包括幾個NAND串。每個NAND串通過由選 擇線SGS控制的其源極選擇柵極而連接到源極線，并通過由選擇線S⑶控制的其漏極選擇 柵極而連接到其相關(guān)聯(lián)的位線。每個位線以及經(jīng)由位線觸點而連接到該位線的相應(一個 或多個)NAND串包括存儲器單元的陣列的列。與多個NAND串共享位線。通常，位線在與字線 垂直的方向上在NAND串之上運行，并連接到一個或多個感測放大器(sense amplifier)。在以下美國專利/專利申請中提供了 NAND型閃存及其操作的相關(guān)例子，其全部通 過引用合并于此美國專利No. 5570315、美國專利No. 5774397、美國專利No. 6046935、美國 專利No. 6456528、以及美國專利公開No. US2003/0002348o除了 NAND閃存之外，也可以使用其他類型的非易失性存儲器件。例如，還從使用 介電層來存儲電荷的存儲器單元來制造非易失性存儲器器件。代替早前描述的導電的浮置 柵極元件，使用介電層。利用介電存儲元件的這種存儲器器件已經(jīng)由Eitan等人的“NR0M A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell，，IEEE Electron Device Letters, vol. 21, no. 11，2000年11月，543-545頁描述。ONO介電層跨越源極和漏極擴散 之間的溝道而延伸。用于一個數(shù)據(jù)位的電荷被局限在與漏極相鄰的介電層中，并且用于另 一數(shù)據(jù)位的電荷被局限在與源極相鄰的介電層中。美國專利no. 5768192和6011725公開 了具有夾在兩個二氧化硅層之間的俘獲(trapping)電介質(zhì)的非易失性存儲器單元。通過 分別讀取在電介質(zhì)內(nèi)的空間分離的電荷存儲區(qū)域的二進制狀態(tài)來實現(xiàn)多狀態(tài)數(shù)據(jù)存儲。也 可以使用其他類型的非易失性存儲器。圖3圖示了具有用于并行讀和編程一頁(或其他單位的)存儲器單元(例如NAND 多狀態(tài)閃存)的讀/寫電路的存儲器器件210。存儲器器件210可以包括一個或多個存儲器晶片或芯片212。存儲器晶片212包括存儲器單元的(二維或三維)陣列200、控制電路 220和讀/寫電路230A和230B。在一個實施例中，以對稱的方式在陣列的相對側(cè)上實現(xiàn)各 種外圍電路對存儲器陣列200的存取，使得每側(cè)的存取線和電路的密度降低一半。讀/寫 電路230A和230B包括多個感測塊300，其允許并行讀或編程一頁存儲器單元。存儲器陣列 200可由字線經(jīng)由行解碼器MOA和MOB以及由位線經(jīng)由列解碼器M2A和M2B尋址。字 線和位線是控制線的例子。在通常的實施例中，控制器244與一個或多個存儲器晶片212 被包括在相同的存儲器器件210中(例如可移除存儲卡或包裝(package)中)。經(jīng)由線路 232在主機和控制器之間以及經(jīng)由線路234在控制器和一個或多個存儲器晶片212之間傳 送命令和數(shù)據(jù)。 控制電路220與讀/寫電路230A和230B協(xié)作以對存儲器陣列200進行存儲器操 作?？刂齐娐?20包括狀態(tài)機222、芯片上地址解碼器2M和功率控制模塊226。狀態(tài)機 222提供對存儲器操作的芯片級控制。芯片上地址解碼器2M提供在由主機或存儲器控制 器使用的地址與由解碼器M0A、240B、M2A和M2B使用的硬件地址之間的地址接口。功率 控制模塊2 控制在存儲器操作期間向字線和位線提供的功率和電壓。在一個實施例中， 功率控制模塊2 包括可以創(chuàng)建大于供應電壓的電壓的一個或多個電荷泵。
在一個實施例中，控制電路220、功率控制電路2 、解碼器電路224、狀態(tài)機電路 222、解碼器電路M2A、解碼器電路M2B、解碼器電路Μ0Α、解碼器電路240B、讀/寫電路 230A、讀/寫電路230B和/或控制器244之一或任意組合可以被稱為一個或多個管理或控 制電路。該一個或多個管理或控制電路進行在此所述的處理。圖4描繪了存儲器單元陣列200的示例結(jié)構(gòu)。在一個實施例中，存儲器單元的陣 列被劃分成大量的存儲器單元的塊(例如塊0-1023，或另一量)。在一個實施例中，塊是傳 統(tǒng)擦除的單位。還可以使用其他擦除的單位。塊包含經(jīng)由位線(例如位線BL0-BLX)和字線的公共集合(WL0JL1JL2JL3)被 存取的NAND串的集合。圖4示出了串聯(lián)連接以形成NAND串的四個存儲器單元。盡管示出 了四個存儲器單元被包括在每個NAND串中，但是可以使用多于或少于四個(例如16、32、 64,128或另一數(shù)量的存儲器單元可以在NAND串上)。NAND串的一端經(jīng)由(連接到選擇柵 極漏極線SGD的)漏極選擇柵極而連接到相應位線，并且另一端經(jīng)由(連接到選擇柵極源 極線SGS的)源極選擇柵極而連接到源極線。在一個實施例中，每個NAND串包括兩個啞存 儲器單元，在NAND串的每端處有一個。啞存儲器單元不用于存儲數(shù)據(jù)。每個塊通常被劃分成大量頁。在一個實施例中，頁是編程的單位。也可以使用其 他編程單位。一頁或多頁數(shù)據(jù)通常被存儲在一行存儲器單元中。例如，一頁或多頁數(shù)據(jù)可 以被存儲在與公共字線連接的存儲器單元中。一頁可以存儲一個或多個扇區(qū)。扇區(qū)包括用 戶數(shù)據(jù)和開銷數(shù)據(jù)(也稱為系統(tǒng)數(shù)據(jù))。開銷數(shù)據(jù)通常包括頭部信息和已經(jīng)從扇區(qū)的用戶 數(shù)據(jù)計算出的糾錯碼(EEC)?？刂破?或狀態(tài)機、或其他組件)在數(shù)據(jù)正被編程到陣列中時 計算ECC，并且還在從該陣列讀數(shù)據(jù)時檢查該ECC?；蛘?，ECC和/或其他開銷數(shù)據(jù)被存儲 在與它們相關(guān)的用戶數(shù)據(jù)不同的頁中、或者甚至不同塊中。用戶數(shù)據(jù)的扇區(qū)通常是512字 節(jié)，對應于磁盤中的扇區(qū)的大小。大量頁形成塊，從8頁到例如直到32、64、1觀或更多頁不 等。也可以使用不同大小的塊、頁和扇區(qū)。在一些實施例中，存儲器單元包括三阱(triple well)，該三阱包括ρ襯底、在該ρ襯底內(nèi)的η阱以及在該η阱內(nèi)的ρ阱。溝道區(qū)、源極區(qū)和漏極區(qū)通常位于ρ阱中。ρ阱和η 阱被認為是襯底的部分。在一個實施例中，存儲器單元的整個陣列在一個P阱內(nèi)，且P阱內(nèi) 的溝槽(trench)提供在NAND串之間的電隔離。在一個實施方式中，共享相同位線集的同 一 P阱內(nèi)的所有塊被稱為平面(plane)。在其他實施例中，不同的塊可以位于不同的P阱中。另外，器件可以具有相反的極性，使得三阱包括η襯底、在η襯底內(nèi)的P阱、以及在 P阱內(nèi)的η阱。在此配置中，溝道區(qū)、源極區(qū)和漏極區(qū)通常位于η阱中。圖5是被分區(qū)為稱作感測模塊480的核心部分和公共部分490的單個感測塊300 的方框圖。在一個實施例中，將存在用于每個位線的單獨的感測模塊480和用于多個感測 模塊480的集合的一個公共部分490。在一個例子中，感測塊將包括一個公共部分490和八 個感測模塊480。一組中的每個感測模塊將經(jīng)由數(shù)據(jù)總線472與相關(guān)聯(lián)的公共部分通信。 可以在美國專利申請公開2006/0140007中找到一個例子，其通過全部參考合并于此。感測模塊480包括感測電路470，其確定在連接的位線中的導電電流是在預定水 平之上還是之下。在一些實施例中，感測模塊480包括統(tǒng)稱為感測放大器的電路。感測模 塊480還包括用于設置在所連接的位線上的電壓情況的位線鎖存器482。例如，被鎖存在位 線鎖存器482中的預定狀態(tài)將導致連接的位線被拉到指定編程禁止的狀態(tài)(例如Vdd)。公共部分490包括處理器492、數(shù)據(jù)鎖存器的集合494和耦接在數(shù)據(jù)鎖存器的集合 494與數(shù)據(jù)總線420之間的I/O接口 496。處理器492進行計算。例如，其功能之一是確定 在被感測的存儲器單元中存儲的數(shù)據(jù)，并將所確定的數(shù)據(jù)存儲在數(shù)據(jù)鎖存器的集合中。數(shù) 據(jù)鎖存器的集合494用于存儲在讀操作期間由處理器492確定的數(shù)據(jù)位。其還用于存儲在 編程操作期間從數(shù)據(jù)總線420輸入的數(shù)據(jù)位。輸入的數(shù)據(jù)位表示要被編程到存儲器中的寫 數(shù)據(jù)。I/O接口 496提供在數(shù)據(jù)鎖存器494和數(shù)據(jù)總線420之間的接口。在讀或感測期間，系統(tǒng)的操作在狀態(tài)機222的控制下，狀態(tài)機222(使用功率控制 226)控制不同的控制柵極電壓向(一個或多個)被尋址的存儲器單元的供應。隨著其按步 經(jīng)過與存儲器所支持的各個存儲器狀態(tài)對應的各個預定的控制柵極電壓，感測模塊480可 以行進(trip)在這些電壓之一處，并且將從感測模塊480經(jīng)由總線472提供輸出給處理器 492。在那時，處理器492通過考慮感測模塊的(一個或多個)行進事件以及關(guān)于經(jīng)由輸入 線路493來自狀態(tài)機施加的控制柵極電壓的信息，來確定得到的存儲器狀態(tài)。然后，其計算 該存儲器狀態(tài)的二進制編碼，并將得到的數(shù)據(jù)位存儲到數(shù)據(jù)鎖存器494中。在核心部分的 另一實施例中，位線鎖存器482起著雙重作用，作為鎖存感測模塊480的輸出的鎖存器以及 還作為如上所述的位線鎖存器。 預期一些實現(xiàn)方式將包括多個處理器492。在一個實施例中，每個處理器492將包 括輸出線(圖5中未繪出)，使得每個輸出線在一起被布線為或(wired-OR)。在一些實施 例中，輸出線在被連接到布線為或的線之前被反相(invert)。該配置使得能夠在編程驗證 處理期間迅速確定編程處理已在何時完成，因為接收布線為或的線的狀態(tài)機可以確定正被 編程的所有位已在何時達到期望的電平。例如，當每位已達到其期望的電平時，對于該位的 邏輯0將被發(fā)送到布線為或的線(或數(shù)據(jù)1被反相)。當所有位輸出數(shù)據(jù)0 (或數(shù)據(jù)1被反 相)時，則狀態(tài)機得知要終止編程處理。在每個處理器與八個感測模塊通信的實施例中，狀 態(tài)機可能(在一些實施例中)需要讀布線為或的線八次，或者邏輯被添加到處理器492以累積相關(guān)聯(lián)位線的結(jié)果，使得狀態(tài)機僅需要讀布線為或的線一次。數(shù)據(jù)鎖存器堆疊494包含對應于感測模塊的數(shù)據(jù)鎖存器的堆疊。在一個實施例 中，每個感測模塊480存在三個(或四個或另外數(shù)量的)數(shù)據(jù)鎖存器。在一個實施例中，鎖 存器每個是一位的。在編程或驗證期間，要編程的數(shù)據(jù)從數(shù)據(jù)總線420存儲到數(shù)據(jù)鎖存器的集合494 中。在驗證處理期間，處理器492相對于期望的存儲器狀態(tài)而監(jiān)視驗證的存儲器狀態(tài)。當兩 者一致時，處理器492設置位線鎖存器482以便使得位線被拉至指定編程禁止的狀態(tài)。這 禁止耦接到位線的存儲器單元被進一步編程，即使其在其控制柵極上經(jīng)歷了編程脈沖。在 其他實施例中，處理器最初加載位線鎖存器482，并且感測電路在驗證處理期間將其設置為 禁止值。在一些實施方式中(但不是一定要的)，數(shù)據(jù)鎖存器被實現(xiàn)為移位寄存器，從而 在其中存儲的并行數(shù)據(jù)被轉(zhuǎn)換為用于數(shù)據(jù)總線420的串行數(shù)據(jù)，并反之亦然。在一個優(yōu)選 實施例中，對應于m個存儲器單元的讀/寫塊的所有數(shù)據(jù)鎖存器可以被鏈接在一起以形成 塊移位寄存器，從而數(shù)據(jù)塊可以通過串行傳送而被輸入或輸出。具體地，讀/寫模塊的堆 (bank)被適配為使得它的數(shù)據(jù)鎖存器的集合中的每個數(shù)據(jù)鎖存器將按順序把數(shù)據(jù)移入或 移出數(shù)據(jù)總線，就像它們是整個讀/寫塊的移位寄存器的一部分一樣?？稍谝韵挛募姓业疥P(guān)于感測操作和感測放大器的另外的信息(1)2004年3月 25 日公開的美國專利申請公開 No. 2004/0057287，“Non-Volatile Memory And Method With Reduced Source Line Bias Errors” “2) 2004 年 6 月 10 日公開的美國專利申請公 Jf No. 2004/0109357, "Non-Volatile Memory And Method With Improved Sensing" ； (3) 美國專利申請公開No. 20050169082 ;(4) 2005年4月5日提交的發(fā)明人Jian Chen的題為 “Compensating for Coupling During Read Operations of Non-Volatile Memory，，的美 國專利公開No. 2006/0221692 ；以及(5) 2005年12月28日提交的、發(fā)明人Siu Lung Chan 禾口 Raul-Adrian Cernea 的題為"Reference Sense Amplifier For Non-Volatile Memory，， 的美國專利申請公開No. 2006/0158947。所有就在上面列出的五篇專利文獻通過引用全文 被合并于此。在成功編程處理的結(jié)尾時，存儲器單元的閾值電壓應該在對于已編程的存儲器單 元的閾值電壓的一個或多個分布內(nèi)或者在對于已擦除的存儲器單元的閾值電壓的分布內(nèi)， 如適當?shù)摹D6A圖示了當每個存儲器單元存儲兩位數(shù)據(jù)時存儲器單元陣列的示例閾值電 壓分布(每個對應于一個數(shù)據(jù)狀態(tài))。但是，其他實施例可以使用每個存儲器單元多于或少 于兩位數(shù)據(jù)。例如，也可以使用每個存儲器單元三位數(shù)據(jù)、每個存儲器單元四位數(shù)據(jù)、或其 他量。圖6A示出了對于已擦除的存儲器單元的第一閾值電壓分布/數(shù)據(jù)狀態(tài)S0。還示出 了對于已編程存儲器單元的三個閾值電壓分布/數(shù)據(jù)狀態(tài)S1、S2和S3。在一個實施例中， SO中的閾值電壓是負的，并且S1、S2和S3中的閾值電壓是正的。在一些實施例中，多個閾 值電壓分布對應于負閾值電壓。圖6A的每個不同的閾值電壓分布對應于具有針對該數(shù)據(jù)位的集合的預定值的數(shù) 據(jù)狀態(tài)。被編程到存儲器單元中的數(shù)據(jù)與存儲器單元的閾值電壓電平之間的具體關(guān)系取決 于對單元采用的數(shù)據(jù)編碼方案。例如，美國專利No. 6222762和2003年6月13日提交的美 國專利申請公開 No. 2004/0255090 "Tracking Cells For A memory System” 描述了用于多狀態(tài)閃存單元的各種數(shù)據(jù)編碼方案，兩者通過全部參考合并于此。在一個實施例中，使用 格雷碼分配將數(shù)據(jù)值分配給閾值電壓范圍/數(shù)據(jù)狀態(tài)，使得如果浮置柵極的閾值電壓錯誤 地偏移到其相鄰物理狀態(tài)，則將僅影響一位。一個例子將“11”分配給閾值電壓分布/數(shù)據(jù) 狀態(tài)SO、將“10”分配給閾值電壓分布/數(shù)據(jù)狀態(tài)Si、將“00”分配給閾值電壓分布/數(shù)據(jù) 狀態(tài)S2，并將“01”分配給閾值電壓分布/數(shù)據(jù)狀態(tài)S3。在此例子中，如果存儲器單元被擦 除，并且要編程的數(shù)據(jù)是11，則存儲器單元不需要改變其閾值電壓，因為其已經(jīng)處于S0，這 與11相關(guān)聯(lián)。如果存儲器單元被擦除，并且要編程的數(shù)據(jù)是00，則存儲器單元的閾值電壓 需要移動到S2。圖6A還示出了用于從存儲器單元讀數(shù)據(jù)的讀參考電壓Vrl、Vr2和Vr3。通過測 試給定存儲器單元的閾值電壓是在Vrl、Vr2和Vr3以上還是以下，系統(tǒng)可以確定存儲器單 元處于什么閾值電壓分布/數(shù)據(jù)狀態(tài)。圖6A還示出了三個驗證參考電壓Vvl、Vv2和Vv3。當將存儲器單元編程到數(shù)據(jù) 狀態(tài)Sl時，系統(tǒng)將測試那些存儲器單元是否具有大于或等于Vvl的閾值電壓。當將存儲器 單元編程到數(shù)據(jù)狀態(tài)S2時，系統(tǒng)將測試存儲器單元是否具有大于或等于Vv2的閾值電壓。 當將存儲器單元編程到數(shù)據(jù)狀態(tài)S3時，系統(tǒng)將確定存儲器單元是否具有大于或等于Vv3的 其閾值電壓。在一個實施例中，已知為全序列編程，可以將存儲器單元從已擦除的閾值電壓分 布/數(shù)據(jù)狀態(tài)SO直接編程到已編程閾值電壓分布/數(shù)據(jù)狀態(tài)S1、S2或S3的任意一個。例 如，要被編程的全體存儲器單元可以首先被擦除，使得全體中的所有存儲器單元都處于已 擦除閾值電壓分布/數(shù)據(jù)狀態(tài)SO。在一些存儲器單元正從閾值電壓分布/數(shù)據(jù)狀態(tài)SO被 編程到閾值電壓分布/數(shù)據(jù)狀態(tài)Sl時，其他存儲器單元正從閾值電壓分布/數(shù)據(jù)狀態(tài)SO 被編程到閾值電壓分布/數(shù)據(jù)狀態(tài)S2和/或從閾值電壓分布/數(shù)據(jù)狀態(tài)SO被編程到閾值 電壓分布/數(shù)據(jù)狀態(tài)S3。由圖6A的三個曲線箭頭圖示地繪出全序列編程。存儲器單元可能經(jīng)受與在相同字線、相同位線或相鄰字線和相鄰位線上的鄰近存 儲器單元的電容性耦合。該電容性耦合用于升高存儲器單元的表觀(apparent)閾值電壓， 因為鄰近存儲器單元已經(jīng)被編程；但是，浮置柵極可能沒有增加或損失電荷量。許多存儲器 單元的表觀閾值電壓的增加導致閾值電壓分布加寬，如圖6B所繪。在嚴重的電容性耦合的 一些情況下，已擦除狀態(tài)的閾值電壓可能被加寬到其與第一已編程狀態(tài)重疊的點。例如，圖 6B示出了與閾值電壓分布/數(shù)據(jù)狀態(tài)Sl重疊的閾值電壓分布/數(shù)據(jù)狀態(tài)S0，因為閾值電壓 分布/數(shù)據(jù)狀態(tài)SO已經(jīng)由于與鄰近存儲器單元的電容性耦合而被加寬了。在一些情況下， 由其閾值電壓相重疊的存儲器單元組成的頁或扇區(qū)不能正確地被讀回，因為系統(tǒng)將不能確 定這些單元是處于狀態(tài)0還是狀態(tài)1。在此提出的技術(shù)選擇性地進行擦除操作，以再擦除(re-erase)應該處于已擦除 狀態(tài)0、但由于電容性耦合(或其他原因)而具有出現(xiàn)在已擦除數(shù)據(jù)狀態(tài)SO的閾值電壓分 布之外的閾值電壓的那些存儲器單元。進行選擇性擦除而不有意地擦除本應該被編程的任 何存儲器單元中的已編程數(shù)據(jù)。因此，在一個實施例中，圖6B的閾值電壓分布/數(shù)據(jù)狀態(tài) SO將被收緊為變得如同圖6C的閾值電壓分布/數(shù)據(jù)狀態(tài)S0，其中該閾值電壓分布/數(shù)據(jù) 狀態(tài)SO中的所有存儲器單元具有在擦除驗證電平Ev以下的閾值電壓。在一個實施例中， Ev = 0伏。狀態(tài)Si、S2和S3中的存儲器單元在選擇性擦除期間將不經(jīng)歷擦除操作。
圖7是描述操作非易失性存儲器的處理的流程圖。在步驟M8中，接收編程的請 求和要編程的數(shù)據(jù)。存儲該數(shù)據(jù)。該數(shù)據(jù)可以被存儲在控制器、狀態(tài)機、緩存器中或別處。 在圖7的處理的一個實施方式中，存儲器單元被預編程，以便維持在存儲器單元上的均勻 損耗(even wear)(步驟550)。在一個實施例中，存儲器單元被預編程到狀態(tài)S3 (最高狀 態(tài))、隨機樣式(pattern)或任何其他樣式。在一些實現(xiàn)方式中，不需要進行預編程。在步驟552中，存儲器單元在編程之前(按塊或其他單位)被擦除。在一個實施 例中，通過將P阱升高到擦除電壓(例如20伏)達足夠的時間段并將所選塊的字線接地、 同時源極和位線浮置來擦除存儲器單元。在未被選擇來擦除的塊中，字線被浮置。由于電 容性耦合，未選的字線、位線、選擇線和公共源極線也被升高到擦除電壓的很大分數(shù)，由此 阻止對未被選擇來擦除的塊的擦除。因此，在被選擇來擦除的塊中，強電場被施加到所選存 儲器單元的隧道氧化物層，并且隨著通常通過i^owler-Nordheim隧穿機制將浮置柵極的電 子發(fā)射到襯底側(cè)，所選存儲器單元被擦除。隨著電子從浮置柵極轉(zhuǎn)移到P阱區(qū)，所選單元 的閾值電壓降低?？梢詫φ麄€存儲器陣列、對各個塊或者單元的另一單位進行擦除。在一 個實施例中，在擦除存儲器單元之后，所有已擦除的存儲器單元將處于數(shù)據(jù)狀態(tài)SO(見圖 6A)。擦除處理的一個實現(xiàn)方式包括將幾個擦除脈沖施加到ρ阱并在擦除脈沖之間驗證存 儲器單元是否具有低于Vev的閾值電壓。在步驟554，(可選地)進行軟編程以縮窄已擦除存儲器單元的擦除閾值電壓的分 布。一些存儲器單元由于擦除處理而可能處于比所需更深的擦除狀態(tài)。軟編程可以施加編 程脈沖到控制柵極以將更深擦除的存儲器單元的閾值電壓移動得更接近擦除驗證電平Εν。 例如，參見圖6Α，步驟5Μ可以包括收緊與狀態(tài)SO相關(guān)聯(lián)的閾值電壓分布。在步驟556，編 程該塊的存儲器單元?？梢允褂蒙鲜龅母鞣N電路在狀態(tài)機的指導下進行圖7的處理。在其 他實施例中，可以使用上述的各種電路在控制器的指導下進行圖7的處理。在步驟558，(在 控制器和/或狀態(tài)機的指導下)存儲器系統(tǒng)選擇性地對應該處于已擦除狀態(tài)但是具有出現(xiàn) 在已擦除數(shù)據(jù)狀態(tài)的閾值電壓分布之外的閾值電壓的那些存儲器單元進行擦除操作(例 如再擦除)。進行選擇性擦除而不有意地擦除本應該被編程的任何存儲器單元中的已編程 數(shù)據(jù)。在存儲器單元已被編程和(可能地)選擇性再擦除之后，可以讀存儲器單元(步驟 560)，并且讀取的數(shù)據(jù)可以被報告給控制器和/或與控制器通信的主機。圖8是描述對連接到公共字線的存儲器單元進行編程的處理的一個實施例的流 程圖。在圖7的步驟556期間，圖8的處理可以進行一次或多次。例如，圖8的處理可以用 于進行圖6Α的全序列編程，在該情況下，圖8的處理將對每個字線進行一次。在一個實施 例中，按照從最接近源極線的字線開始并朝向位線移動(work)的順序進行編程處理。圖8 的處理還可以用于進行字線的一頁(或部分頁或其他單位)的數(shù)據(jù)的編程或者多遍編程處 理中的一遍。也可以使用其他布置。在狀態(tài)機222的指導下進行圖8的處理。在此所述的 用于擦除的技術(shù)可以與許多不同的編程方案一起使用。通常，在編程操作期間施加到控制柵極的編程電壓(Vpgm)被施加為一系列編程 脈沖。在編程脈沖之間的是用于使能驗證的驗證脈沖的集合。在許多實現(xiàn)方式中，編程脈沖 的量值隨每個相繼的脈沖而增加預定步長大小。在圖8的步驟608中，編程電壓Vpgm被初 始化為開始量值(例如 12-16V或另一合適的電平)，并且編程計數(shù)器PC被初始化在1。 在步驟610中，編程電壓Vpgm的編程脈沖被施加到所選字線(被選擇用于編程的字線)。未選字線接收一個或多個升壓電壓(例如 9伏)以進行本領域中已知的升壓方案。如果 存儲器單元應該被編程，則相應的位線接地。另一方面，如果存儲器單元應該維持在其當前 閾值電壓，則相應的位線連接到Vdd (近似地2. 5伏)以禁止編程(鎖定存儲器單元為不編 程)。可以在美國專利6859397和美國專利申請公開No. 20080123425中找到關(guān)于升壓方案 的更多信息，其兩者通過全部參考合并于此。在步驟610中，編程脈沖被同時施加到連接到所選字線的所有存儲器單元，使得 連接到所選字線的被選擇用于編程的所有存儲器單元一起被編程。以此方式，連接到所選 字線的所有存儲器單元將同時使其閾值電壓改變，除非它們已被鎖定為不編程。在步驟612中，使用適當?shù)哪繕穗娖降募蟻眚炞C所選存儲器單元的狀態(tài)。圖8 的步驟612包括進行一個或更多驗證操作。一般，在驗證操作和讀操作期間，所選字線連 接到對每個讀和驗證操作規(guī)定了其電平以便確定所關(guān)注的存儲器單元的閾值電壓是否達 到該電平的電壓(例如參見用于驗證的圖6A的Vvl、Vv2和Vv3以及用于讀的Vrl、Vr2和 Vr3)。在施加字線電壓之后，測量存儲器單元的導電電流以確定存儲器單元是否響應于施 加到字線的電壓而導通。如果測量導電電流為大于某個值，則認為存儲器單元導通，并且施 加到字線的電壓大于該存儲器單元的閾值電壓。如果測量導電電流為不大于該某個值，則 認為存儲器單元未導通，并且施加到字線的電壓不大于該存儲器單元的閾值電壓。存在許多方式來測量在讀或驗證操作期間的存儲器單元的導電電流。在一個例子 中，通過存儲器單元對感測放大器中的專用電容器放電或充電的速率來測量該存儲器單元 的導電電流。在另一例子中，所選存儲器單元的導電電流允許(或不能允許)包括該存儲器 單元的NAND串對相應位線放電，其中該位線被預充電到已知的電壓。在一個時間段后測量 該位線上的電壓以查看其是否已經(jīng)被放電。注意，可以與在鮑爾默領域中已知的用于驗證/ 讀的不同方法一起使用在此所述的技術(shù)。可以在通過全部參考被合并于此的以下專利文獻 中找到關(guān)于驗證/讀的更多信息(1)美國專利申請公開No. 2004/0057287,"Non-Volatile Memory And Method With Reduced Source Line Bias Errors" ； (2) ^ H φ if ^ Jf No. 2004/0109357,"Non-Volatile Memory And Method With Improved knsing”；(3)美國 專利申請公開No. 20050169082 ；以及(4)題為"Compensating for Coupling During Read Operations of Non-Volatile Memory” 的美國專利公開 2006/0221692。如果檢測到所選存儲器單元的閾值電壓已經(jīng)達到適當?shù)哪繕穗娖剑瑒t例如通過在 隨后的編程脈沖期間將其位線電壓升高到Vdd來鎖定該存儲器單元以不能進一步編程?；厝タ磮D8，在步驟614中，檢查是否所有存儲器單元都已達到其目標閾值電壓。 如果是，則編程處理完成且成功，因為所有所選存儲器單元都被編程并驗證到了其目標狀 態(tài)。在步驟616中報告狀態(tài)“通過(PASS)”。注意，在一些實現(xiàn)方式中，在步驟614中，檢查 是否至少預定數(shù)量的存儲器單元已被恰當?shù)鼐幊?。該預定數(shù)量可以小于所有存儲器單元的 數(shù)量，從而允許編程處理在所有存儲器單元達到其適當?shù)拈撝惦娖街巴Ｖ??？梢栽谧x處 理期間使用錯誤校正來校正未被成功編程的存儲器單元。如果在步驟614中確定不是所有存儲器單元都已達到其目標閾值電壓，則編程處 理繼續(xù)。在步驟618中，針對編程限制值(PL)來檢查編程計數(shù)器PC。編程限制值PL的一 個例子是20 ；但是，可以使用其他值。如果編程計數(shù)器PC不小于編程限制值，則在步驟630 中確定還未被成功編程的存儲器單元的數(shù)量是否等于或小于預定數(shù)量。如果未被成功編程的存儲器單元的數(shù)量等于或小于該預定數(shù)量，則認為編程處理成功，并在步驟632中報告 通過的狀態(tài)。在許多情況下，可以在讀處理期間使用錯誤校正來校正未被成功編程的存儲 器單元。但是，如果未被成功編程的存儲器單元的數(shù)量大于該預定數(shù)量，則認為編程處理不 成功，并在步驟634中報告失敗(FAIL)的狀態(tài)。如果在步驟618中確定編程計數(shù)器PC小于編程限制值PL，則該處理在步驟620繼 續(xù)，在該時間期間，編程計數(shù)器PC被遞增1，并且編程電壓Vpgm步進到下一量值。例如，下 一脈沖將具有比前一脈沖大一個步長大小(例如0. 1-0. 4伏的步長大小)的量值。在步驟 620后，處理循環(huán)回到步驟610，并且另一編程脈沖被施加到所選字線，并且處理繼續(xù)。圖9是描述對于應該處于已擦除狀態(tài)但是具有出現(xiàn)在已擦除數(shù)據(jù)狀態(tài)的閾值電 壓分布之外的閾值電壓的那些存儲器單元選擇性地進行擦除操作的處理的流程圖。在一個 實施例中，對一條所選字線進行圖9的處理，使得對與該一條所選字線連接的那些存儲器 單元進行選擇性擦除。在其他變型中，連接到不同字線的存儲器單元可以同時經(jīng)歷選擇性 擦除處理。在步驟650中，識別本應該維持已擦除的存儲器單元。例如，如果狀態(tài)SO對應于 數(shù)據(jù)11，狀態(tài)Sl對應于數(shù)據(jù)10，狀態(tài)S2對應于數(shù)據(jù)00，并且狀態(tài)S3對應于數(shù)據(jù)01，則本 應該存儲數(shù)據(jù)11的所有存儲器單元應該維持已擦除(例如維持在狀態(tài)SO)。存在許多適合 的方式來識別本應該維持已擦除的存儲器單元。在一個例子中，當前正被編程或最近被編 程的數(shù)據(jù)可以被存儲在緩存器中(在RAM中或閃存中)。在步驟650中，可以從該緩存器 讀取該數(shù)據(jù)，并且系統(tǒng)將使用控制器(見圖幻、狀態(tài)機(見圖幻或處理器492(見圖4)來 識別本應該存儲數(shù)據(jù)11的存儲器單元。在另一實施例中，可以從控制器向狀態(tài)機或處理器 492重新發(fā)出數(shù)據(jù)以便確定哪些存儲器單元本應該存儲數(shù)據(jù)11。在另一實施例中。當前正 被編程或最近被編程的數(shù)據(jù)可以被存儲在數(shù)據(jù)鎖存器494中并由處理器492使用來確定哪 些存儲器單元本應該存儲數(shù)據(jù)11。在步驟652中，對連接到所選字線的存儲器單元進行擦除驗證操作。擦除驗證操 作確定存儲器單元是否已被恰當?shù)鼐幊?。在一個例子中，擦除驗證操作確定存儲器單元的 閾值電壓是否大于擦除驗證比較電壓Vev (見圖6A)。所選字線接收擦除驗證比較電壓Vev， 并且未選字線接收過驅(qū)動電壓(近似為8到10伏)，有時也稱為Vread。如上關(guān)于圖8的 步驟612所述，在施加適當?shù)淖志€電壓(其將電壓提供給控制柵極)后，觀測/測量所選存 儲器單元的導電電流以確定這些存儲器單元是否正導電。響應于擦除驗證電壓Vev而導電 的存儲器單元被認為具有在狀態(tài)SO內(nèi)的閾值電壓，因此被恰當?shù)鼐幊?。響應于接收到擦?驗證電壓Vev而不導電并本應該處于擦除狀態(tài)SO內(nèi)的存儲器單元被推斷為具有出現(xiàn)在存 儲數(shù)據(jù)狀態(tài)SO的閾值電壓分布之外(例如之上)的閾值電壓。在步驟654中，如果所有存 儲器單元驗證了(即所有存儲器單元響應于Vev而導電)，則圖9的處理完成。在一個實施 例中，如果至少預定數(shù)量的存儲器單元通過了步驟652中的擦除驗證處理，則圖9的處理完 成。如果少于所有的存儲器單元適當?shù)仳炞C了(或少于預定數(shù)量的存儲器單元驗證了)， 則處理在步驟656繼續(xù)，并且對本應該處于擦除狀態(tài)SO中但是未通過步驟652的驗證處理 的那些存儲器單元進行選擇性擦除操作。通過步驟652處的驗證處理的任何存儲器單元將 被鎖定以不進行步驟656的選擇性擦除處理，如下所述。在進行步驟656的選擇性擦除處 理之后，處理循環(huán)回到步驟652，并進行另一擦除驗證處理。進行步驟652、6M和656的循環(huán)，直到所有存儲器單元驗證或者預定數(shù)量的存儲器單元恰當?shù)仳炞C。在其他實施例中，可 以通過最大的迭代次數(shù)來限制該循環(huán)。圖10是描述圖9的步驟656的選擇性擦除操作的流程圖。圖10示出連接到將被 選擇性擦除的存儲器單元的位線、連接到將不被擦除的存儲器單元的位線、SGD、未選字線、 所選字線、SGS、源極線、具有被選擇性擦除的存儲器單元的NAND串的溝道、沒有被選擇性 擦除的任何存儲器單元的NAND串的溝道以及ρ阱的電壓信號。圖10的處理具有三個步驟。 在步驟1期間，連接到將被擦除的存儲器單元的位線在tl被充電到Vdd(近似2-2. 5伏)。 連接到不將被擦除的存儲器單元(因為它們被編程，或因為它們本應該被擦除并且它們通 過了擦除驗證操作)的位線維持在0伏。源極線和S⑶在tl也升高到Vdd。字線、SGS和 P阱都仍維持在0伏。步驟2包括對NAND串的溝道升壓。在時間t2，升壓電壓Vpass被施 加到未選字線。在一個實施例中，Vpass近似是10伏。將未選字線(至少部分地)升壓到 Vpass致使溝道區(qū)被升壓用于具有被選擇要被擦除的存儲器單元的那些NAND串。這些溝道 區(qū)將被升壓到近似6伏(或者6伏附近的電壓范圍)。因為那些NAND串的位線處于Vdd， 所以漏極側(cè)的選擇柵極變得截止，這允許溝道升壓。不具有被選擇來擦除的存儲器單元的 NAND串將使其溝道維持在0伏(或者0伏附近的電壓范圍)。步驟3包括將負電壓施加到 所選字線以使能擦除。例如，Verase(近似-10伏)在t3被施加到所選字線。所選字線上 的負電壓和在被升壓的溝道中的正電壓創(chuàng)建了選擇性地擦除連接到所選字線的并且在具 有被升壓的溝道的NAND串上的那些存儲器單元的大電場(field)。在一個實施例中，該擦 除包括從浮置柵極移除電子以便降低閾值電壓。在一個例子中，電子被轉(zhuǎn)移到源極/漏極 區(qū)。在另一實施例中，不將電子轉(zhuǎn)移出浮置柵極，而是在所選字線/控制柵極下的接合處可 能存在柵極誘導漏極泄漏(Gate Induced Drain Leakage, GIDL)來使得空穴(hole)被注 入到浮置柵極中。注意，每次進行步驟656時，進行圖10的處理。在一個實施例中，Vpass的值可以 對于步驟656的每次迭代而遞增。圖11示出在圖10的步驟3期間的NAND串的集合。如可見，所選字線(WL2)接收 Verase，并且未選字線接收Vpass。在此例子中，存儲器單元7 和725被選擇來擦除。存 儲器單元7M和725兩者都連接到WL2、公共字線。如所繪，未選的存儲器單元也連接到公 共字線。包括要被擦除的存儲器單元的NAND串的位線接收Vdd。例如，包括存儲器單元724 的NAND串746的位線正接收Vdd。不具有正被擦除的存儲器單元的NAND串(例如NAND串 748)的位線接收0伏。僅僅具有接收Vdd的位線的那些NAND串將具有升壓的溝道。具有 接收OV的位線的NAND串不具有升壓的溝道。注意，圖11所繪的NAND串都處于相同的襯 底區(qū)中(例如相同的P阱中)。圖12A示出在圖10所繪的擦除處理的步驟3期間的NAND串746 (表示具有將被 擦除的存儲器單元的NAND串)的截面部分。圖12B示出在圖10所繪的擦除處理的步驟3 期間的NAND串748(表示不具有將被擦除的存儲器單元的NAND串)的截面部分。圖12A 的NAND串746包括五個存儲器單元720、722、724、7洸和728。NAND串746還包括源極側(cè) 選擇柵極730、漏極側(cè)選擇柵極732、源極線736和位線738。如可見，存儲器單元720、722、 726和7 經(jīng)由各自的字線在其控制柵極處接收Vpass。被選擇來擦除的存儲器單元7M接 收Verase。源極側(cè)選擇柵極730接收0伏。源極線736接收Vdd，并且位線738接收Vdd。NAND串746的各個存儲器單元的源極/漏極區(qū)以及在浮置柵極下方(除了在存儲器單元 724的浮置柵極下方之外)的反型層(inversion layer)形成被稱為NAND串746的溝道區(qū) 742的等勢區(qū)。在圖12A中繪出的該溝道區(qū)742被升壓到6伏。升壓的溝道區(qū)742被圖示 地繪出在P阱區(qū)739的頂部。在存儲器單元724的浮置柵極以下的溝道區(qū)升壓區(qū)域中存在空隙。圖12B示出不包括被選擇來擦除的存儲器單元的NAND串748 (見圖11)。NAND串 748包括存儲器單元750、752、754、756和758。NAND串748還包括源極側(cè)選擇柵極760、漏 極側(cè)選擇柵極762、源極線736、位線764和源極/漏極區(qū)770。如可見，位線764接收0伏， 其防止漏極側(cè)選擇柵極762被截止；因此，NAND串的溝道區(qū)不像圖12A所繪的方式那樣升 壓。圖11、12A和12B繪出如何能夠選擇連接到公共字線的一些存儲器單元來擦除同時連 接到同一字線的其他存儲器單元將不被擦除。在一些實施例中，使用負字線電壓需要對于行解碼器的三阱結(jié)構(gòu)以及用于供應該 電壓的負泵(pump)。在某些情況下，這樣的布置可能是昂貴的。圖13是描述對連接到字 線的存儲器單元的子集進行選擇性擦除操作的處理的另一實施例的流程圖。可以在圖9的 步驟656期間進行的圖13的處理包括四個步驟。在步驟800中，要被擦除的存儲器單元的 位線將被充電到Vdd，并且不將被擦除的存儲器單元的位線保持在0伏。在步驟802，ρ阱 和整個平面的所有字線將被充電到電壓Vwell (例如近似是10伏)。這將通過電壓Vwell 而將位線相耦合。被充電到Vdd的位線將保持與處于0伏的位線相比的電壓差。ρ阱充 電可以偏移(與字線相比)二極管壓降(drop)(或多于二極管壓降)以防止位線接合的 正向(forward)偏壓。在步驟804中，被選擇來擦除的存儲器單元的塊的字線將被充電到 Vwell+Vpass (近似17伏)，以便對具有將被擦除的存儲器單元的NAND串的溝道進行升壓。 被升壓的溝道將處于近似15伏。在步驟806，將通過將所選字線降低到0伏而擦除所選存 儲器單元。圖14是提供圖13的處理的更多細節(jié)的時序圖。圖14示出與圖13相同的四個步 驟。在第一步驟(預充電位線-步驟800)中，將被擦除的那些存儲器單元的位線被升高到 Vdd,公共源極線被升高到Vdd，未連接到具有將被擦除的存儲器單元的NAND串的位線保持 在0伏，并且圖14中繪出的所有其他信號也保持在0伏。在第二步驟(充電札和阱-步驟802)中，在時間t2，未選字線和所選字線從0 伏被充電到Vwell。另外，在t2時，S⑶從0伏升高到Vwell+2伏，并且SGS從0伏升高到 Vwell0將字線升高到Vwell致使對于與要被擦除的存儲器單元相關(guān)聯(lián)的位線、將位線耦合 到Vwell+Vdd (近似10伏)。不與要被擦除的存儲器單元相關(guān)聯(lián)的位線將保持在Vwell。在 t2，ρ阱也被升高到Vwell，其致使NAND串的溝道被升高到Vwell。在第三步驟(升壓擦除溝道-步驟804)，在時間t3，整個塊的未選字線和所選字 線被升高到Vwell+Vpass (近似17伏)，這(至少部分地)致使要被擦除的存儲器單元的 NAND串的溝道區(qū)的升壓被升壓到Vwell+升壓電壓(例如近似15伏)或者在該電平附近的 電壓范圍。因為漏極側(cè)選擇柵極由于所選存儲器單元的位線處于Vwell+Vdd而被截止，因 此發(fā)生該升壓。由于未選存儲器單元的位線僅處于Vwell，那些漏極側(cè)選擇柵極不截止，并 且不將被擦除的存儲器單元的NAND串溝道將不被升壓到Vwell+升壓電壓，而是將保持在 Vwell或在該電平附近的電壓范圍。
在步驟四，所選字線在時間t4使其電壓降低到0伏以使能擦除。被選擇來擦除的 存儲器單元將具有跨過控制柵極和溝道的15伏，這提供了適于擦除的條件。同一 NAND串 中的未選存儲器單元將在字線處具有17伏并在溝道處具有15伏，這不提供適于擦除的條 件。同一所選字線上的未選存儲器單元將在控制柵極處具有0伏并在溝道處具有10伏，這 不提供適于擦除的條件。在一個實施例中，擦除包括從浮置柵極移除電子以降低閾值電壓。 在一個例子中，電子被轉(zhuǎn)移到溝道區(qū)。在另一實施例中，不將電子轉(zhuǎn)移出浮置柵極，而是在所選字線/控制柵極下的接 合處可能存在柵極誘導漏極泄漏(GIDL)來使得空穴注入到浮置柵極中。圖15示出在圖13的步驟806期間NAND串的示例集合，其中(NAND串830上的) 存儲器單元邪4和存儲器單元855被選擇來擦除。盡管圖15僅示出了要被選擇性擦除的 兩個存儲器單元，但是在其他例子中，可以選擇連接到同一所選字線(WU)的更多或更少 存儲器單元來擦除。選擇性擦除允許選擇少于連接到所選字線的所有存儲器單元來擦除。 如可見，具有將被擦除的存儲器單元的NAND串(例如NAND串830)的位線處于Vwell+Vdd， 而不具有要被擦除的存儲器單元的其他NAND串(例如NAND串832)具有處于Vwell的位 線。所選字線接收0伏，而未選字線接收Vwell+Vpass。注意，圖15中所繪的NAND串全部 處于相同的襯底區(qū)中(因此處于相同的P阱上)。圖16A示出在圖13的步驟806期間NAND串830 (表示具有將被擦除的存儲器單 元的NAND串)的截面部分。NAND串830包括存儲器單元850、852、邪4、856和858。NAND 串830還包括源極側(cè)選擇柵極860、漏極側(cè)選擇柵極862、源極線866和位線868。圖16A示 出了升壓的溝道區(qū)域872，其被升壓到近似15伏。圖16B示出在圖13的步驟806期間NAND串832 (表示不具有將被擦除的存儲器單 元的NAND串)的截面部分。NAND串832包括存儲器單元880、882、884、886和888。NAND 串832還包括源極側(cè)選擇柵極890、漏極側(cè)選擇柵極892、公共源極線866和位線896。NAND 串832包括升壓的溝道區(qū)874。但是，該升壓的溝道區(qū)僅被升壓到近似10伏，如上所述；因 此，擦除不會有意地發(fā)生?；厝タ磮D9，步驟656包括對被選擇來擦除的存儲器單元進行一個或更多擦除操 作。在圖10和14的實施例中，在步驟656的每個迭代期間對所選存儲器單元進行一個擦 除操作。在其他實施例中，可以在步驟656的每個迭代中進行多個擦除操作(進行或不進 行中間的驗證操作)。此外，圖13和14中所繪的四個步驟操作的一個變型可以包括預充電 位線(800)和充電字線(80 僅一次，然后重復升壓溝道(804)和擦除(806)多次。圖17是描述進行多個擦除操作同時預充電位線并充電字線僅一次的處理的一個 實施例的流程圖。在圖17的步驟902中，位線被充電，如圖13的步驟800中進行的那樣。 在步驟904，字線和阱被充電，如圖13的步驟802中進行的那樣。在圖17的步驟906中， 升高的溝道被升壓，如圖13的步驟804中進行的那樣。注意，在步驟906中，未選字線接收 Vpass0在步驟908中，所選字線被降低到0伏，并且電子被從浮置柵極移除。在步驟910 中，擦除溝道再次被升壓。步驟910類似于圖13的步驟804 ；但是，未選字線和所選字線將 接收Vwell+Vpass+AVpass。在一個例子中，Δ Vpass可以從0. 2伏到0. 5伏任意。在步驟 912中，隨著電子被轉(zhuǎn)移出浮置柵極，所選字線被降低到0伏并且存儲器單元被擦除。步驟 912類似于步驟806。在步驟914中，擦除溝道被升壓(類似于步驟804)；但是，字線將接收Vwell+Vpass+2AVpass。未來的迭代將使用3 Δ Vpass、4 Δ Vpass等等。在步驟916，隨 著電子被轉(zhuǎn)移出浮置柵極，所選字線被降低到0伏，并且所選存儲器單元被擦除，類似于步 驟806。分別重復升壓和擦除，直到步驟918和920。圖17的處理示出在預充電位線(步驟 902)并充電字線(步驟904) —次之后，擦除溝道的升壓和擦除處理可以重復多次而不需要 再次預充電位線并充電字線。重復擦除溝道的升壓和擦除處理可以進行兩次或更多次。不 存在所需重復的特定數(shù)量。圖18是圖示地繪出圖17的步驟902-912的時序圖。本領域技術(shù)人員將知道如何 使用圖18的教導來外推和進行圖17的其他步驟。如可以從圖18可見，在tl利用Vdd初 始地預充電要被擦除的存儲器單元的位線(902)。要被擦除的存儲器單元的位線在t2耦合 到Vwell+Vdd(904)，并保持在該電平至偽。不要被擦除的存儲器單元的位線在t2耦合到 Vwell,并保持在那里至偽。S⑶在t2從0伏升高到Vwel 1+2伏(或Vdd)，并保持在那里 至t8。未選字線在t2從0伏升高到Vwell，然后在t3升高到Vwell+VpaSS(906)。在步驟 908后，在t5，未選字線降低到Vwell，作為恢復階段的部分。當在步驟910中再次進行溝道 的升壓時，未選字線升高到Vwell+Vpass+AVpass，如上所述。圖17的處理的未來的迭代 將把未選字線升高到Vwell+Vpass+nAVpass。所選字線在t2升高到Vwell (904)，然后在 t4降低到擦除電壓0伏(908)。在t5時的恢復階段期間，在擦除和下一升壓之間，所選字 線將再次升高到Vwell。所選字線將在t7降低到0伏以使能選擇性擦除(912)。該處理將 繼續(xù)把所選字線升高到Vwell用于升壓擦除溝道階段，然后將其降低到0伏用于擦除操作 的完成。SGS在時間t2從0伏升高到Vwell，并停留在那里至偽。公共源極線在tl升高到 Vdd，然后在t2升高到Vwell，其停留在那里至偽。ρ阱在t2被升高到Vwell，并停留在那 里至偽。由于在t2將ρ阱升高到Vwel 1，所有NAND串的溝道在t2也升高到Vwell (904)。 本應該將被擦除的NAND串的溝道在t3將被升壓到Vwell+升壓電壓(906)，在t5降低到 Vwell，并然后在t6升高到Vwell+另外的升壓電平(910)。在圖17的處理期間，該溝道將 繼續(xù)在Vwell和Vwell+升壓之間切換。在一個實施例中，可以將選擇性擦除作為包括粗略階段和精細階段的兩階段(或 更多階段)擦除處理的部分來進行。在粗略階段期間，可以進行圖17的處理而不在擦除操 作之間驗證地進行兩個或更多擦除操作。在預定數(shù)量的擦除操作后，將完成粗略階段。然 后將通過進行圖9的處理來開始精細階段，其中圖14的處理用于實現(xiàn)步驟656。粗略階段 擦除得較快，但是精度更小。精細階段擦除得較慢，但精度更高。在編程期間，用于實現(xiàn)緊密閾值電壓分布而不會不合理地減慢編程處理的一個方 案是使用兩(或更多)遍編程處理。第一遍、粗略編程階段包括嘗試以較快方式升高閾值 電壓，相對較少地關(guān)注對緊密閾值電壓分布的實現(xiàn)。第二遍、精細編程階段嘗試以較慢方式 升高閾值電壓，以便達到目標閾值電壓同時也實現(xiàn)緊密閾值電壓分布。圖19是描述兩遍編程處理的一個實施例的流程圖。在步驟932，進行第一遍。在 一個實施例中，第一遍是粗略編程階段。所選存儲器單元將被編程到一個或更多粗略驗證 電平。一旦所有的所選存儲器單元都達到其各自的粗略驗證電平，則粗略編程階段就將完 成。在步驟934，進行第二遍。在一個實施例中，第二遍是在完成了粗略編程階段之后進行 的精細編程階段。所選存儲器單元將被編程到一個或多個精細驗證電平。一旦所有的所選 存儲器單元都達到其各自的精細驗證電平，則精細編程階段就將完成。在一些實施例中，對于粗略階段，施加到字線的編程脈沖與精細階段相比在量值上將更長或更高。在其他實施 例中，粗略階段的位線電壓將在0伏，并且精細階段的位線電壓將在0伏和Vdd之間的電平 (例如 1伏)。也可以使用粗略/精細編程方法的各個替換和實施例。在一些實施例中， 可以存在多于一個粗略階段和/或多于一個精細階段。也可以使用其他類型的多遍編程處 理、包括不同于粗略/精細的處理以及包括具有多于兩遍的處理。圖20示出與數(shù)據(jù)狀態(tài)SO、Si、S2和S3相關(guān)聯(lián)的閾值電壓分布的集合。對于每個 數(shù)據(jù)狀態(tài)，繪出粗略驗證電平(Vvc)并繪出精細驗證電平(Vvf)。例如，在要被編程到數(shù)據(jù) 狀態(tài)Sl的存儲器單元的粗略階段期間，驗證電平將是Vvcl，并且在精細階段期間，將針對 Vvfl再次驗證存儲器單元。被編程到數(shù)據(jù)狀態(tài)S2的存儲器單元將在粗略階段期間針對 Vvc2被驗證，并在精細階段期間針對Vvf2再次被驗證。被編程到狀態(tài)S3的存儲器單元將 在粗略階段期間針對Vvc3被驗證，并在精細階段期間針對Vvf3再次被驗證。上述的圖7中繪出的操作的方法構(gòu)思了其中存儲器單元被編程、并在完成編程之 后進行選擇性擦除處理的實施例。在另一實施例中，可以按混合方式進行編程處理和選擇 性擦除處理。例如，可以在編程的粗略階段之后并在編程的精細階段之前進行選擇性擦除。 在另一實施例中，可以在編程某些數(shù)據(jù)之后并在編程其他數(shù)據(jù)之前進行選擇性擦除。圖21是描述混合兩遍編程處理和選擇性擦除處理的一個實施例的流程圖。在一 個實施例中，兩遍編程處理是其中第一遍是粗略階段并且第二遍是精細階段的粗略/精細 編程處理。也可以使用其他兩遍編程處理。在圖21的實施例中，在第一遍和第二遍之間進 行選擇性擦除處理，以便再擦除已經(jīng)使其閾值電壓錯誤地移動的存儲器單元。在該實施例 中，也在根據(jù)兩遍編程處理的第一遍而編程了相鄰字線之后進行選擇性擦除處理。該操作 的順序?qū)p少與相鄰存儲器單元的耦合的影響。圖21從字線WLn上的存儲器單元的角度說明了該處理。在圖21的步驟952中， 連接到字線WLn的存儲器單元根據(jù)兩遍編程處理的第一遍(例如粗略階段)而被編程。在 步驟％4中，連接到字線WLn的存儲器單元經(jīng)歷上述的選擇性擦除處理，以便再擦除本應該 被擦除但是具有升高到擦除閾值電壓以上的閾值電壓的那些存儲器單元。步驟％4包括進 行圖9的處理。但是，在對連接到相鄰字線WLn+Ι的存儲器單元編程了兩遍編程處理的第 一遍之后進行步驟卯4的處理。因此，如果步驟952包括編程在字線WLl上的存儲器單元， 則步驟％4的選擇性擦除將在對于字線WL2上的存儲器單元進行了粗略編程之后進行。在 步驟956中，將在對于字線WLn+Ι進行了選擇性擦除處理之后，對連接到WLn的存儲器單元 進行兩遍編程處理的第二遍。在一個實施例中，對于一塊中的所有字線進行圖21的處理。 在其他實施例中，可以僅對字線的子集進行該處理。圖22是示出對五條字線上的存儲器單元編程兩遍編程處理的第一遍、兩遍編程 處理的第二遍以及選擇性擦除處理的順序的表。首先，對Wi)進行第一編程遍。隨后，對字 線WLl進行第一編程遍，然后，對字線Wi)進行選擇性擦除處理，然后，對字線WL2進行第一 編程遍，然后，對字線WLl進行選擇性擦除處理，然后，對字線Wi)進行第二編程遍，然后，對 WL3進行第一編程遍，然后，對WL2進行選擇性擦除，然后，對WLl進行第二編程遍，然后，對 WL4進行第一編程遍，然后，對WL3進行選擇性擦除，然后，對WL2進行第二編程遍，等等。圖 22所繪的操作的順序可以外推到多于五條字線。圖23示出從根據(jù)圖21和22的編程處理得到的閾值電壓分布的集合。繪出了狀態(tài)S0、S1、S2和S3 (其表示在精細階段之后的最終閾值電壓分布)。在狀態(tài)S1、S2和S3的 每個之后是以虛線描繪的閾值電壓分布，其表示在粗略階段之后的相應閾值電壓分布。如 可見，最終分布(其從精細階段得到)窄得多并且稍高。在另一實施例中，圖21和22的兩遍編程技術(shù)可以用于將數(shù)據(jù)編程到8個數(shù)據(jù)狀 態(tài)S0-S7。在第一遍期間，將分別使用驗證點Vintl、Vint2和Vint3將存儲器單元編程到 閾值電壓分布960、962和964。在編程處理的第二遍期間，存儲器單元可以被移動到兩個可 能的數(shù)據(jù)狀態(tài)之一。處于數(shù)據(jù)狀態(tài)SO中的存儲器單元可以保持在S0，或者可以使用驗證過 的點Vfl將其編程到數(shù)據(jù)狀態(tài)Si?？梢苑謩e使用驗證過的點Vf2和Vf3將在閾值電壓分布 960中的存儲器單元編程到數(shù)據(jù)狀態(tài)S2或數(shù)據(jù)狀態(tài)S3?？梢苑謩e使用驗證過的點Vf4和 Vf5將在閾值電壓分布962中的存儲器單元編程到數(shù)據(jù)狀態(tài)S4或數(shù)據(jù)狀態(tài)S5?？梢苑謩e 使用驗證過的點Vf6和Vf7將在閾值電壓分布964中的存儲器單元編程到數(shù)據(jù)狀態(tài)S6或 數(shù)據(jù)狀態(tài)S7。在第一遍之后并在第二遍之前，進行選擇性擦除處理，如上關(guān)于圖21和/或 22所述。當編程存儲器單元時，無論其使用單一遍還是多遍編程處理，某些存儲器單元都 可能變得被過度編程。例如，意圖要被編程到數(shù)據(jù)狀態(tài)S2的存儲器單元可能使其閾值電壓 升高到大于狀態(tài)S2的閾值電壓分布的電平。圖25示出了具有一些被過度編程的存儲器 單元的閾值電壓分布的集合。如可見，數(shù)據(jù)狀態(tài)S1-S7具有在其閾值電壓分布的右側(cè)的尾 部。這些尾部表示被過度編程的存儲器單元。在圖25的圖中還繪出了被過度編程的驗證 點(V0pl、V0p2、V0p3、V0p4、V0p5、V0p6和Vop7)。在具有大于相關(guān)聯(lián)的過度編程驗證點的 閾值電壓的具體閾值電壓分布中的那些存儲器單元被認為過度編程。在一些器件中，較低的數(shù)據(jù)狀態(tài)(例如S1、S2、S;3)比較高狀態(tài)經(jīng)歷更多過度編程。 在一些器件中，較高數(shù)據(jù)狀態(tài)不經(jīng)歷過度編程。在一個實施例中，以上關(guān)于圖10-18所述的選擇性擦除處理可以用于校正被過度 編程的存儲器單元。圖26A和26B提供了使用上述的選擇性擦除方法來校正被過度編程的 存儲器單元的兩個示例處理。在圖26k的步驟1002中，存儲器單元被預編程(類似于圖7的步驟550)。在步驟 1004中，一塊(或其他單位的)存儲器單元被擦除(類似于圖7的步驟55幻。在步驟1006 中，可選地存儲器單元可以被軟編程(類似于圖7的步驟554)。在步驟1008中，使用本領 域中已知的各種適當?shù)木幊烫幚淼娜我庖粋€來編程存儲器單元。在步驟1010中，校正被過 度編程的存儲器單元。因此，26A的處理將在完成步驟1008的編程之后校正被過度編程的 存儲器單元。圖^B的處理將在編程處理期間混合存儲器單元的編程和被過度編程的存儲器 單元的校正。在步驟1002中，存儲器單元的塊被預編程。在步驟1004中，擦除該塊(或其 他單位的)存儲器單元。在步驟1006中，可選地可以軟編程存儲器單元。在步驟1020中， 存儲器單元被編程，并且使用選擇性擦除處理校正被過度編程的那些存儲器單元，使得按 混合的方式進行編程和選擇性擦除。以下提供更多細節(jié)。圖27是描述校正被過度編程的存儲器單元的一個實施例的流程圖。在一個實施 例中，一次對一個數(shù)據(jù)狀態(tài)進行圖27的方法。例如，可以對Sl進行圖27的方法。隨后，可 以對S2進行圖27的方法，等等。在步驟1100中，系統(tǒng)將識別本應該被編程到所考慮的數(shù)據(jù)狀態(tài)的存儲器單元。如上所述，該信息可以通過從控制器獲取信息、從緩存器(RAM或非 易失性存儲器)獲取信息或者從數(shù)據(jù)鎖存器494獲取信息來得到。在步驟1102中，使用與 所考慮的數(shù)據(jù)狀態(tài)相關(guān)聯(lián)的適當?shù)倪^度編程驗證電平(例如V0pl、V0p2、V0p3、V0p4、V0p5、 Vop6或Vop7)來進行驗證處理。例如，如果正對數(shù)據(jù)狀態(tài)Sl進行圖12的處理，則將使用 VOPl進行步驟1102的驗證處理。VOPl的電壓將(經(jīng)由字線)被施加到存儲器單元的控制 柵極以針對數(shù)據(jù)狀態(tài)1確定其是否被過度編程。如果所有存儲器單元未被過度編程并且所 有都正確地驗證(步驟1104)，則圖27的處理完成。或者，如果足夠的存儲器單元恰當?shù)?驗證，則可以認為處理完成。如果所有存儲器單元沒有恰當?shù)仳炞C(步驟1104)，則進行選 擇性擦除操作，使得在步驟1102中未驗證的那些存儲器單元選擇性地經(jīng)歷一個或更多擦 除操作來降低其閾值電壓，使得閾值電壓將低于適當?shù)倪^度編程驗證電平。圖10-18的處 理可以用于實現(xiàn)步驟1106。在步驟1108中，對于步驟1102-1108的下一迭代遞增升壓電壓 (Vpass)，并且處理循環(huán)回到步驟1102，并進行驗證處理。循環(huán)1102-1108將重復直到所有 或預定數(shù)量的存儲器單元已經(jīng)成功被驗證。隨著在步驟1102中存儲器單元驗證，它們被鎖 定不能進一步擦除。在一個實現(xiàn)方式中，在圖^A的步驟1010期間進行圖27的處理。在一個實施例 中，將對每個編程狀態(tài)單獨進行圖27的處理，使得如果存在七個編程狀態(tài)(S1-S7)，則在圖 26A的步驟1010期間將進行圖27的處理七次，并且如果存在三個編程狀態(tài)(Sl-SIB)，則在 圖2隊的步驟1010期間將進行圖27的處理三次。在另一實施例中，可以同時對所有數(shù)據(jù) 狀態(tài)進行圖27的處理，使得步驟1100將識別每個存儲器單元應該處于哪個數(shù)據(jù)狀態(tài)，并且 步驟1102將包括對每個數(shù)據(jù)狀態(tài)進行驗證操作，并且本地處理器482將保持跟蹤要存儲哪 個驗證操作的結(jié)果。這樣，可以僅進行圖27的處理一次。圖28提供了圖^B的步驟1020的實現(xiàn)方式的一個例子。在步驟1120中，編程一 個單位的存儲器單元。該編程可以包括每個存儲器單元編程一位數(shù)據(jù)、每個存儲器單元編 程兩位數(shù)據(jù)、每個存儲器單元編程三位數(shù)據(jù)等等。在一個實施例中，存儲器單元的單位可以 是連接到公共字線的所有存儲器單元，一頁中的所有存儲器單元、一個扇區(qū)中的所有存儲 器單元，或者其他單位。在步驟1122中，系統(tǒng)將校正在步驟1120的最近迭代中被編程的存 儲器單元的該單位中的被過度編程的存儲器單元?？梢允褂脠D27的處理實現(xiàn)步驟1122。 例如，步驟1122可以包括對每個數(shù)據(jù)狀態(tài)進行圖27的處理一次?；蛘?，步驟1122可以包 括同時對所有數(shù)據(jù)狀態(tài)進行圖27的處理一次，如上所述。在步驟IlM中，確定是否存在任 何更多的單位要編程。如果不存在，則處理完成。如果存在更多的單位要編程，則圖觀的 方法循環(huán)回到步驟1120并編程存儲器單元的下一單位，然后將在步驟1122中針對存儲器 單元的該單位校正被過度編程的存儲器單元。步驟1120和1122的迭代將對需要被編程的 存儲器單元的所有單位進行重復。在一些實施例中，過度編程對于較低數(shù)據(jù)狀態(tài)是更大的問題；因此，系統(tǒng)將僅對較 低狀態(tài)校正過度編程。在一些實施例中，選擇性擦除處理可以用于校正過度編程而不在選擇性擦除的每 個迭代之間進行擦除驗證。例如，可以進行圖27的步驟1106多次而不進行步驟1102。一 個這樣的實現(xiàn)方式使用圖17和18的處理。為了例示和描述的目的已經(jīng)給出了本發(fā)明的以上詳細描述。不意圖詳盡或?qū)⒈景l(fā)明限制到所公開的精確形式。根據(jù)以上教導,許多修改和變更是可能的。選擇所描述的實 施例以便最佳地說明本發(fā)明的原理及其實際應用，由此使得本領域技術(shù)人員能夠在各種實 施例中并利用適合于意圖的具體使用各種修改來最佳地利用本發(fā)明。意圖要本發(fā)明的范圍 由附于此的權(quán)利要求限定。
權(quán)利要求
1.一種用于操作非易失性存儲器的方法，包括 編程非易失性存儲元件；識別所述非易失性存儲元件的被過度編程的子集；以及通過對于所述非易失性存儲元件的被識別的子集將溝道區(qū)的第一集合升壓到第一電 壓范圍，而對于未識別為被過度編程的非易失性存儲元件不將溝道區(qū)的第二集合升壓到所 述第一電壓范圍，并將擦除使能電壓施加到所述非易失性存儲元件的被過度編程的被識別 的子集以及未識別為被過度編程的所述非易失性存儲元件，來對所述非易失性存儲元件的 被過度編程的被識別的子集選擇性地進行一個或更多擦除操作，所述溝道區(qū)的第一集合和 所述溝道區(qū)的第二集合是公共襯底區(qū)的部分。
2.根據(jù)權(quán)利要求1的方法，其中所述溝道區(qū)的第一集合和所述溝道區(qū)的第二集合的所述溝道區(qū)與不同的NAND串相關(guān) 聯(lián)；以及所述升壓至少部分地基于被施加到連接所述NAND串的字線的電壓信號。
3.根據(jù)權(quán)利要求1或2的方法，其中所述非易失性存儲元件的被識別的子集在NAND串的第一集合的不同NAND串上； 所述未識別為被過度編程的非易失性存儲元件在NAND串的第二集合的不同NAND串上；所述NAND串的第一集合和所述NAND串的第二集合連接到公共字線集； 所述公共字線集包括所選字線和未選字線；所述非易失性存儲元件的被識別的子集和所述非易失性存儲元件的第二集合連接到 所述所選字線；以及所述NAND串的第一集合和所述NAND串的第二集合連接到分開的位線。
4.如權(quán)利要求3的方法，其中所述升壓包括將升壓使能電壓施加到所述NAND串的第一集合的位線，將升壓禁用電 壓施加到所述NAND串的第二集合的位線，并將過驅(qū)動信號施加到所述未選字線； 所述施加所述擦除使能電壓包括向所述所選字線施加負電壓；以及 所述升壓還包括截止所述NAND串的第一集合的選擇柵極。
5.根據(jù)權(quán)利要求3的方法，其中所述升壓包括將升壓使能電壓施加到所述NAND串的第一集合的位線，并將升壓禁用電壓施加到所 述NAND串的第二集合的位線；對所述公共襯底區(qū)充電，并將電壓信號施加到所述未選字線，使得所述NAND串的第一 集合的所述位線和所述NAND串的第二集合的所述位線耦合到所述未選字線，并增大電壓； 以及在所述將電壓信號施加到所述未選字線之后，將超過所述電壓信號的過驅(qū)動信號施加 到所述未選字線以升壓所述溝道區(qū)的第一集合。
6.根據(jù)權(quán)利要求1-5的任意一項的方法，其中 所述非易失性存儲元件連接到公共字線。
7.根據(jù)權(quán)利要求1-5的任意一項的方法，其中所述非易失性存儲元件連接到第一類型的控制線的公共控制線；所述對于所述非易失性存儲元件的被識別的子集將所述溝道區(qū)的第一集合升壓到所 述第一電壓范圍而對于未識別為被過度編程的所述非易失性存儲元件不將所述溝道區(qū)的 第二集合升壓到所述第一電壓范圍包括將信號集施加到所述第一類型的控制線的其他控 制線以便建立所述升壓；以及所述進行一個或更多擦除操作包括使用到所述其他控制線的所述信號集的更高量值 來重復所述升壓。
8.根據(jù)權(quán)利要求7的方法，其中所述進行一個或更多擦除操作包括在所述升壓的所 述重復之前，鎖定所述第一集合的一些溝道區(qū)而不進一步升壓。
9.根據(jù)權(quán)利要求1-8的任意一項的方法，其中所述編程包括將所述非易失性存儲元件編程到不同的數(shù)據(jù)狀態(tài)，包括一個或更多較高 狀態(tài)以及一個或更多較低狀態(tài)；所述選擇性地進行一個或更多擦除操作包括將與意圖要被編程到一個或更多較高狀 態(tài)的非易失性存儲元件相關(guān)聯(lián)的溝道升壓到比與意圖要被編程到一個或更多較低狀態(tài)的 非易失性存儲元件相關(guān)聯(lián)的溝道的升壓更高的電平。
10.根據(jù)權(quán)利要求1-9的任意一項的方法，其中所述選擇性地進行一個或更多擦除操作包括進行多個擦除操作而不在所述多個擦除 操作之間進行驗證。
11.根據(jù)權(quán)利要求1的方法，其中所述非易失性存儲元件是NAND閃存器件。
12.—種非易失性存儲裝置，包括在公共襯底區(qū)上的多個非易失性存儲元件；以及與所述多個非易失性存儲元件通信的一個或更多管理電路，所述一個或更多管理電路 編程所述非易失性存儲元件，并識別所述非易失性存儲元件的被過度編程的子集，所述一 個或更多管理電路對所述非易失性存儲元件的被過度編程的被識別的子集選擇性地進行 一個或更多擦除操作，所述一個或更多擦除操作包括對于所述非易失性存儲元件的被識別 的子集將溝道區(qū)的第一集合升壓到第一電壓范圍，而對未識別為被過度編程的非易失性存 儲元件不將溝道區(qū)的第二集合升壓到所述第一電壓范圍，并將擦除使能電壓施加到所述非 易失性存儲元件的被過度編程的被識別的子集以及未識別為被過度編程的所述非易失性 存儲元件，所述溝道區(qū)的第一集合和所述溝道區(qū)的第二集合是所述公共襯底區(qū)的部分。
13.根據(jù)權(quán)利要求12的非易失性存儲裝置，其中所述非易失性存儲元件的被識別的子集在NAND串的第一集合的不同NAND串上；所述未識別為被過度編程的非易失性存儲元件在NAND串的第二集合的不同NAND串上；所述NAND串的第一集合和所述NAND串的第二集合連接到公共字線集；所述公共字線集包括所選字線和未選字線；所述非易失性存儲元件的被識別的子集和所述非易失性存儲元件的第二集合連接到 所述所選字線；以及所述NAND串的第一集合和所述NAND串的第二集合連接到分開的位線。
14.根據(jù)權(quán)利要求13的非易失性存儲裝置，其中所述升壓包括將升壓使能電壓施加到所述NAND串的第一集合的位線，將升壓禁用電 壓施加到所述NAND串的第二集合的位線，并將過驅(qū)動信號施加到所述未選字線； 所述施加所述擦除使能電壓包括向所述所選字線施加負電壓；以及 所述升壓還包括截止所述NAND串的第一集合的選擇柵極。
15.根據(jù)權(quán)利要求13的非易失性存儲裝置，其中所述一個或更多管理電路通過以下來施加所述升壓將升壓使能電壓施加到所述 NAND串的第一集合的位線，并將升壓禁用電壓施加到所述NAND串的第二集合的位線，對所 述公共襯底區(qū)充電，并將電壓信號施加到所述未選字線，使得所述NAND串的第一集合的所 述位線和所述NAND串的第二集合的所述位線耦合到所述未選字線，并增大電壓，并在所述 將電壓信號施加到所述未選字線之后，將超過所述電壓信號的過驅(qū)動信號施加到所述未選 字線以升壓所述溝道區(qū)的第一集合。
16.一種非易失性存儲裝置，包括 第一類型的控制線的公共控制線；連接到所述公共控制線的非易失性存儲元件； 用于編程所述非易失性存儲元件的部件；用于識別所述非易失性存儲元件的被過度編程的子集的部件；以及 用于通過以下來對所述非易失性存儲元件的被過度編程的被識別的子集選擇性地進 行擦除操作的部件將擦除條件應用于所述非易失性存儲元件的被過度編程的被識別的子 集，包括將信號集施加到所述第一類型的控制線的其他控制線以便建立所述擦除條件，并 使用被施加到所述其他控制線的所述信號集的更高量值重復所述擦除條件的所述應用，所 述其他控制線連接到未被選擇用于所述擦除操作的非易失性存儲元件。
全文摘要
一種非易失性存儲系統(tǒng)通過對連接到公共字線(或其他類型的控制線)的非易失性存儲元件的子集選擇性地進行一個或更多擦除操作來校正被過度編程的存儲器單元。
文檔編號G11C11/56GK102132355SQ200980133256
公開日2011年7月20日 申請日期2009年6月30日 優(yōu)先權(quán)日2008年7月2日
發(fā)明者李艷, 杰弗里·W·盧茨 申請人:桑迪士克公司