專利名稱：半導(dǎo)體存儲(chǔ)設(shè)備讀取操作的控制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體涉及半導(dǎo)M^i殳備,尤其涉及半導(dǎo)M^ti殳備讀取l^作 的控制電路。
背景技術(shù)：
典型半導(dǎo)M^i殳備利用具有多個(gè)輸入/輸出引腳的單一端口 ，使用 并行輸入/輸出系統(tǒng)與外部芯片組交換數(shù)據(jù).因?yàn)椴⑿休斎?輸出可同時(shí)傳 ^H午多數(shù)據(jù)位，所以并行輸入/輸出具有高速數(shù)據(jù)處理的優(yōu)點(diǎn)。
不過(guò)，并行輸入/輸出具有一項(xiàng)缺點(diǎn)，就是數(shù)據(jù)傳輸距離越遠(yuǎn)，傳輸 數(shù)據(jù)所需的總線數(shù)量就會(huì)增加，這導(dǎo)致增加產(chǎn)品的單位成本。
傳統(tǒng)技術(shù)內(nèi)使用SERDES (SERializer and DESeriallizer，串行器 與解串器)，以補(bǔ)充并行輸入/輸出的缺點(diǎn)。在SERDES內(nèi)，半導(dǎo)M^i更 備具有兩個(gè)或更多個(gè)端口，每一端口都包括SERDES電路。每一端口將外 部輸入的串行信號(hào)轉(zhuǎn)換成并行信號(hào)并且把它們傳輸至存儲(chǔ)排，也將M儲(chǔ) 排輸入的并行信號(hào)轉(zhuǎn)換成串行信號(hào)并把它們輸出至外部.
根據(jù)這些4^作，犯RDES型存儲(chǔ)設(shè)備可減少所需的總線數(shù)量。
在SERDES內(nèi)，每一寫入/讀取指令執(zhí)行至少兩次寫入/讀^#作。因 此，在具有四時(shí)鐘CAS至CAS延遲'tCCD，的犯RDES型半導(dǎo)M^l^i殳備 內(nèi)，應(yīng)該在兩個(gè)時(shí)鐘內(nèi)執(zhí)行一次寫入/讀取操作.
目前來(lái)說(shuō)，此搮作的時(shí)間間隔固定不變。因此，針對(duì)目標(biāo)頻率為lns， 寫入/讀取操作執(zhí)行的一個(gè)時(shí)間周期應(yīng)該在2ns內(nèi)。也就是，用于控制第
5一寫入/讀取操作的列選擇信號(hào)'YI，以及用于控制第二寫入/讀取操作的 列選#^信號(hào)'YI，應(yīng)該不會(huì)^i5^過(guò)2 ns.
此外，兩個(gè)列選^信號(hào)'YI，之間的時(shí)間間隔為對(duì)應(yīng)于高頻IMt的固 定值，并不考慮半導(dǎo)M^&備的操作H.因此，半導(dǎo)M^i殳備總是 用預(yù)定最小裕度來(lái)操作，
圖1A和圖lB為顯示用于傳統(tǒng)犯RDES半導(dǎo)^^f^i殳備內(nèi)指令處理的 程序的電路圖。
首先，圖1A為顯示寫入^作的電路圖.
首先，啟用由指令譯碼器(未顯示)所生成的寫入指令'WT',并將其 供應(yīng)至列譯，碼器101。列譯碼器101接^址信號(hào)'ADD，以及寫入指令 'WT，，并且生成與供應(yīng)至列譯碼器101的時(shí)鐘信號(hào)'CLK，同步的笫一列 選擇信號(hào)'YIl，和第二列選擇信號(hào)'YI2，。第二列選#^信號(hào)'YI2，可為 經(jīng)過(guò)預(yù)定時(shí)間間隔(例如兩個(gè)時(shí)鐘信號(hào)周期)延遲的信號(hào)，并且與笫一列 選擇信號(hào)'YIl，同步'
進(jìn)一步，數(shù)據(jù)輸入多路復(fù)用器'MUX1，、 'MUX2， 103、 105各自接收 列選擇信號(hào)'YI1'、 'YI2，和數(shù)據(jù)'DIN，，如此可將翁:據(jù)傳輸至存儲(chǔ)排. 根據(jù)此配置，輸入數(shù)據(jù)'DIN，在經(jīng)過(guò)根據(jù)來(lái)自數(shù)據(jù)輸入墊'DQ，的數(shù)據(jù) 選通信號(hào)'DQS，的預(yù)定處理之后輸入至端口 ，并且并行化。然后，輸入 數(shù)據(jù)'DIN，通過(guò)全域輸入/輸出線'GIO，傳輸至數(shù)據(jù)輸入多路復(fù)用器103、 105。
寫入驅(qū)動(dòng)器107通過(guò)M輸入/輸出線'LIO/LIOb'將自輸入多路復(fù) 用器'MUX1，和'MUX2，接收的數(shù)據(jù)傳輸至存儲(chǔ)排區(qū)塊，其中該多路復(fù)用 器通過(guò)全域輸入/輸出線接收輸入數(shù)據(jù)。
例如當(dāng)針對(duì)一個(gè)寫入指令執(zhí)行兩次寫入操作時(shí)，具有8位的輸入數(shù) 據(jù)并行成4位與4位，并且依序通過(guò)GIO輸入至輸入多路復(fù)用器'MUX1， 和'MUX2，。進(jìn)一步，數(shù)據(jù)輸入多路復(fù)用器'MUX1， 103根據(jù)第一列選擇 信號(hào)'YI1'、通過(guò)寫入驅(qū)動(dòng)器107將第一 4位數(shù)據(jù)傳輸至^輸入/輸出 線'LI0/LI0b，.此后，數(shù)據(jù)輸入多路復(fù)用器'MUX2， 105根據(jù)在預(yù)定時(shí) 間間隔(即兩個(gè)時(shí)鐘)之后輸出的笫二列選擇信號(hào)'YI2'，通過(guò)寫入驅(qū)動(dòng)器 107將第二4位數(shù)據(jù)傳輸至;Mi輸入/輸出線'LI0/LI0b，。
如上所述，因?yàn)榱羞x#^信號(hào)'YIl，和'YI2，都與寫AJI作期間的時(shí)鐘信號(hào)同步生成，所以有可能根據(jù)數(shù)據(jù)選通信號(hào)在確切時(shí)間上將輸入的數(shù) 據(jù)傳輸至存儲(chǔ)排。
接下來(lái)，圖1B為顯示讀取操作的電路圖。
隨著讀取指令'RD，的啟用，列譯碼器201接收地址信號(hào)'ADD，和 讀取指令'RD，，并且輸出列選#^信號(hào)'YI，.因此，輸入/輸出感測(cè)放大 器205通過(guò);^fc輸入/輸出線'LIO/LIOb'接收儲(chǔ)存在存儲(chǔ)排區(qū)塊內(nèi)的數(shù) 據(jù)'DOUT，，接著放大并鎖定該數(shù)據(jù).
響應(yīng)于第一延遲單元215的輸出信號(hào)，通過(guò)全域輸入/輸出線驅(qū)動(dòng)器 (GI0驅(qū)動(dòng)器)207、 209以及多路復(fù)用器211，將輸入/輸出感測(cè)放大器 205所放大的數(shù)據(jù)傳輸至管道鎖存部件213.在此配置中，笫一延遲單元 215 4C^感測(cè)啟用信號(hào)產(chǎn)生器203輸出的感測(cè)啟用信號(hào)'IOSTB'延遲預(yù) 定時(shí)間量，然后輸出。
更具體地，M從第一延遲單元215輸出的第一延遲信號(hào)'MA0<1>，， 通過(guò)全域輸入/輸出驅(qū)動(dòng)器把來(lái)自輸入/輸出感測(cè)放大器205的輸出信號(hào) 的一部分(第一數(shù)據(jù)組)傳輸至多路復(fù)用器211。然后絲從第一延遲單元 215輸出的第二延遲信號(hào)'MA0<2>，，通過(guò)全域輸入/輸出驅(qū)動(dòng)器把來(lái)自輸 入/輸出感測(cè)放大器205的輸出信號(hào)的剩^p分(笫二數(shù)據(jù)組)傳輸至多路 復(fù)用器211。根據(jù)此配置，第二延遲信號(hào)'MA0<2>，為將第一延遲信號(hào) 'MA0<1>，延遲預(yù)定時(shí)間所獲得的值。
第一數(shù)據(jù)組被輸入至多路復(fù)用器211，并且應(yīng)該在第二數(shù)據(jù)組輸入至 多路復(fù)用器211之前儲(chǔ)存在管道鎖存部件213內(nèi).因此，由第二延遲單元 217所生成的第一和笫二管道鎖存控制信號(hào)'PIN1'、 'PIN2，應(yīng)該設(shè)計(jì)成 分別具有與從第一延遲單元215輸出的第一和第二延遲信號(hào)'MA0<1>，、 'MA0<2>，相同的延遲值.
如上所述，笫一^il單元215和第二延遲單元217設(shè)計(jì)成具有固定延 遲時(shí)間，而不管半導(dǎo)體存^ti殳備的搮作速度.不過(guò)，笫一延遲單元215 和第二延遲單元217的位置被設(shè)計(jì)成不同，因此i更置延遲單元215、 217 具有確實(shí)相同的延遲值有所困難。結(jié)果，發(fā)生已經(jīng)傳輸至全域輸入/輸出 線的數(shù)據(jù)并未在確切時(shí)間上傳輸至管道鎖存部件213的問題.此問題在高 頻操作中會(huì)惡化，并且導(dǎo)致半導(dǎo)M^i殳備故陣。
進(jìn)一步，因?yàn)閼?yīng)用至第一延遲單元215和笫二延遲單元217的延 遲時(shí)間為將感測(cè)啟用信號(hào)'I0STB，固定預(yù)定時(shí)間所生成的值，因此第一延遲 單元215和第二延遲單元217根據(jù)該固定值來(lái)操作，即使在低頻操作中操 作裕度足夠時(shí)也是如此，從而惡化半導(dǎo)M^i殳備的效率。

發(fā)明內(nèi)容
在此提供可:tfL據(jù)SERDES型半導(dǎo)^^fti殳備內(nèi)的時(shí)鐘來(lái)執(zhí)^取操作 的讀取操作的控制電路。
讀取JMt的控制電路通過(guò)將數(shù)據(jù)輸出時(shí)間間隔變更成與4^據(jù)SERDES
在本發(fā)明的一個(gè)具體實(shí)施例內(nèi)，半導(dǎo)M^l^i殳備的讀取JMt控制電路 (其是SERDES型半導(dǎo)M^lti殳備的讀取操作控制電路)包括第一延遲 單元，其配置成通過(guò)接收感測(cè)啟用信號(hào)'I0STB，來(lái)生成并輸出第一延遲 信號(hào)至第 一全域輸入/輸出線驅(qū)動(dòng)器，以及通過(guò)接收該感測(cè)啟用信號(hào)來(lái)生 成并輸出第二延遲信號(hào)至第二全域輸入/輸出線驅(qū)動(dòng)器，其中第一延遲單 元通過(guò)與時(shí)鐘同步地延遲該感測(cè)啟用信號(hào)來(lái)生成笫二延遲信號(hào)；以及笫二 延遲單元，其配置成響應(yīng)于第一延遲信號(hào)與第二延遲信號(hào)而生成管道鎖存 控制信號(hào)。
在本發(fā)明的其它具體實(shí)施例內(nèi)，半導(dǎo)體存^i殳備的讀取IMt控制電路 (其是SERDES型半導(dǎo)^^H^殳備的讀取操作控制電路)包括第一延遲 單元，其配置成通過(guò)接收感測(cè)啟用信號(hào)'I0STB，來(lái)生成并輸出第一延遲 信號(hào)至第一全域輸入/輸出線驅(qū)動(dòng)器，以及通過(guò)與時(shí)鐘同步地延遲該感測(cè) 啟用信號(hào)來(lái)生成第二延遲信號(hào)，并輸出第二延遲信號(hào)至第二全域輸入/輸 出線驅(qū)動(dòng)器；以及第二延遲單元，其配置成通過(guò)接收感測(cè)啟用信號(hào)'I0STB， 來(lái)生成第三延遲信號(hào)并將該第三延遲信號(hào)當(dāng)成笫一管道鎖存控制信號(hào)來(lái) 輸出，以及通過(guò)與時(shí)鐘同步^yi遲該感測(cè)啟用信號(hào)來(lái)生成第四延遲信號(hào)并 將該笫四延遲信號(hào)當(dāng)成第二管道鎖存控制信號(hào)來(lái)輸出。
下面將參閱名為"具體實(shí)施方式
"的部分來(lái)說(shuō)明這些與其它特征、方 面以及具體實(shí)施例。


將參閱

特征、方面與具體實(shí)施例，其中
圖1A和圖lB為顯示用于傳統(tǒng)SERDES型半導(dǎo)^MH^i殳備內(nèi)指令處理 的程序的電路圖2為顯示根據(jù)本發(fā)明具體實(shí)施例的讀取操作控制電路配置的圖3為顯示圖2內(nèi)所示第一延遲單元的配置的圖4為顯示圖2內(nèi)所示第二延遲單元的配置的圖；以及
圖5為顯示根據(jù)本發(fā)明其它實(shí)施例的讀取操作控制電路配置的圖。
具體實(shí)施例方式
此后，將參照附圖來(lái)詳細(xì)說(shuō)明本發(fā)明的優(yōu)選實(shí)施例.
圖2為顯示根據(jù)本發(fā)明具體實(shí)施例的讀取操作控制電路配置的圖。
根據(jù)本發(fā)明具體實(shí)施例的讀取操作的控制電路可包括第 一延遲單元 315、第二延遲單元317以及信號(hào)分離單元319。
笫一延遲單元315接收來(lái)自感測(cè)啟用信號(hào)產(chǎn)生器303的感測(cè)啟用信號(hào) 'I0STB，，并且產(chǎn)生提供給第一全域輸入/輸出線驅(qū)動(dòng)器(GIO驅(qū)動(dòng)器1) 307的第一延遲信號(hào)4MA0<1>，。第一延遲單元315也通過(guò)與在第一延遲 單元315上接收的時(shí)鐘信號(hào)'CLK，同步地延遲感測(cè)啟用信號(hào)'I0STB，來(lái) 產(chǎn)生第二延遲信號(hào)'MA0<2>，，并且提供第二延遲信號(hào)'MA0<2>，給第二 全域輸入/輸出線驅(qū)動(dòng)器309。
響應(yīng)于從第一延遲單元315輸出的第一延遲信號(hào)'MA0<1>，與第二延 遲信號(hào)(MA0<2>，，第二延遲單元317產(chǎn)生管道鎖存控制信號(hào)'PIN，。
信號(hào)分離單元319由從第二延遲單元317輸出的管道鎖存控制信號(hào) PIN產(chǎn)生第一和第二管道鎖存控制信號(hào)'PIN1'、 'PIN2'。
此后將詳細(xì)說(shuō)明包括上述讀取操作的控制電路的半導(dǎo)體存儲(chǔ)設(shè)備的 讀取操作。
隨著讀取信號(hào)'RD，的啟用，列譯碼器301接收讀取信號(hào)'RD，和地 址信號(hào)'ADD，，并且輸出列選擇信號(hào)'YI，。輸入/輸出感測(cè)放大器305 通過(guò)本地輸入/輸出線'LI0/LI0b，接收儲(chǔ)存在存儲(chǔ)排區(qū)塊內(nèi)的數(shù)據(jù) ，，接著放大并鎖定該數(shù)據(jù)。在從感測(cè)啟用信號(hào)產(chǎn)生器303輸出感測(cè)啟用信號(hào)'IOSTB，之后，第一延遲單元315通過(guò)將感測(cè)啟用信號(hào)'I0STB，延遲預(yù)定時(shí)間來(lái)輸出第一延遲信號(hào)'MA0<1>，。此后，第一數(shù)據(jù)組鎖定在輸入/輸出感測(cè)放大器305內(nèi)，并且^MI第一延遲信號(hào)'MA0<1>，、通過(guò)第一全域輸入/輸出線驅(qū)動(dòng)器307傳輸至多路復(fù)用器311.
響應(yīng)于從信號(hào)分離單元319輸出的第一管道鎖存控制信號(hào)'PIN1'，輸入至多路復(fù)用器311的第一數(shù)據(jù)組被儲(chǔ)存在管道鎖存部件313內(nèi)。
然后第二數(shù)據(jù)組被鎖定在輸入/輸出感測(cè)放大器305內(nèi)，并且^在第一延遲單元315內(nèi)通過(guò)與時(shí)鐘'CLK，同步M遲感測(cè)啟用信號(hào)'I0STB，而產(chǎn)生的第二延遲信號(hào)'MA0<2>，，通過(guò)第二全域輸入/輸出線驅(qū)動(dòng)器(G10驅(qū)動(dòng)器2 ) 309被傳輸至多路復(fù)用器311。
此后，響應(yīng)于從信號(hào)分離單元319輸出的第二管道鎖存控制信號(hào)'PIN2'，第二數(shù)據(jù)組被^^存在管道鎖存部件313內(nèi)。
如上所述，因?yàn)橥ㄟ^(guò)在輸出第一延遲信號(hào)'MA0〈1〉，之后把感測(cè)啟用信號(hào)'I0STB，與時(shí)鐘同步地延遲來(lái)產(chǎn)生第二延遲信號(hào)'MA0<2>，，所以可確保低頻操作與讀取操作之間的裕度。
儲(chǔ)存在多路復(fù)用器311內(nèi)的數(shù)據(jù)根據(jù)管道鎖存控制信號(hào)'PIN1'、'PIN2，被傳輸至管道鎖存部件313，其中的管道鎖存控制信號(hào)根據(jù)笫一延遲信號(hào)'MA0<1>，和第二延遲信號(hào)'MA0<2>，產(chǎn)生。因此，數(shù)據(jù)傳輸至多路復(fù)用器311的時(shí)間點(diǎn)與管道鎖存部件313儲(chǔ)存數(shù)據(jù)的時(shí)間點(diǎn)不重疊。
圖3為顯示圖2內(nèi)所示第一延遲單元315的配置的圖。
如圖3內(nèi)所示，第一延遲單元315配置成包括第一延遲器401、鎖存部件403以及笫二延遲器405。
笫一延遲器401通過(guò)將感測(cè)啟用信號(hào)'I0STB，延遲預(yù)定時(shí)間來(lái)輸出第一延遲信號(hào)'MA0<1>，。鎖存部件403將感測(cè)啟用信號(hào)'I0STB，移位來(lái)與時(shí)鐘'CLK，同步。然后第二延遲器405通過(guò)將鎖存部件403的輸出信號(hào)延遲預(yù)定時(shí)間來(lái)輸出第二延遲信號(hào)'MA0<2>'。
根據(jù)此配置，鎖存部件403包括響應(yīng)于時(shí)鐘'CLK，信號(hào)而把感測(cè)啟用信號(hào)'I0STB，延遲2位的D觸發(fā)器(未顯示)。優(yōu)選是第一延遲器401和第二延遲器405的延遲量設(shè)置成具有相同值。圖4為顯示圖2內(nèi)所示笫二延遲單元317的配置的圖。
在本發(fā)明的優(yōu)選具體實(shí)施例內(nèi)，笫二延遲單元317包括邏輯元件，該元件接收第一延遲信號(hào)'MA0<1>，和第二延遲信號(hào)'MA0<2>，，并且在每次啟用已接收信號(hào)的其中之一時(shí)產(chǎn)生脈沖。例如通過(guò)將N0R門與反相器
串聯(lián)可形成該邏輯元件，其中該邏輯元件的輸出脈沖為管道鎖存控制信號(hào)'PIN，，如圖4內(nèi)所示。
雖然未顯示，不過(guò)信號(hào)分離單元319包^H"數(shù)器.在此配置內(nèi)，每次從第二5li^單元317輸出脈沖時(shí)就IMti十?dāng)?shù)操作.計(jì)數(shù)值用來(lái)當(dāng)成第一和笫二管道鎖存控制信號(hào)'PIN1，、 'PIN2，.
圖5為顯示根據(jù)本發(fā)明其它實(shí)施例的讀取操作控制電路配置的圖。
在如圖5內(nèi)所示根據(jù)本發(fā)明具體實(shí)施例的讀取操作的控制電路內(nèi)，與圖2內(nèi)所示讀取操作的控制電路不同，第二延遲單元321使用感測(cè)啟用信號(hào)'I0STB，和時(shí)鐘'CLK，來(lái)分別產(chǎn)生笫一管道鎖存控制信號(hào)'PIN1，和笫二管道鎖存控制信號(hào)'PIN2，。針對(duì)此搮作，第二延遲單元321如圖3內(nèi)所示來(lái)配置。
也tfcA，第二延遲單元321也可包括第一延遲器，通過(guò)將感測(cè)啟用信號(hào)'I0STB'延遲預(yù)定時(shí)間來(lái)輸出第一管道鎖存控制信號(hào)'PIN1';鎖存部件，用于將感測(cè)啟用信號(hào)'I0STB，移位來(lái)與時(shí)鐘'CLK，同步；以及第二延遲器，通過(guò)將該鎖存部件的輸出信號(hào)延遲預(yù)定時(shí)間來(lái)輸出笫二管道鎖存控制信號(hào)'PIN2'。
在此電路配置中，輸入至笫一延遲單元315的時(shí)鐘'CLK，以及輸入至第二延遲單元321的時(shí)鐘'CLK'應(yīng)該受控制，使得它們不具有時(shí)間差。
在此具體實(shí)施例內(nèi)，當(dāng)數(shù)據(jù)傳輸至多路復(fù)用器311時(shí)以及當(dāng)多路復(fù)用器311內(nèi)儲(chǔ)存的數(shù)據(jù)傳輸至管道鎖存部件313時(shí)，使用以相同方式產(chǎn)生的延遲信號(hào)，即每一延遲單元都使用相同信號(hào)輸入以及相同電路配置.因此，數(shù)據(jù)傳輸至多路復(fù)用器311的時(shí)間點(diǎn)與管道鎖存部件313儲(chǔ)存數(shù)據(jù)的時(shí)間點(diǎn)不重疊。
雖然上面已經(jīng)說(shuō)明特定實(shí)施例，不過(guò)應(yīng)當(dāng)理解，所說(shuō)明的具體實(shí)施例僅為范例。因此，此處說(shuō)明的裝置與方法不應(yīng)受限于所說(shuō)明的具體實(shí)施例.而是，此處說(shuō)明的裝置與方法應(yīng)該只受限于與上述說(shuō)明和附困結(jié)合時(shí)的所附權(quán)利要求.
ii
權(quán)利要求
1.一種用于SERDES(串行器與解串器)型半導(dǎo)體存儲(chǔ)設(shè)備的讀取操作的控制電路，包括第一延遲單元，其配置成根據(jù)接收的感測(cè)啟用信號(hào)‘IOSTB’來(lái)產(chǎn)生并輸出第一延遲信號(hào)至第一全域輸入/輸出線驅(qū)動(dòng)器，以及根據(jù)所述接收的感測(cè)啟用信號(hào)來(lái)產(chǎn)生并輸出第二延遲信號(hào)至第二全域輸入/輸出線驅(qū)動(dòng)器，第一延遲單元通過(guò)與由第一延遲單元接收的時(shí)鐘同步地延遲該感測(cè)啟用信號(hào)來(lái)產(chǎn)生第二延遲信號(hào)；以及第二延遲單元，其配置成響應(yīng)于第一延遲信號(hào)與第二延遲信號(hào)而產(chǎn)生管道鎖存控制信號(hào)。
2. 如權(quán)利要求l的讀取操作的控制電路，其中第一延遲單元包括第一延遲器，其配置成通過(guò)將感測(cè)啟用信號(hào)'I0STB'延遲預(yù)定時(shí)間 來(lái)輸出第一延遲信號(hào)；鎖存部件，其配置成將感測(cè)啟用信號(hào)移位來(lái)與所述時(shí)鐘同步；以及第二延遲器，其配置成通過(guò)把鎖存部件的輸出信號(hào)延遲預(yù)定時(shí)間來(lái)輸 出第二延遲信號(hào)。
3. 如權(quán)利要求2的讀取操作的控制電路，其中該鎖存部件為配置成 響應(yīng)于時(shí)鐘而延遲感測(cè)啟用信號(hào)的觸發(fā)器。
4. 如權(quán)利要求2的讀^L操作的控制電路，其中第一延遲器與第二延 遲器的延遲量相同。
5. 如權(quán)利要求1的讀取操作的控制電路，其中第二延遲單元包括邏 輯元件，所述邏輯元件配置成當(dāng)?shù)谝谎舆t信號(hào)與第二延遲信號(hào)都輸入笫二 延遲單元內(nèi)時(shí)并且當(dāng)輸入的信號(hào)中的一個(gè)被啟用時(shí)輸出脈沖。
6. 如權(quán)利要求1的讀取搮作的控制電路，進(jìn)一步包括信號(hào)分離單元， 所述信號(hào)分離單元配置成根據(jù)從笫二延遲單元輸出并且在信號(hào)分離單元 處接收的管道鎖存控制信號(hào)來(lái)輸出第一管道鎖存控制信號(hào)以及笫二管道 鎖存控制信號(hào)。
7. 如權(quán)利要求6的讀取搮作的控制電路，其中信號(hào)分離單元包括計(jì) 數(shù)器，所述計(jì)數(shù)器配置成接收來(lái)自第二延遲單元的管道鎖存控制信號(hào)以及 計(jì)數(shù)并輸出來(lái)自笫二延遲單元的管道鎖存控制信號(hào)的脈沖數(shù)量。
8. —種用于SERDES (串行器與解串器)型半導(dǎo)體存^lti殳備的讀取操 作的控制電路，包括；第一延遲單元，其配置成根據(jù)接收的感測(cè)啟用信號(hào)'I0STB，來(lái)產(chǎn)生 并輸出第一延遲信號(hào)至第一全域輸入/輸出線驅(qū)動(dòng)器，以及根據(jù)所述接收 的感測(cè)啟用信號(hào)，通過(guò)與由第一延遲單元所接收的時(shí)鐘同步M遲該感測(cè) 啟用信號(hào)，來(lái)產(chǎn)生并輸出第二延遲信號(hào)至第二全域輸入/輸出線驅(qū)動(dòng)器； 以及第二延遲單元，其配置成通過(guò)接收感測(cè)啟用信號(hào)'I0STB，來(lái)產(chǎn)生第 三延遲信號(hào)并將該第三延遲信號(hào)當(dāng)成第一管道鎖存控制信號(hào)來(lái)輸出，以及 通過(guò)與所述時(shí)鐘同步地延遲接收的感測(cè)啟用信號(hào)來(lái)產(chǎn)生第四延遲信號(hào)并 將該第四延遲信號(hào)當(dāng)成第二管道鎖存控制信號(hào)來(lái)輸出。
9. 如權(quán)利要求8的讀取操作的控制電路，其中第一延遲單元包括笫一延遲器，其配置成通過(guò)將感測(cè)啟用信號(hào)'I0STB，延遲預(yù)定時(shí)間 來(lái)輸出第一延遲信號(hào)；鎖存部件，其配置成將感測(cè)啟用信號(hào)移位來(lái)與所述時(shí)鐘同步；以及第二延遲器，其配置成通過(guò)將鎖存部件的輸出信號(hào)延遲預(yù)定時(shí)間來(lái)輸 出第二延遲信號(hào)。
10. 如權(quán)利要求9的讀取搮作的控制電路，其中所述鎖存部件為配置 成響應(yīng)于所述時(shí)鐘而延遲感測(cè)啟用信號(hào)的觸發(fā)器.
11. 如權(quán)利要求9的讀取操作的控制電路，其中第一延遲器與第二延 遲器的延遲量相同。
12. 如權(quán)利要求8的讀取操作的控制電路，其中第二延遲單元包括笫一延遲器，其配置成通過(guò)將感測(cè)啟用信號(hào)'I0STB，延遲預(yù)定時(shí)間 來(lái)輸出第三延遲信號(hào)；鎖存部件，其配置成將感測(cè)啟用信號(hào)移位來(lái)與所述時(shí)鐘同步；以及第二延遲器，其配置成通過(guò)將鎖存部件的輸出信號(hào)延遲預(yù)定時(shí)間來(lái)輸 出第四延遲信號(hào)。
13. 如權(quán)利要求12的讀取操作的控制電路，其中所述鎖存部件為配 置成響應(yīng)于所述時(shí)鐘而延遲感測(cè)啟用信號(hào)的觸發(fā)器。
14. 如權(quán)利要求12的讀取搮作的控制電路，其中第一延遲器與第二 延遲器的延遲量相同。
15. —種用于SERDES (串行器與解串器)型半導(dǎo)M^i殳備的讀取操 作的控制電路，包括；笫一延遲單元，其輸出笫一延遲信號(hào)至第一線驅(qū)動(dòng)器，并且輸出與時(shí) 鐘同步的第二延遲信號(hào)至第二線驅(qū)動(dòng)器；以及第二延遲單元，其響應(yīng)于第一延遲信號(hào)與第二延遲信號(hào)而輸出控制信號(hào)。
16. —種用于犯RDES (串行器與解串器)型半導(dǎo)^^MH^i史備的讀取操 作的控制電路，包括；笫一延遲單元，其輸出第一延遲信號(hào)至第一線驅(qū)動(dòng)器，并且輸出與時(shí) 鐘同步的笫二延遲信號(hào)至第二線驅(qū)動(dòng)器；以及笫二延遲單元，其把第三延遲信號(hào)當(dāng)成第一控制信號(hào)來(lái)輸出，并且把 與所述時(shí)鐘同步的第四延遲信號(hào)當(dāng)成第1制信號(hào)來(lái)輸出。
全文摘要
本發(fā)明公開一種用于SERDES(串行器與解串器，SERializer and DESeriallizer)型半導(dǎo)體存儲(chǔ)設(shè)備的讀取操作的控制電路，其包括第一延遲單元，該第一延遲單元配置成通過(guò)接收感測(cè)啟用信號(hào)‘IOSTB’來(lái)產(chǎn)生并輸出第一延遲信號(hào)至第一全域輸入/輸出線驅(qū)動(dòng)器，以及通過(guò)接收該感測(cè)啟用信號(hào)來(lái)產(chǎn)生并輸出第二延遲信號(hào)至第二全域輸入/輸出線驅(qū)動(dòng)器。該第一延遲單元通過(guò)與時(shí)鐘同步地延遲該感測(cè)啟用信號(hào)來(lái)產(chǎn)生第二延遲信號(hào)。半導(dǎo)體存儲(chǔ)設(shè)備也包括第二延遲單元，其配置成響應(yīng)于第一延遲信號(hào)與第二延遲信號(hào)而產(chǎn)生管道鎖存控制信號(hào)。
文檔編號(hào)G11C7/00GK101645294SQ20091016123
公開日2010年2月10日 申請(qǐng)日期2009年7月24日 優(yōu)先權(quán)日2008年8月8日
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