專利名稱：一種采用增益單元eDRAM的查找表的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于可編程邏輯器件技術(shù)領(lǐng)域，具體涉及一種查找表，尤其涉及一種采用 增益單元eDRAM (Gain Cell eDRAM)的查找表。
背景技術(shù)：
查找表(Look-Up-Table)簡(jiǎn)稱為L(zhǎng)UT，LUT本質(zhì)上就是一個(gè)RAM。目前可編程邏輯 器件的FPGA (Field Programable Gate Array，現(xiàn)場(chǎng)可編程門陣列)中多使用4輸入的LUT， 所以每一個(gè)LUT可以看成一個(gè)有4位地址線的16x1的RAM。當(dāng)用戶通過(guò)原理圖或HDL語(yǔ)言 描述了一個(gè)邏輯電路以后，PLD/FPGA開發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并 把結(jié)果事先寫入RAM，這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表， 找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。傳統(tǒng)的可編程邏輯器件中的LUT采用SRAM作為配置存儲(chǔ)器，這種LUT結(jié)構(gòu)的缺點(diǎn) 是SRAM的單元面積太大。為縮小LUT的存儲(chǔ)器的面積，后來(lái)提出了用DRAM嵌入式應(yīng)用于 LUT中。圖1所示為現(xiàn)有技術(shù)的查找表結(jié)構(gòu)示意圖，該圖所示的查找表是由Xilinx公司在 美國(guó)專利號(hào)為US5847577的專利中提出的。如圖1所示，查找表包括DRAM單元110、反相器 120以及多路選擇器130，該查找表為一個(gè)4輸入的LUT，但是圖1中只是示意性地給出了一 路輸入的存儲(chǔ)器配置。采用DRAM單元110和反相器120 —起代替?zhèn)鹘y(tǒng)的六管SDRAM單元 作為配置存儲(chǔ)器，面積相對(duì)變小。但是，由于DRAM單元110是1T1C的結(jié)構(gòu)，需要做電容器 件，電容器件與CMOS標(biāo)準(zhǔn)工藝兼容性差。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問(wèn)題是，降低可編程邏輯器件的查找表的存儲(chǔ)器單元面積并 避免其與CMOS標(biāo)準(zhǔn)工藝兼容性的問(wèn)題。為解決上述技術(shù)問(wèn)題，本發(fā)明提供的查找表，包括多路選擇器和若干個(gè)反相器， 每個(gè)反相器的輸出端對(duì)應(yīng)連接于多路選擇器的一個(gè)數(shù)據(jù)輸入端；其中，還包括增益單元 eDRAM，增益單元eDRAM中的每個(gè)存儲(chǔ)單元的存儲(chǔ)節(jié)點(diǎn)對(duì)應(yīng)連接于一個(gè)反相器的輸入端。根據(jù)本發(fā)明提供的查找表，其中，所述多路選擇器包括數(shù)據(jù)輸入端和N個(gè)地 址輸入端，所述反相器為2N個(gè)，所述增益單元eDRAM包括2N個(gè)存儲(chǔ)單元，N為大于或等于2 的整數(shù)。所述反相器為CMOS反相器。根據(jù)本發(fā)明提供的查找表，其中，所述增益單元eDRAM的存儲(chǔ)單元包括讀M0S晶體 管、寫M0S晶體管、寫字線、讀字線、寫位線、讀位線以及等效寄生電容，等效寄生電容的存 儲(chǔ)電荷端為存儲(chǔ)節(jié)點(diǎn)，寫M0S晶體管的柵極連接于寫字線，寫M0S晶體管的漏端/源端連接 于寫位線，寫M0S晶體管的源端/漏端連接于所述存儲(chǔ)節(jié)點(diǎn)，讀M0S晶體管的柵極連接于所 述存儲(chǔ)節(jié)點(diǎn)，讀M0S晶體管的漏端/源端連接于讀位線，讀M0S晶體管的源端/漏端連接于 讀字線。所述等效寄生電容寫為M0S晶體管的有源區(qū)寄生電容、讀M0S晶體管的柵電容、反 相器中的M0S晶體管的柵電容之一，或者為寫M0S晶體管的有源區(qū)寄生電容、讀M0S晶體管
3的柵電容、反相器中的M0S晶體管的柵電容的組合。所述讀M0S晶體管和寫M0S晶體管可 以為PM0S晶體管；所述讀M0S晶體管和寫M0S晶體管也可以為NM0S晶體管。本發(fā)明的技術(shù)效果是，通過(guò)增益單元eDRAM和反相器結(jié)合運(yùn)用于查找表中，通過(guò) 反相器的隔離，查找表中被選中的存儲(chǔ)單元的存儲(chǔ)節(jié)點(diǎn)的電荷不會(huì)通過(guò)多路選擇器釋放， 因此具有破壞性讀出小的特點(diǎn)。同時(shí)，增益單元eDRAM單元和反相器于現(xiàn)有技術(shù)的六管 SRAM單元，具有結(jié)構(gòu)簡(jiǎn)單、面積小的特點(diǎn)，與現(xiàn)有技術(shù)的DRAM單元相比，不需要做標(biāo)準(zhǔn)電容 器件，易與CMOS標(biāo)準(zhǔn)工藝兼容。因此，該發(fā)明提供查找表具有易與CMOS標(biāo)準(zhǔn)工藝兼容、結(jié) 構(gòu)相對(duì)簡(jiǎn)單、單元面積小的特點(diǎn)。


圖1是現(xiàn)有技術(shù)的查找表結(jié)構(gòu)示意圖；圖2是本發(fā)明提供的查找表的結(jié)構(gòu)示意圖；圖3是圖2中增益單元eDRAM的存儲(chǔ)單元的結(jié)構(gòu)示意圖。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步 的詳細(xì)描述。圖2所示為本發(fā)明提供的查找表的結(jié)構(gòu)示意圖。如圖2所示，該查找表用于可編 程邏輯器件，查找表包括多路選擇器230、反相器221-223、增益單元eDRAM 210，多路選擇 器230包括2n個(gè)數(shù)據(jù)輸入端(圖2中的0到2n-1所示)、N個(gè)地址輸入端(圖2中的、到 Ih所示)和輸出端234，輸出端234輸出信號(hào)至可編程邏輯器件。其中N為大于或等于2 的整數(shù)。繼續(xù)如圖2所示，每個(gè)反相器對(duì)于連接于多路選擇器230的一個(gè)數(shù)據(jù)輸入端，圖2 中示意性地給出了三個(gè)數(shù)據(jù)輸入端231、232、233的電路配置，因此示意性地給出了反相器 221、222、223，反相器可以為CMOS反相器。反相器221的輸出端對(duì)應(yīng)連接于數(shù)據(jù)輸入端231， 反相器222的輸出端對(duì)應(yīng)連接于數(shù)據(jù)輸入端232，反相器223的輸出端對(duì)應(yīng)連接于數(shù)據(jù)輸 入端233。同時(shí)，每個(gè)反相器的輸入端連接增益單元eDRAM 210中的一個(gè)存儲(chǔ)單元，增益單 元eDRAM的存儲(chǔ)單元211連接于反相器221的輸入端，增益單元eDRAM的存儲(chǔ)單元212連 接于反相器222的輸入端，增益單元eDRAM的存儲(chǔ)單元213連接于反相器223的輸入端。圖2所示查找表基本工作原理如下控制多路選擇器230的地址輸入端，輸入一個(gè) 地址，從而對(duì)應(yīng)選擇一個(gè)數(shù)據(jù)數(shù)據(jù)輸入端，該數(shù)據(jù)輸入端所對(duì)應(yīng)連接的增益單元eDRAM的 存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)通過(guò)反相器反相后輸入至多路選擇器230，此時(shí)，多路選擇器230輸出 端234輸出該輸入地址所選中數(shù)據(jù)輸入端輸入的數(shù)據(jù)。例如，通過(guò)輸入地址選中，數(shù)據(jù)輸入 端232，如果增益單元eDRAM的存儲(chǔ)單元232存儲(chǔ)的數(shù)據(jù)為“ 1 ”，經(jīng)反相器222后，數(shù)據(jù)“0” 輸入至多路選擇器230，多路選擇器的輸出端234輸出數(shù)據(jù)“0”。圖3所示為圖2中增益單元eDRAM的存儲(chǔ)單元的結(jié)構(gòu)示意圖。圖2中的增益單元 eDRAM210包括多個(gè)存儲(chǔ)單元、以及外圍電路模塊，可以通過(guò)外圍電路模塊對(duì)每個(gè)存儲(chǔ)單元 進(jìn)行讀、寫、刷新操作。如圖3所示，該增益單元eDRAM的存儲(chǔ)單元包括寫M0S晶體管101、讀 M0S 晶體管 102、寫字線(Write Word Line，ffffL) 105、讀字線(Read Word Line，RWL) 106、寫位線(Write Bit Line，WBL) 107、讀位線(Read Bit Line，RBL) 108 以及等效寄生電容 104。 其中，寫MOS晶體管101的源區(qū)連接于讀M0S晶體管102的柵極，麗點(diǎn)103為存儲(chǔ)節(jié)點(diǎn)，等 效寄生電容104 —端與103連接，另一端接地，因此，麗點(diǎn)的電位的高低能控制讀M0S晶體 管102的導(dǎo)通與關(guān)斷；例如，等效寄生電容104存儲(chǔ)電荷時(shí)，代表存儲(chǔ)“1”，麗點(diǎn)103為高 電位，可以控制讀M0S晶體管102關(guān)斷。讀M0S晶體管102的一端接RBL，另一端接RWL ；寫 M0S晶體管101的一端接WBL，另一端接讀M0S晶體管102的柵極。在該實(shí)施例中，讀M0S 晶體管102和寫M0S晶體管101為PM0S晶體管，即其柵極低電平時(shí)導(dǎo)通、高電平時(shí)關(guān)斷，但 其具體類型不受本發(fā)明限制，讀M0S晶體管102和寫M0S晶體管101也可以為NM0S晶體 管，即其柵極高電平時(shí)導(dǎo)通、低電平時(shí)關(guān)斷。圖2中的反相器的輸入端連接于存儲(chǔ)單元的存 儲(chǔ)節(jié)點(diǎn)103，因此，在該實(shí)施例中，等效寄生電容104為寫M0S晶體管的有源區(qū)寄生電容、讀 M0S晶體管的柵電容、反相器中的M0S晶體管的柵電容之一，或者為寫M0S晶體管的有源區(qū) 寄生電容、讀M0S晶體管的柵電容、反相器中的M0S晶體管的柵電容的組合。以下結(jié)合圖3 中的操作列表具體說(shuō)明其操作過(guò)程(1)寫操作(Write)寫“0”時(shí)，RWL、RBL置0電位讀M0S晶體管102不工作；WWL 置-400mV，寫M0S晶體管101導(dǎo)通，WBL置0V，從而等效寄生電容104放電，存儲(chǔ)節(jié)點(diǎn)103電 位為0。寫“ 1 ”時(shí)，RWL、RBL置0電位讀M0S晶體管102不工作；WWL置_400mV，寫M0S晶 體管101導(dǎo)通，WBL置IV，從而等效寄生電容104充電，存儲(chǔ)節(jié)點(diǎn)103電位為高電位。(2)數(shù)據(jù)保持時(shí)(Hold) :RWL、RBL置0電位讀MOS晶體管102不工作，WWL置IV， 寫M0S晶體管101關(guān)斷，存儲(chǔ)節(jié)點(diǎn)103的電位不受外界影響。(3)讀操作(Read)讀 “0” 時(shí)，WWL 置 IV，WBL 置 0V，寫 M0S 晶體管 101 關(guān)斷；RWL 偏置小于IV，RBL預(yù)充電至0V，此時(shí)讀M0S晶體管102導(dǎo)通，RWL通過(guò)讀M0S晶體管對(duì)RBL 充電，由于讀出電路具有鉗位作用，RBL的電位能達(dá)到200mV，從而可以讀出數(shù)據(jù)“0”。讀“1” 時(shí)，WWL置IV，WBL置0V，寫M0S晶體管101關(guān)斷；RWL偏置小于IV，RBL預(yù)充電至0V，此時(shí) 讀M0S晶體管102關(guān)斷，RWL不會(huì)通過(guò)讀M0S晶體管對(duì)RBL充電，RBL維持0V電位，從而可 以讀出數(shù)據(jù)“1”。由上述可知，通過(guò)增益單元eDRAM和反相器的結(jié)合使用，由于反相器的隔離，查找 表中被選中的存儲(chǔ)單元的存儲(chǔ)節(jié)點(diǎn)的電荷不會(huì)通過(guò)多路選擇器釋放，因此具有破壞性讀出 小的特點(diǎn)。同時(shí)，增益單元eDRAM單元和反相器于現(xiàn)有技術(shù)的六管SRAM單元，具有結(jié)構(gòu)簡(jiǎn) 單、面積小的特點(diǎn)，與現(xiàn)有技術(shù)的DRAM單元相比，不需要做標(biāo)準(zhǔn)電容器件，易于CMOS標(biāo)準(zhǔn)工 藝兼容。因此圖2所示查找表具有易于CMOS標(biāo)準(zhǔn)工藝兼容、結(jié)構(gòu)相對(duì)簡(jiǎn)單、單元面積小的 特點(diǎn)。在不偏離本發(fā)明的精神和范圍的情況下還可以構(gòu)成許多有很大差別的實(shí)施例。應(yīng) 當(dāng)理解，除了如所附的權(quán)利要求所限定的，本發(fā)明不限于在說(shuō)明書中所述的具體實(shí)施例。
權(quán)利要求
一種查找表，包括多路選擇器和若干個(gè)反相器，每個(gè)反相器的輸出端對(duì)應(yīng)連接于多路選擇器的一個(gè)數(shù)據(jù)輸入端，其特征在于，還包括增益單元eDRAM，增益單元eDRAM中的每個(gè)存儲(chǔ)單元的存儲(chǔ)節(jié)點(diǎn)對(duì)應(yīng)連接于一個(gè)反相器的輸入端。
2.根據(jù)權(quán)利要求1所述的查找表，其特征在于，所述多路選擇器包括2N個(gè)數(shù)據(jù)輸入端 和N個(gè)地址輸入端，所述反相器為2N個(gè)，所述增益單元eDRAM包括2N個(gè)存儲(chǔ)單元，N為大于 或等于2的整數(shù)。
3.根據(jù)權(quán)利要求1所述的查找表，其特征在于，所述反相器為CMOS反相器。
4.根據(jù)權(quán)利要求1所述的查找表，其特征在于，所述增益單元eDRAM的存儲(chǔ)單元包括讀 M0S晶體管、寫M0S晶體管、寫字線、讀字線、寫位線、讀位線以及等效寄生電容，等效寄生電 容的存儲(chǔ)電荷端為存儲(chǔ)節(jié)點(diǎn)，寫M0S晶體管的柵極連接于寫字線，寫M0S晶體管的漏端/源 端連接于寫位線，寫M0S晶體管的源端/漏端連接于所述存儲(chǔ)節(jié)點(diǎn)，讀M0S晶體管的柵極連 接于所述存儲(chǔ)節(jié)點(diǎn)，讀M0S晶體管的漏端/源端連接于讀位線，讀M0S晶體管的源端/漏端 連接于讀字線。
5.根據(jù)權(quán)利要求4所述的查找表，其特征在于，所述等效寄生電容為寫M0S晶體管的 有源區(qū)寄生電容、讀M0S晶體管的柵電容、反相器中的M0S晶體管的柵電容之一，或者為寫 M0S晶體管的有源區(qū)寄生電容、讀M0S晶體管的柵電容、反相器中的M0S晶體管的柵電容的組合。
6.根據(jù)權(quán)利要求4所述的查找表，其特征在于，所述讀M0S晶體管和寫M0S晶體管為 PM0S晶體管。
7.根據(jù)權(quán)利要求4所述的查找表，其特征在于，所述讀M0S晶體管和寫M0S晶體管為 NM0S晶體管。
全文摘要
本發(fā)明提供一種采用增益單元eDRAM的查找表，屬于可編程邏輯器件領(lǐng)域。該查找表包括多路選擇器、若干個(gè)反相器和增益單元eDRAM，每個(gè)反相器的輸出端對(duì)應(yīng)連接于多路選擇器的一個(gè)數(shù)據(jù)輸入端，每個(gè)增益單元eDRAM中的存儲(chǔ)單元的存儲(chǔ)節(jié)點(diǎn)對(duì)應(yīng)連接于一個(gè)反相器的輸入端。該查找表具有易與CMOS標(biāo)準(zhǔn)工藝兼容、結(jié)構(gòu)相對(duì)簡(jiǎn)單、單元面積小的特點(diǎn)。
文檔編號(hào)G11C11/409GK101924550SQ20091005291
公開日2010年12月22日 申請(qǐng)日期2009年6月11日 優(yōu)先權(quán)日2009年6月11日
發(fā)明者林殷茵, 薛曉勇, 陳鳳嬌 申請(qǐng)人:復(fù)旦大學(xué)