專利名稱：一種用于液晶顯示的移位寄存器及柵極驅(qū)動電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及液晶顯示技術(shù)，具體涉及一種用于液晶顯示的移位寄存器及柵 極驅(qū)動電路。
背景技術(shù)：
液晶顯示作為平板顯示與大屏幕顯示的一項重要技術(shù)，目前發(fā)展最快，應(yīng) 用最廣，成為電子信息產(chǎn)業(yè)的支柱性產(chǎn)業(yè)之一，受到普遍關(guān)注與重視。液晶顯 示器一般由水平和垂直兩個方向排列的像素矩陣構(gòu)成，液晶顯示器進行顯示時， 通過柵極驅(qū)動電路產(chǎn)生柵極輸入信號，從第一行到最后一行依次掃描各行像素。
圖1為現(xiàn)有技術(shù)液晶顯示器柵極驅(qū)動電路原理圖，如圖1所示，柵極驅(qū)動 電路由若干移位寄存器組成，每行像素的柵極輸入對應(yīng)一個移位寄存器，第一
行移位寄存器的信號輸入端連接幀起始信號輸入端Stvp,第n行移位寄存器的 信號輸入端連接為第n-l行移位寄存器的信號輸出端，其中，n=2, 3…，N， 這里，N為液晶顯示器像素矩陣的行數(shù)。
美國專利5222082介紹了驅(qū)動?xùn)艠O驅(qū)動電路中的移位寄存器，可以用于液 晶顯示。圖2為美國專利5222082中移位寄存器的結(jié)構(gòu)示意圖，如圖2所示， 該移位寄存器主要由六個薄膜晶體管T201 T206構(gòu)成，CLK和CLKb分別為 第一時鐘信號輸入端和第二時鐘信號輸入端，INPUT為信號輸入端，VDD為 高電壓信號輸入端，VSS為低電壓信號輸入端，其中，CLK和CLKb輸入的時 鐘信號位相相反。
圖3為圖2所示移位寄存器的輸入輸出時序圖，選擇圖3所示時序圖中的
一部分并將其劃分為五個階段如下
階段A3:信號輸入端INPUT為高電平，薄膜晶體管T206和薄膜晶體管
5T204導(dǎo)通，結(jié)點PU處通過薄膜晶體管T206充電為高電平，薄膜晶體管T201 導(dǎo)通；第二時鐘信號輸入端CLKb為高電平，薄膜晶體管T203導(dǎo)通，由于薄 膜晶體管T204也導(dǎo)通且薄膜晶體管T204的源極與低電壓信號輸入端VSS連 接，所以結(jié)點PD處為低電平，薄膜晶體管T202和薄膜晶體管T205截止；薄 膜晶體管T201雖然導(dǎo)通，但其漏極連接的第一時鐘信號輸入端CLK為低電平， 因此信號輸出端OUTPUT輸出低電平。
階段B3:信號輸入端INPUT為低電平，薄膜晶體管T206和薄膜晶體管 T204截止；第二時鐘信號輸入端CLKb為低電平，薄膜晶體管T203截止；結(jié) 點PD仍保持低電平，薄膜晶體管T202和薄膜晶體管T205截止；第一時鐘信 號輸入端CLK為高電平，結(jié)點PU處的電壓繼續(xù)升高，薄膜晶體管T201保持 導(dǎo)通，信號輸出端OUTPUT輸出高電平。
階段C3:信號輸入端INPUT為低電平，薄膜晶體管T206和薄膜晶體管 T204截止；第二時鐘信號輸入端CLKb為高電平，薄膜晶體管T203導(dǎo)通，結(jié) 點PD為高電平，進一步使薄膜晶體管T202和薄膜晶體管T205導(dǎo)通，由于薄 膜晶體管T205的源極與低電壓信號輸入端VSS連接，所以結(jié)點PU為低電平， 薄膜晶體管T201截止；又由于薄膜晶體管T202的源極與低電壓信號輸入端 VSS連接，所以信號輸出端OUTPUT輸出低電平。
階段D3:信號輸入端INPUT為低電平，薄膜晶體管T206和薄膜晶體管 T204截止；第二時鐘信號輸入端CLKb為低電平，薄膜晶體管T203截止；結(jié) 點PD保持高電平，薄膜晶體管T202和薄膜晶體管T205導(dǎo)通，由于薄膜晶體 管T205的源極與低電壓信號輸入端VSS連接，所以結(jié)點PU為低電平，薄膜 晶體管T201截止；又由于薄膜晶體管T202的源極與低電壓信號輸入端VSS 連接，所以信號輸出端OUTPUT保持低電平。
階段E3:信號輸入端INPUT為低電平，薄膜晶體管T206和薄膜晶體管 T204截止；第二時鐘信號輸入端CLKb為高電平，薄膜晶體管T203導(dǎo)通；結(jié) 點PD為高電平，薄膜晶體管T202和薄膜晶體管T205導(dǎo)通，由于薄膜晶體管 T205的源極與低電壓信號輸入端VSS連接，所以結(jié)點PU為低電平，薄膜晶體
6管T201截止；又由于薄膜晶體管T202的源極與低電壓信號輸入端VSS連接， 所以信號輸出端OUTPUT保持低電平。
但是，將圖2所示的移位寄存器應(yīng)用到液晶顯示器的柵極驅(qū)動電路中時， 對于輸出低電平的情況，移位寄存器很容易受CLK的影響而產(chǎn)生噪聲，從而影 響移位寄存器的穩(wěn)定性及柵極驅(qū)動電路選行的準確性。
并且，在液晶顯示器的一個掃描周期中，由于各個行大部分的時間是不被 掃描的，也就是說，每個移位寄存器中薄膜晶體管T202和薄膜晶體管T205的 柵極在大部分的時間里需要加大于薄膜晶體管閾值的偏置電壓，以保持薄膜晶 體管T202和薄膜晶體管T205導(dǎo)通，例如，液晶顯示器的像素矩陣包含800行
像素， 一個移位寄存器控制一行薄膜晶體管，則每個移位寄存器在液晶顯示器 顯示一幀圖像的時間為T內(nèi)，只有T/800的時間處于工作狀態(tài)，即其余時間薄 膜晶體管T202和薄膜晶體管T205的柵極需要承受大于薄膜晶體管閾值的偏置 電壓，以保證移位寄存器輸出低電平。
但是，薄膜晶體管的柵極如果長期承受偏置電壓，則會使薄膜晶體管的閾 值電壓偏移，從而影響移位寄存器的壽命。例如，薄膜晶體管原閾值電壓為4V， 當加在柵極的電壓為5V時，薄膜晶體管導(dǎo)通，移位寄存器輸出低電平；但如 果所述薄膜晶體管由于閾值電壓發(fā)生移動使其閾值電壓增大為6V,那么，同樣 加5V的電壓在薄膜晶體管的柵極時，本應(yīng)導(dǎo)通的薄膜晶體管此時不會導(dǎo)通， 進而會使移位寄存器輸出高電平，造成選行錯誤。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的在于提供一種用于液晶顯示的移位寄存器， 能提高移位寄存器的穩(wěn)定性，延長移位寄存器的工作壽命，避免液晶顯示的選 行錯誤。
為達到上述目的，本發(fā)明的技術(shù)方案是這樣實現(xiàn)的 一種用于液晶顯示的移位寄存器，所述移位寄存器包括 第一薄膜晶體管，其漏極連接第一時鐘信號輸入端，柵極和源極之間連接有電容，源極還連接信號輸出端；
第二薄膜晶體管，其柵極連接復(fù)位信號輸入端，源極連接低電壓信號輸入
端，漏極連接所述第一薄膜晶體管的源極；
第三薄膜晶體管，其漏極連接所述第二薄膜晶體管的漏極，源極連接所述
第二薄膜晶體管的源極；
第四薄膜晶體管，其源極連接所述第三薄膜晶體管的源極；
第五薄膜晶體管，其柵極連接復(fù)位信號輸入端，源極連接所述第四薄膜晶
體管的源極，漏極連接所述第四薄膜晶體管的漏極；
第六薄膜晶體管，其柵極和漏極連接信號輸入端，源極連接所述第五薄膜 晶體管的漏極，源極還連接所述第一薄膜晶體管的柵極；
第一邏輯單元，其第一輸入端連接第一時鐘信號輸入端，第二輸入端連接 信號輸出端，輸出端連接所述第三薄膜晶體管的柵極；用于在第一時鐘信號輸 入端為高電平、信號輸出端為低電平時，控制第三薄膜晶體管打開；
第二邏輯單元，其第一輸入端連接第二時鐘信號輸入端，第二輸入端連接 信號輸入端，輸出端連接所述第四薄膜晶體管的柵極；用于在第二時鐘信號輸 入端為高電平、輸入信號端為低電平時，控制第四薄膜晶體管打開。
所述第一邏輯單元為由一個非門和另一個輸入形成的與門，所述第一邏 輯單元中非門的輸入端為第一邏輯單元的第二輸入端；
所述第二邏輯單元為由一個非門和另一個輸入形成的與門，所述第二邏 輯單元中非門的輸入端為第二邏輯單元的第二輸入端。
所述第一時鐘信號輸入端和第二時鐘信號輸入端輸入的時鐘信號位相相反。
一種液晶顯示器的柵極驅(qū)動電路，每行柵極輸入對應(yīng)一個移位寄存器，第 一行移位寄存器的信號輸入端連接幀起始信號輸入端，其他行移位寄存器的信 號輸入端連接上一行移位寄存器的信號輸出端；最后一行移位寄存器的復(fù)位信 號輸入端連接復(fù)位電路，其他行移位寄存器的復(fù)位信號輸入端連接下一行移位 寄存器的信號輸出端。
8所述移位寄存器包括
第一薄膜晶體管，其漏極連接第一時鐘信號輸入端，柵極和源極之間連接
有電容，源極還連接信號輸出端；
第二薄膜晶體管，其柵極連接復(fù)位信號輸入端，源極連接低電壓信號輸入
端，漏極連接所述第一薄膜晶體管的源極；
第三薄膜晶體管，其漏極連接所述第二薄膜晶體管的漏極，源極連接所述
第二薄膜晶體管的源極；
第四薄膜晶體管，其源極連接所述第三薄膜晶體管的源極；
第五薄膜晶體管，其柵極連接復(fù)位信號輸入端，源極連接所述第四薄膜晶 體管的源極，漏極連接所述第四薄膜晶體管的漏極；
第六薄膜晶體管，其柵極和漏極連接信號輸入端，源極連接所述第五薄膜 晶體管的漏極，源極還連接所述第 一 薄膜晶體管的柵極；
第一邏輯單元，其第一輸入端連接第一時鐘信號輸入端，第二輸入端連接 信號輸出端，輸出端連接所述第三薄膜晶體管的柵極；用于在第一時鐘信號輸 入端為高電平、信號輸出端為低電平時，控制第三薄膜晶體管打開；
第二邏輯單元，其第一輸入端連接第二時鐘信號輸入端，第二輸入端連接 信號輸入端，輸出端連接所述第四薄膜晶體管的柵極；用于在第二時鐘信號輸 入端為高電平、輸入信號端為低電平時，控制第四薄膜晶體管打開。
所述第一邏輯單元為由一個非門和另一個輸入形成的與門，所述第一邏 輯單元中非門的輸入端為第一邏輯單元的第二輸入端；
所述第二邏輯單元為由一個非門和另一個輸入形成的與門，所述第二邏 輯單元中非門的輸入端為第二邏輯單元的第二輸入端。
所述第一時鐘信號輸入端和第二時鐘信號輸入端輸入的時鐘信號位相相反。
本發(fā)明提出的用于液晶顯示的移位寄存器及柵極驅(qū)動電路，移位寄存器中 起下拉作用的兩個薄膜晶體管在移位寄存器需要輸出低電平時輪流導(dǎo)通，如此, 能提高移位寄存器的穩(wěn)定性，并有效防止移位寄存器和柵極驅(qū)動電路中的各薄膜晶體管產(chǎn)生大的閾值電壓偏移，從而延長了移位寄存器的工作壽命，避免液 晶顯示的選行錯誤。


圖1為現(xiàn)有技術(shù)液晶顯示器柵極驅(qū)動電路原理圖2為美國專利5222082中移位寄存器的結(jié)構(gòu)示意圖3為圖2所示移位寄存器的輸入輸出時序圖4為本發(fā)明液晶顯示器柵極驅(qū)動電路原理圖5為本發(fā)明移位寄存器的結(jié)構(gòu)示意圖6為本發(fā)明移位寄存器的輸入輸出時序圖。
具體實施例方式
本發(fā)明的基本思想是通過有效防止移位寄存器和柵極驅(qū)動電路中的各薄 膜晶體管產(chǎn)生大的閾值電壓偏移，從而延長移位寄存器的工作壽命，并避免液
晶顯示的選行錯誤。
下面結(jié)合具體實施例及附圖對本發(fā)明作進一步詳細說明。
圖4為本發(fā)明液晶顯示器柵極驅(qū)動電路原理圖，如圖4所示，本發(fā)明柵極 驅(qū)動電路由若干移位寄存器組成，每行像素的柵極輸入對應(yīng)一個移位寄存器， 如果液晶顯示器像素矩陣包含N行像素，則柵極驅(qū)動電路中第一行移位寄存器 的信號輸入端連接幀起始信號輸入端Stvp，第m行移位寄存器的信號輸入端連 接第m-l行移位寄存器的信號輸出端，其中，m=2, 3…，N;
第N行移位寄存器的復(fù)位信號輸入端連接復(fù)位電路，第n行移位寄存器的 復(fù)位信號輸入端連接第n+l行移位寄存器的信號輸出端，其中，n=l, 2…，N-l。
圖5為本發(fā)明移位寄存器的結(jié)構(gòu)示意圖，如圖5所示，本發(fā)明的移位寄存 器主要由六個薄膜晶體管T501 T506、 一個電容C和兩個邏輯單元構(gòu)成。CLK 和CLKb分別為第一時鐘信號輸入端和第二時鐘信號輸入端，INPUT為信號輸 入端，RET為復(fù)位信號輸入端，VSS為低電壓信號輸入端。
10具體地，薄膜晶體管T501的漏極連接第一時鐘信號輸入端CLK,柵極和 源極之間連接有電容C，源極還連接信號輸出端OUTPUT;其中，電容C可用 于調(diào)整輸出晶體管的柵極電位，控制薄膜晶體管T501的導(dǎo)通及移位寄存器的 輸出電平。
薄膜晶體管T502的柵極連接復(fù)位信號輸入端RET,源極連接低電壓信號 輸入端VSS，漏極連接薄膜晶體管T501的源極；
薄膜晶體管T503的漏極連接薄膜晶體管T502的漏極，源極連接薄膜晶體 管T502的源極；
薄膜晶體管T504的源極連接薄膜晶體管T503的源極；
薄膜晶體管T505的柵極連接復(fù)位信號輸入端RET，源極連接薄膜晶體管 T504的源極，漏極連接薄膜晶體管T504的漏極；
薄膜晶體管T506的柵極和漏極連接信號輸入端INPUT,源極連接薄膜晶 體管T505的漏極，源極還連接薄膜晶體管T501的柵極；
邏輯單元1為由一個非門和另一個輸入形成的與門1,與門1中非門的輸 入端連接信號輸出端OUTPUT,另 一個輸入端連接第一時鐘信號輸入端CLK， 輸出端連接薄膜晶體管T503的柵極；
邏輯單元1為由一個非門和另一個輸入形成的與門2,與門2中非門的輸 入端連接信號輸入端INPUT,另 一個輸入端連接第二時鐘信號輸入端CLKb， 輸出端連接薄膜晶體管T504的柵極。
這里，與門1用于在第一時鐘信號輸入端CLK為高電平、信號輸出端 OUTPUT為低電平時，控制薄膜晶體管T503打開；與門2用于在第二時鐘信 號輸入端CLKb為高電平、信號輸入端INPUT為低電平時，控制薄膜晶體管 T504打開。
圖6為本發(fā)明移位寄存器的輸入輸出時序圖，選擇圖6所示時序圖中的一
部分并將其劃分為五個階段如下
階段A6:信號輸入端INPUT為高電平，薄膜晶體管T506導(dǎo)通，由于薄膜 晶體管T506的漏極連接信號輸入端INPUT為高電平，所以結(jié)點G處輸出高電平，薄膜晶體管T501導(dǎo)通；復(fù)位信號輸入端RET為低電平，薄膜晶體管T502 和薄膜晶體管T505截止；信號輸入端INPUT為高電平，與門2輸出低電平， 薄膜晶體管T504截止；又由于第一時鐘信號輸入端CLK為低電平，與門l也 輸出低電平，薄膜晶體管T503截止。本階段中，雖然薄膜晶體管T501導(dǎo)通， 但是由于第一時鐘信號輸入端CLK為低電平，所以移位寄存器的信號輸出端 OUTPUT為低電平。
階段B6:信號輸入端INPUT為低電平，薄膜晶體管T506截止；復(fù)位信號 輸入端RET為低電平，薄膜晶體管T502和薄膜晶體管T505截止；第一時鐘 信號輸入端CLK為高電平，通過連接于薄膜晶體管T501柵極與源極之間的電 容C向結(jié)點G耦合，使結(jié)點G的電壓繼續(xù)升高，保持薄膜晶體管T501導(dǎo)通， 信號輸出端OUTPUT為高電平。
由于第二時鐘信號輸入端CLKb為低電平，與門2輸出低電平，薄膜晶體 管T504截止；又由于信號輸出端OUTPUT為高電平，與門l也輸出低電平， 薄膜晶體管T503截止。
階段C6:信號輸入端INPUT為低電平，薄膜晶體管T506截止；復(fù)位信號 輸入端RET為高電平，薄膜晶體管T502和薄膜晶體管T505導(dǎo)通；第一時鐘 信號輸入端CLK為低電平，與門l輸出端為低電平，薄膜晶體管T503截止； 第二時鐘信號輸入端CLKb為高電平，且信號輸入端為低電平，所以與門2輸 出端為高電平，薄膜晶體管T504導(dǎo)通；由于薄膜晶體管T505和薄膜晶體管T504 的源極連接低電壓信號輸入端VSS,所以結(jié)點G為低電平，薄膜晶體管T501 截止；又由于薄膜晶體管T502的源極連接低電壓信號輸入端VSS,所以信號 輸出端OUTPUT為低電平。
階段D6:信號輸入端INPUT為低電平，薄膜晶體管T506截止；復(fù)位信號 輸入端RET為低電平，薄膜晶體管T502和薄膜晶體管T505截止；由于第二 時鐘信號輸入端CLKb為低電平，與門2輸出端為低電平，薄膜晶體管T504 截止；第一時鐘信號輸入端CLK為高電平，且信號輸出端OUTPUT為低電平， 所以與門l輸出端為高電平，薄膜晶體管T503導(dǎo)通，由于薄膜晶體管T503的源極連接低電壓信號輸入端VSS，所以信號輸出端OUTPUT保持低電平。
階段E6:信號輸入端INPUT為低電平，薄膜晶體管T506截止；復(fù)位信號 輸入端RET為低電平，薄膜晶體管T502和薄膜晶體管T505截止；由于第一 時鐘信號輸入端CLK為低電平，與門l輸出端為低電平，薄膜晶體管T503截 止；又由于第二時鐘信號輸入端CLKb高電平，且信號輸入端INPUT為低電平， 所以與門2輸出端為高電平，薄膜晶體管T504導(dǎo)通，由于薄膜晶體管T504的 源極連接低電壓信號輸入端VSS，所以結(jié)點G保持低電平，信號輸出端OUTPUT 也保持低電平。
這里，對于液晶顯示領(lǐng)域的薄膜晶體管來說，漏極和源極沒有明確的區(qū)別， 所以本發(fā)明中所提到的薄膜晶體管的源極可以為薄膜晶體管的漏極，薄膜晶體 管的漏極也可以為薄膜晶體管的源極。
由實施例可以看出，本發(fā)明移位寄存器中起下拉作用的薄膜晶體管T503 和T504在移位寄存器需要輸出低電平時輪流導(dǎo)通，并不像現(xiàn)有技術(shù)中美國專 利5222082中介紹的移位寄存器那樣，絕大多數(shù)時間都承受偏置電壓的作用， 所以，本發(fā)明提出的移位寄存器及柵極驅(qū)動電路，能夠有效防止移位寄存器和 柵極驅(qū)動電路中的各薄膜晶體管產(chǎn)生大的閾值電壓偏移，從而延長了移位寄存 器的工作壽命，避免液晶顯示的選行錯誤。
以上所述，僅為本發(fā)明的較佳實施例而已，并非用于限定本發(fā)明的保護范圍。
1權(quán)利要求
1、一種用于液晶顯示的移位寄存器，其特征在于，所述移位寄存器包括第一薄膜晶體管，其漏極連接第一時鐘信號輸入端，柵極和源極之間連接有電容，源極還連接信號輸出端；第二薄膜晶體管，其柵極連接復(fù)位信號輸入端，源極連接低電壓信號輸入端，漏極連接所述第一薄膜晶體管的源極；第三薄膜晶體管，其漏極連接所述第二薄膜晶體管的漏極，源極連接所述第二薄膜晶體管的源極；第四薄膜晶體管，其源極連接所述第三薄膜晶體管的源極；第五薄膜晶體管，其柵極連接復(fù)位信號輸入端，源極連接所述第四薄膜晶體管的源極，漏極連接所述第四薄膜晶體管的漏極；第六薄膜晶體管，其柵極和漏極連接信號輸入端，源極連接所述第五薄膜晶體管的漏極，源極還連接所述第一薄膜晶體管的柵極；第一邏輯單元，其第一輸入端連接第一時鐘信號輸入端，第二輸入端連接信號輸出端，輸出端連接所述第三薄膜晶體管的柵極；用于在第一時鐘信號輸入端為高電平、信號輸出端為低電平時，控制第三薄膜晶體管打開；第二邏輯單元，其第一輸入端連接第二時鐘信號輸入端，第二輸入端連接信號輸入端，輸出端連接所述第四薄膜晶體管的柵極；用于在第二時鐘信號輸入端為高電平、輸入信號端為低電平時，控制第四薄膜晶體管打開。
2、 根據(jù)權(quán)利要求l所述的移位寄存器，其特征在于，所述第一邏輯單元為 由一個非門和另 一個輸入形成的與門，所述第一邏輯單元中非門的輸入端為第一邏輯單元的第二輸入端；所述第二邏輯單元為由一個非門和另一個輸入形成的與門，所述第二邏 輯單元中非門的輸入端為第二邏輯單元的第二輸入端。
3、 根據(jù)權(quán)利要求l所述的移位寄存器，其特征在于，所述第一時鐘信號輸入端和第二時鐘信號輸入端輸入的時鐘信號位相相反。
4、 一種液晶顯示器的柵極驅(qū)動電路，其特征在于，每行柵極輸入對應(yīng)一個 移位寄存器，第一行移位寄存器的信號輸入端連接幀起始信號輸入端，其他行 移位寄存器的信號輸入端連接上一行移位寄存器的信號輸出端；最后一行移位 寄存器的復(fù)位信號輸入端連接復(fù)位電路，其他行移位寄存器的復(fù)位信號輸入端 連接下一行移位寄存器的信號輸出端。
5、 根據(jù)權(quán)利要去4所述的柵極驅(qū)動電路，其特征在于，所述移位寄存器包括第一薄膜晶體管，其漏極連接第一時鐘信號輸入端，柵極和源極之間連接 有電容，源極還連接信號輸出端；第二薄膜晶體管，其柵極連接復(fù)位信號輸入端，源極連接低電壓信號輸入端，漏極連接所述第一薄膜晶體管的源極；第三薄膜晶體管，其漏極連接所述第二薄膜晶體管的漏極，源極連接所述第二薄膜晶體管的源極；第四薄膜晶體管，其源極連接所述第三薄膜晶體管的源極；第五薄膜晶體管，其柵極連接復(fù)位信號輸入端，源極連接所述第四薄膜晶 體管的源極，漏極連接所述第四薄膜晶體管的漏極；第六薄膜晶體管，其柵極和漏極連接信號輸入端，源極連接所述第五薄膜 晶體管的漏極，源極還連接所述第一薄膜晶體管的柵極；第一邏輯單元，其第一輸入端連接第一時鐘信號輸入端，第二輸入端連接 信號輸出端，輸出端連接所述第三薄膜晶體管的柵極；用于在第一時鐘信號輸 入端為高電平、信號輸出端為低電平時，控制第三薄膜晶體管打開；第二邏輯單元，其第一輸入端連接第二時鐘信號輸入端，第二輸入端連接 信號輸入端，輸出端連接所述第四薄膜晶體管的柵極；用于在第二時鐘信號輸 入端為高電平、輸入信號端為低電平時，控制第四薄膜晶體管打開。
6、 根據(jù)權(quán)利要求5所述的柵極驅(qū)動電路，其特征在于，所述第一邏輯單元 為由一個非門和另一個輸入形成的與門，所述第一邏輯單元中非門的輸入端 為第一邏輯單元的第二輸入端；所述第二邏輯單元為由一個非門和另一個輸入形成的與門，所述第二邏輯單元中非門的輸入端為第二邏輯單元的第二輸入端。
7、根據(jù)權(quán)利要求5所述的柵極驅(qū)動電路，其特征在于，所述第一時鐘信號 輸入端和第二時鐘信號輸入端輸入的時鐘信號位相相反。
全文摘要
本發(fā)明公開一種用于液晶顯示的移位寄存器及柵極驅(qū)動電路，所述移位寄存器包括第一薄膜晶體管至第六薄膜晶體管、第一邏輯單元、第二邏輯單元和電容，其中，第一邏輯單元用于當?shù)谝粫r鐘信號輸入端為高電平，信號輸出端為低電平時，控制起下拉作用的第三薄膜晶體管打開；第二邏輯單元用于當?shù)诙r鐘信號輸入端為高電平、輸入信號端為低電平時，控制第四薄膜晶體管打開。所述柵極驅(qū)動電路中，最后一行移位寄存器的復(fù)位信號輸入端連接復(fù)位電路，其他行移位寄存器的復(fù)位信號為下一行移位寄存器的輸出。采用本發(fā)明提出的移位寄存器及柵極驅(qū)動電路，能夠提高移位寄存器的穩(wěn)定性、延長移位寄存器的工作壽命、避免液晶顯示的選行錯誤。
文檔編號G11C19/00GK101567219SQ20081010502
公開日2009年10月28日 申請日期2008年4月25日 優(yōu)先權(quán)日2008年4月25日
發(fā)明者柳在一, 黃應(yīng)龍 申請人:北京京東方光電科技有限公司