專利名稱：全速多端口存儲器陣列測試方法及設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體而言涉及處理器領(lǐng)域，且確切地說涉及一種在操作頻率下測試多端口存 儲器陣列的方法。
背景技術(shù)：
微處理器在多種多樣的應(yīng)用中執(zhí)行計(jì)算操作。處理器可充當(dāng)例如服務(wù)器或臺式計(jì)算 機(jī)的固定計(jì)算系統(tǒng)中的中央或主處理單元。高執(zhí)行速度通常對于此類臺式處理器是一個 主要的考慮因素。另外，處理器日益部署在例如膝上型計(jì)算機(jī)和個人數(shù)字助理(PDA) 等移動計(jì)算機(jī)中，且部署在例如移動電話、全球定位系統(tǒng)(GPS)接收器、便攜式電子 郵件客戶端等嵌入式應(yīng)用中。在此類移動應(yīng)用中，除了高執(zhí)行速度外，低功率消耗和小 尺寸是合乎需要的。
許多計(jì)算機(jī)程序被寫入，仿佛執(zhí)行所述計(jì)算機(jī)程序的計(jì)算機(jī)具有非常大量(理想地 是無限量)的快速存儲器。 一般現(xiàn)代處理器通過使用存儲器類型的層級來模擬無限快速 存儲器的理想狀況，每一存儲器類型具有不同速度和成本特性。層級中的存儲器類型從 頂級的非常快且非常昂貴到較低級中的漸慢但較經(jīng)濟(jì)的存儲裝置類型變化。 一種常見的 處理器存儲器層級可包括頂層處的處理器中的寄存器(門)；后面是由靜態(tài)隨機(jī)存取存儲 器(SRAM)構(gòu)成的一個或一個以上芯片上高速緩沖存儲器；可能的芯片外高速緩沖存 儲器(SRAM);主存儲器動態(tài)隨機(jī)存取存儲器(DRAM);磁盤存儲裝置(具有電動機(jī) 械存取的磁性媒體)；以及最低層處的帶或壓縮盤(CD)(磁性或光學(xué)媒體)。大多便攜 式電子裝置具有有限的(如果有的話)磁盤存儲空間，且因此大小通常有限的主存儲器 是存儲器層級中的最低層。
高速芯片上寄存器構(gòu)成處理器存儲器層級的頂層。離散寄存器和/或鎖存器用作指令 執(zhí)行管線中的存儲元件。大多RISC指令集結(jié)構(gòu)包含一組供處理器用于存儲多種多樣的數(shù) 據(jù)的通用寄存器(GPR)，所述多種多樣的數(shù)據(jù)例如是指令操作碼、地址、偏移量、運(yùn)算 數(shù)以及算術(shù)和邏輯運(yùn)算的中間和最終結(jié)果等。
在一些處理器中，邏輯GPR對應(yīng)于物理存儲元件。在其它處理器中，通過動態(tài)地將 每一邏輯GPR識別符指派給較大組的存儲位置或物理寄存器中的一者(此項(xiàng)技術(shù)中通常 稱為寄存器重命名)來改進(jìn)性能。在任一情況下，由邏輯GPR識別符存取的存儲元件可
能不是實(shí)施為離散寄存器，而是實(shí)施為存儲器陣列內(nèi)的存儲位置。實(shí)施邏輯GPR的寄存 器或存儲器陣列存儲元件具有多個端口。亦即，可通過多個不同的處理器元件(例如各 種管線級、ALU、高速緩沖存儲器等來對其進(jìn)行寫入及/或讀取其內(nèi)容。
測試是IC制造的一個用以識別和清除有缺陷或低于標(biāo)準(zhǔn)的組件的重要部分。測試存 儲器陣列尤其容易出現(xiàn)問題。自動測試模式產(chǎn)生(ATPG)方法包括將激勵模式掃描到一 組掃描鏈寄存器或鎖存器中，施加所述模式以激發(fā)隨機(jī)邏輯，將結(jié)果俘獲在另一組掃描 鏈寄存器或鎖存器中，以及將所俘獲的結(jié)果掃描出以與預(yù)期值進(jìn)行比較。由于測試模式 在陣列中的過渡性存儲的緣故，無法使用ATPG技術(shù)來有效地測試存儲器陣列。
可通過功能測試來測試處理器中的存儲器陣列，其中在處理器管線中執(zhí)行代碼以將 測試模式寫入到陣列(例如，寫入到邏輯GPR)，接著讀取值并與預(yù)期值進(jìn)行比較。功能 測試耗費(fèi)時(shí)間且效率低下，因?yàn)樵趫?zhí)行測試之前必須將處理器初始化，并將測試代碼載 入到高速緩沖存儲器中。另外，從被測試的存儲器位置處將管線內(nèi)的控制和觀察點(diǎn)移除 很遠(yuǎn)，且可能難以將揭露的故障與介入電路隔離。
因此，許多具有嵌入式存儲器陣列的現(xiàn)有技術(shù)處理器包含在測試模式期間激發(fā)存儲 器陣列的內(nèi)置自測(BIST)電路。BIST控制器將數(shù)據(jù)模式寫入到存儲器陣列，讀取數(shù)據(jù) 模式，并將所讀取的數(shù)據(jù)與預(yù)期數(shù)據(jù)進(jìn)行比較。在工作模式中，BIST控制器非現(xiàn)役，且 存儲器陣列由處理器控制電路控制?，F(xiàn)有技術(shù)BIST系統(tǒng)包含存儲器陣列中的專用測試端 口，用來在測試期間寫入及/或讀取陣列。這通過限制存儲器存取帶寬而對測試持續(xù)時(shí)間 提出下邊界；無法測試存儲器I/O電路，包括功能讀取及寫入端口；且可能無法揭露僅 在兩個或兩個以上端口同時(shí)存取所述陣列時(shí)才得以暴露的電邊際(electrical marginality)。

發(fā)明內(nèi)容
根據(jù)一個或一個以上實(shí)施例，BIST控制器通過在處理器操作頻率下同時(shí)經(jīng)由兩個或 兩個以上的寫入端口寫入數(shù)據(jù)到多端口存儲器陣列及/或同時(shí)經(jīng)由兩個或兩個以上的讀 取端口從所述陣列讀取數(shù)據(jù)來測試所述多端口存儲器陣列?？裳虻鼗虿⑿械貓?zhí)行對從 所述陣列所讀取的數(shù)據(jù)與被寫入到所述陣列的數(shù)據(jù)的比較。在正常處理器操作期間，有 效地停用比較器電路。與現(xiàn)有技術(shù)的測試方法相比較，通過同時(shí)經(jīng)由多個端口寫入及/或 讀取數(shù)據(jù)，可暴露潛在的電邊際，且減少測試時(shí)間。
一個實(shí)施例涉及一種在處理器中測試具有多個寫入端口的存儲器陣列的方法。經(jīng)由 第一寫入端口將第一數(shù)據(jù)模式(data pattern)寫入到所述陣列中的第一地址。同時(shí)，經(jīng) 由第二寫入端口將第二數(shù)據(jù)模式寫入到所述陣列中的第二地址。從所述陣列讀取所述第 一數(shù)據(jù)模式及所述第二數(shù)據(jù)模式。分別將從所述陣列所讀取的第一數(shù)據(jù)模式及第二數(shù)據(jù) 模式與被寫入到所述陣列的第一數(shù)據(jù)模式及第二數(shù)據(jù)模式相比較。
另一實(shí)施例涉及一種在處理器中測試具有多個讀取端口的存儲器陣列的方法。將第 一數(shù)據(jù)模式寫入到所述陣列中的第一地址。將第二數(shù)據(jù)模式寫入到所述陣列中的第二地 址。經(jīng)由第一讀取端口從所述陣列讀取所述第一數(shù)據(jù)模式。同時(shí)，經(jīng)由第二讀取端口從 所述陣列讀取所述第二數(shù)據(jù)模式。分別將從所述陣列所讀取的第一數(shù)據(jù)模式及第二數(shù)據(jù) 模式與被寫入到所述陣列的第一數(shù)據(jù)模式及第二數(shù)據(jù)模式相比較。
又一實(shí)施例涉及一種在處理器中測試存儲器陣列的方法。將一個或一個以上預(yù)定數(shù) 據(jù)模式寫入到所述陣列。同時(shí)經(jīng)由兩個或兩個以上的讀取端口從所述陣列讀取所述數(shù)據(jù) 模式，借此暴露所述陣列及/或讀取端口中通過一次經(jīng)由一個讀取端口來讀取數(shù)據(jù)而未能 暴露的電邊際。
再一實(shí)施例涉及一種處理器。所述處理器包含存儲器陣列，其具有至少一個寫入 端口及多個鎖存讀取端口；第一數(shù)據(jù)比較器，其具有讀取數(shù)據(jù)輸入及比較數(shù)據(jù)輸入，且 輸出對讀取數(shù)據(jù)是否與比較數(shù)據(jù)模式匹配的指示；及第一選擇器，其將來自兩個或兩個 以上的第一讀取端口的數(shù)據(jù)選擇性地引導(dǎo)到第一比較器讀取數(shù)據(jù)輸入。所述處理器另外 包含BIST控制器，所述控制器控制寫入端口、第一讀取端口及第一選擇器，將寫入數(shù)據(jù) 提供到寫入端口且將數(shù)據(jù)與第一比較器比較數(shù)據(jù)輸入相比較，并接收第一比較器輸出。 BIST控制器可操作以經(jīng)由寫入端口將一個或一個以上預(yù)定數(shù)據(jù)模式寫入到所述陣列；同 時(shí)經(jīng)由兩個或兩個以上的第一讀取端口從所述陣列讀取寫入數(shù)據(jù)；及循序地控制第一選 擇器，使其將來自每一第一讀取端口的數(shù)據(jù)引導(dǎo)到第一比較器，將對應(yīng)的比較數(shù)據(jù)提供 到第一比較器，且通過檢驗(yàn)第一比較器輸出而驗(yàn)證所述陣列。


圖1是處理器的功能框圖。
圖2是實(shí)施多端口寄存器堆及BIST電路的存儲器陣列的功能框圖。 圖3是用于存儲器陣列的通過同時(shí)經(jīng)由兩個或兩個以上的寫入端口寫入測試模式的 BIST方法的流程圖。
圖4是用于存儲器陣列的通過同時(shí)經(jīng)由兩個或兩個以上的讀取端口讀取測試模式的 BIST方法的流程圖。
具體實(shí)施例方式
圖1描繪處理器10的功能框圖。處理器10根據(jù)控制邏輯14而在指令執(zhí)行管線12
中執(zhí)行指令。管線12可以是超標(biāo)量(superscalar)設(shè)計(jì)，具有多個平行管線，例如12a 及12b。管線12a、 12b包括組織在管級中的多種寄存器或鎖存器16及一個或一個以上算 術(shù)邏輯單元(ALU) 18。存儲器陣列20提供多個存儲位置，所述位置被映射到邏輯通用 寄存器(GPR)。
管線12a、 12b從指令高速緩沖存儲器(I-高速緩沖存儲器)22提取指令，且存儲器 尋址及許可由指令側(cè)轉(zhuǎn)譯后備緩沖器(ITLB) 24管理。從數(shù)據(jù)高速緩沖存儲器(D-高速 緩沖存儲器)26存取數(shù)據(jù)，且存儲器尋址及許可由主轉(zhuǎn)譯后備緩沖器(TLB) 28管理。 在各個實(shí)施例中，ITLB可包含TLB的一部分的復(fù)本?；蛘撸琁TLB與TLB可集成。類似 地，在處理器10的多個實(shí)施例中，I-高速緩沖存儲器22與D-高速緩沖存儲器26可經(jīng)集 成或成為一體。在存儲器接口 30的控制下，I-高速緩沖存儲器22及/或D高速緩沖存儲 器26中的未中導(dǎo)致對主(芯片外)存儲器32的存取。處理器10可包括輸入/輸出(I/O) 接口 34，所述接口控制對各個外圍裝置36的存取。所屬領(lǐng)域的技術(shù)人員將認(rèn)識到，處 理器10的眾多變化形式是可能的。舉例而言，處理器10可包括用于I高速緩沖存儲器 與D高速緩沖存儲器的任一者或兩者的第二級(L2)高速緩沖存儲器。此外，可從特定 實(shí)施例中省略掉處理器10中所描繪的功能框中的一者或一者以上。
圖2描繪實(shí)施一組邏輯GPR及內(nèi)建式自測(BIST)控制器40的多端口存儲器陣列 20。存儲器陣列20經(jīng)組織為128位乘16，但本文所揭示的測試方法及設(shè)備可適用于多 端口存儲器的任何配置。存儲器陣列20中的每一 128位位置是可讀字，且陣列20在字 (32位)邊界處以邏輯形式及物理形式分段。共享的預(yù)充電及電力配送電路放置于存儲 器陣列20的中心下方。
圖2中描繪的特定存儲器陣列20包括三個寫入端口 42及五個讀取端口 44，其中三 個讀取端口 44沿著存儲器陣列20的一側(cè)設(shè)置，且讀取端口 44安置于另一側(cè)。此配置只 是代表性的。標(biāo)為A、 B及C的三個讀取端口 44連接到選擇器電路46 (例如，多路復(fù) 用器)。BIST控制器20經(jīng)由控制信號56來控制所述選擇器46，使其將通過讀取端口44 A、 B或C的一者從存儲器陣列20所讀取的數(shù)據(jù)引導(dǎo)到比較器48的數(shù)據(jù)端。所述BIST 控制器另外沿著信號線58將數(shù)據(jù)模式提供到比較器48的比較輸入。類似地通過選擇器 52將通過讀取端口 44 D及E所讀取的數(shù)據(jù)引導(dǎo)到第二比較器52，且BIST控制器40的 寬度控制所述選擇器50且將比較數(shù)據(jù)提供到比較器52。沿著信號線60將比較器48、 52 的輸出引導(dǎo)到BIST控制器40。
在測試模式中，BIST控制器40經(jīng)由寫入端口 42A、 B及/或C將背景數(shù)據(jù)模式寫入
到存儲器陣列20。 BIST控制器40接著經(jīng)由寫入端口 42 A、 B及/或C將測試數(shù)據(jù)模式寫 入到一個或一個以上存儲器陣列20存儲位置。在至少一些測試中，BIST控制器40同時(shí) 經(jīng)由所有三個寫入端口 40寫入測試數(shù)據(jù)模式，以暴露存儲器陣列20中在一次僅經(jīng)由一 個寫入端口 42寫入數(shù)據(jù)時(shí)可能不可觀察到的電邊際。
BIST控制器40接著同時(shí)經(jīng)由至少兩個讀取端口 44從存儲器陣列20讀取測試數(shù)據(jù) 模式。為在最大程度上使存儲器陣列20承受壓力且暴露任何潛在的電邊際，且又最小化 測試時(shí)間，BIST控制器40同時(shí)經(jīng)由所有可用的讀取端口 44 (亦即，圖2中所描繪的實(shí) 施例中的所有五個讀取端口 44)讀取數(shù)據(jù)。BIST控制器40接著將來自每一讀取端口 44 的數(shù)據(jù)循序地引導(dǎo)到比較器48、 52，同時(shí)為比較器48、 52供應(yīng)對應(yīng)的所期望的數(shù)據(jù)模 式，且檢驗(yàn)比較器48、 52的輸出以驗(yàn)證已從存儲器陣列20讀取適當(dāng)?shù)臄?shù)據(jù)模式。由于 BIST控制器40駐留于處理器IO組件上，所以所有測試均在"全速"下執(zhí)行，亦即，在 處理器IO操作頻率下執(zhí)行。
在圖2所描述的實(shí)施例中，在一個測試中，BIST控制器40通過同時(shí)經(jīng)由所有五個 讀取端口 44讀取測試模式在最大程度上使存儲器陣列承受壓力20且最小化測試時(shí)間。 接著將來自讀取端口 44 A及D的數(shù)據(jù)同時(shí)引導(dǎo)到其相應(yīng)比較器48、 52，供應(yīng)適當(dāng)?shù)谋?較模式，且驗(yàn)證比較器輸出。在隨后的循環(huán)中，同時(shí)驗(yàn)證來自讀取端口 44B及E的數(shù)據(jù)。 最后，在比較器48中驗(yàn)證來自讀取端口 44C的數(shù)據(jù)。通過所有五個讀取端口 44從存儲 器陣列20同時(shí)讀取數(shù)據(jù)會使存儲器陣列20承受壓力以暴露潛在的電邊際。利用比較器 48、 52同時(shí)驗(yàn)證來自讀取端口 44的讀取數(shù)據(jù)會最小化測試時(shí)間。
所屬領(lǐng)域的技術(shù)人員將容易認(rèn)識到，可增加比較器48、 52的數(shù)目以通過并行地執(zhí)行 數(shù)據(jù)比較來進(jìn)一步減少測試時(shí)間?？赏ㄟ^為每一讀取端口 44提供一比較器48、 52來最 小化測試時(shí)間(消除對選擇器46、 50的需要)。然而，這樣做會增加硅面積，且對于在 正常處理器操作期間不活動的測試電路可能會引入寫入擁堵。在另一極端情況下，可提 供單個比較器48、 50,經(jīng)由單個選擇器46、 50將來自所有讀取端口 44的數(shù)據(jù)引導(dǎo)到所 述單個比較器48、 50。這樣做會最小化測試電路，但對測試持續(xù)時(shí)間設(shè)置下限，因?yàn)楸?須循序地比較存儲器陣列20中的每一字。然而，即使在一個比較器48、 52的情況下， 與現(xiàn)有技術(shù)測試技術(shù)下可能的情況相比較，通過同時(shí)經(jīng)由兩個或兩個以上(且多達(dá)所有 可用的)讀取端口 44讀取數(shù)據(jù)仍可更徹底且更實(shí)際地測試存儲器陣列20。
本文所揭示的測試設(shè)備及方法另外允許有比現(xiàn)有技術(shù)測試系統(tǒng)更詳細(xì)的診斷 (diagnostics),許多現(xiàn)有技術(shù)測試系統(tǒng)局限于最小功能性測試(亦即，通過/不通過的決
策(go/no-go decision))。 BIST控制器40可通過同時(shí)經(jīng)由三個寫入端口 42將測試數(shù)據(jù)模 式寫入到三個不同存儲位置且同時(shí)經(jīng)由五個讀取端口 44從五個不同存儲位置讀取數(shù)據(jù) 來最小化測試時(shí)間?；蛘?，BIST控制器40可通過利用所有可用的相應(yīng)端口將數(shù)據(jù)寫入 到單個存儲位置及/或從單個存儲位置讀取數(shù)據(jù)來使各個存儲位置(及相關(guān)聯(lián)的I/O電路)
承受壓力。
測試方法可完全適用于具有兩個或兩個以上的寫入端口 42及/或兩個或兩個以上的 讀取端口 44的任何存儲器陣列。圖3描繪一種用于具有至少兩個寫入端口 42的存儲器 陣列的BIST方法，所述方法與讀取端口 44或比較器48、 52的數(shù)目無關(guān)。經(jīng)由一個或一 個以上寫入端口將背景模式寫入到存儲器陣列20中的至少第一地址及第二地址(方框 60)。經(jīng)由第一寫入端口42將第一數(shù)據(jù)模式寫入到陣列20中的第一地址(方框62)。同 時(shí)，經(jīng)由第二寫入端口 42將第二數(shù)據(jù)模式寫入到陣列20中的第二地址(方框64)。第 一數(shù)據(jù)模式與第二數(shù)據(jù)模式可相同，或其可不同。類似地，第一地址與第二地址可為鄰 近存儲器位置或可為遠(yuǎn)遠(yuǎn)隔開的。從陣列20讀取第一數(shù)據(jù)模式及第二數(shù)據(jù)模式(方框 66)。如果多個讀取端口 44可用，則可同時(shí)執(zhí)行數(shù)據(jù)讀取操作；或者，可使用單個讀取 端口 44循序地執(zhí)行讀取操作。將從陣列20所讀取的第一數(shù)據(jù)模式及第二數(shù)據(jù)模式中的 每一者與被寫入到陣列20的相應(yīng)數(shù)據(jù)模式相比較(方框68)。如果數(shù)據(jù)模式匹配(方框 70)，且尚未測試所有地址(方框71)，則改變地址(方框72)，且測試?yán)^續(xù)。如果數(shù)據(jù) 模式匹配(方框70),且己測試所有地址(方框71),則BIST完成(方框73)。如果數(shù) 據(jù)模式不匹配(方框70)，則標(biāo)記(flag)錯誤(方框74)，其可指示進(jìn)一步測試，或指 示存儲器陣列20及/或有關(guān)的寫入端口 42及/或讀取端口 44有缺陷。
圖4描繪一種用于具有至少兩個讀取端口 44的存儲器陣列的BIST的方法，所述方 法與寫入端口 42或比較器48、 52的數(shù)目無關(guān)。優(yōu)選將背景模式寫入到存儲器陣列20中 的至少第一地址及第二地址(方框80)。將第一數(shù)據(jù)模式寫入到陣列20中的第一地址(方 框82),且將第二數(shù)據(jù)模式寫入到陣列20中的第二地址(方框84)。如果多個寫入端口 42可用，則可同時(shí)寫入第一數(shù)據(jù)模式及第二數(shù)據(jù)模式；否則，可經(jīng)由單個寫入端口 42 循序地寫入第一數(shù)據(jù)模式及第二數(shù)據(jù)模式。第一數(shù)據(jù)模式與第二數(shù)據(jù)模式可相同或不同， 且第一地址與第二地址可為鄰近的或遠(yuǎn)遠(yuǎn)隔開的。經(jīng)由第一讀取端口 44從陣列20讀取 第一數(shù)據(jù)模式(方框86)。同時(shí)，經(jīng)由第二讀取端口 44從陣列20讀取第二數(shù)據(jù)模式(方 框88)。將從陣列20所讀取的第一數(shù)據(jù)模式及第二數(shù)據(jù)模式中的每一者與被寫入到陣列 20的相應(yīng)數(shù)據(jù)模式相比較(方框90)。如果提供一個以上的比較器，則可并行地執(zhí)行所
述比較；或者，可循序地執(zhí)行所述比較。如果數(shù)據(jù)模式匹配(方框92)，且尚未測試所 有地址(方框93),則改變地址(方框94)，且測試?yán)^續(xù)。如果數(shù)據(jù)模式匹配(方框92)， 且已測試所有地址(方框93),則BIST完成(方框95)。如果數(shù)據(jù)模式不匹配(方框92)， 則標(biāo)記錯誤(方框96)。
再次參看圖2，比較器電路48、 52包含靜態(tài)邏輯門。亦即，比較器48、 52將把呈 現(xiàn)于其數(shù)據(jù)輸入處的任何數(shù)據(jù)模式與呈現(xiàn)于其比較輸入處的數(shù)據(jù)相比較，且將產(chǎn)生指示 所述數(shù)據(jù)模式是否匹配的信號。在正常處理器操作期間(亦即，不在測試模式中)，由讀 取端口 44輸出的數(shù)據(jù)將恒定地改變。如果至少一個讀取端口 44通過一選擇器46、 50而 連接到一比較器48、 52的數(shù)據(jù)輸入，則比較器48、 52內(nèi)的邏輯門將恒定地切換，從而 消耗功率、產(chǎn)生熱量，且在功率軌(power rail)及接地軌(ground rail)上引起電噪聲。
因此，在正常操作期間通過確保恒定的數(shù)據(jù)模式呈現(xiàn)于比較器48、 52的數(shù)據(jù)輸入處 而有效地停用比較器電路48、 52。雖然可利用任何數(shù)據(jù)模式，但每一選擇器46、 50的 一個輸入結(jié)合到一恒定數(shù)據(jù)模式，例如接地(如圖2中所描繪)。在系統(tǒng)重設(shè)后(或響應(yīng) 于處理器處于正常操作模式中的任何其它指示符)，BIST控制器40引導(dǎo)選擇器46、 52 選擇固定數(shù)據(jù)模式。此將靜態(tài)數(shù)據(jù)模式呈現(xiàn)到比較器48、 52的數(shù)據(jù)輸入。BIST控制器 40可視需要將對應(yīng)的靜態(tài)數(shù)據(jù)模式呈現(xiàn)到比較器48、 52的比較輸入。不管比較器48、 52的輸出是指示數(shù)據(jù)匹配還是指示比較失敗(misscompare)，因?yàn)樗鲚斎霝殪o態(tài)的， 所以比較器48、 52內(nèi)的門將不切換超出最初的單循環(huán)比較。
可通過同時(shí)經(jīng)由兩個或兩個以上的寫入端口 42寫入數(shù)據(jù)模式及/或通過同時(shí)經(jīng)由兩 個或兩個以上的讀取端口 44讀取數(shù)據(jù)模式來暴露眾多潛在的電邊際?，F(xiàn)有技術(shù)測試方法 根本不能揭露這些邊際。當(dāng)同時(shí)經(jīng)由兩個或兩個以上的寫入端口 42寫入數(shù)據(jù)模式時(shí)，多 個寫入驅(qū)動器同時(shí)起動。此使電網(wǎng)(power grid)承受壓力，這可能會暴露邊際。此外， 可暴露"無噪聲"位線與"切換"位線之間的噪聲耦合。
同時(shí)經(jīng)由兩個或兩個以上的讀取端口 44讀取數(shù)據(jù)模式可通過同時(shí)"接通"多個預(yù)充 電器來暴露電網(wǎng)邊際。類似地，同時(shí)將多個讀取位線放電也可暴露電網(wǎng)邊際?？赏ㄟ^同 時(shí)將多個全局及/或局域字線"接通"來進(jìn)一步暴露電網(wǎng)邊際?？赏ㄟ^同時(shí)將多個讀取位 線放電來暴露"無噪聲"位線與"切換"位線之間的噪聲耦合。此外，多個讀取數(shù)據(jù)鎖 存器輸出同時(shí)切換，造成長的未屏蔽網(wǎng)上的耦合。此噪聲造成延遲推出，這可能會暴露 噪聲及/或時(shí)序邊際。
雖然在本文中已相對于本發(fā)明的特定特征、方面及實(shí)施例而描述了本發(fā)明，但顯然
在本發(fā)明的廣泛范圍內(nèi)，眾多改變、修改及其它實(shí)施例是可能的，且因此，應(yīng)認(rèn)為所有 改變、修改及實(shí)施例均在本發(fā)明的范圍內(nèi)。因此應(yīng)將當(dāng)前實(shí)施例解釋為在所有方面中均 為說明性的且不是限制性的，且在隨附權(quán)利要求書的含義及等效范圍內(nèi)出現(xiàn)的所有改變 意欲被涵蓋于其中。
權(quán)利要求
1. 一種在處理器中測試具有多個寫入端口的存儲器陣列的方法，其包含經(jīng)由第一寫入端口將第一數(shù)據(jù)模式寫入到所述陣列中的第一地址；同時(shí)經(jīng)由第二寫入端口將第二數(shù)據(jù)模式寫入到所述陣列中的第二地址；從所述陣列讀取所述第一數(shù)據(jù)模式及所述第二數(shù)據(jù)模式；及分別將從所述陣列讀取的所述第一數(shù)據(jù)模式及所述第二數(shù)據(jù)模式與被寫入到所述陣列的所述第一數(shù)據(jù)模式及所述第二數(shù)據(jù)模式相比較。
2. 根據(jù)權(quán)利要求1所述的方法，其進(jìn)一步包含在寫入所述第一數(shù)據(jù)模式及所述第二數(shù) 據(jù)模式之前將背景數(shù)據(jù)模式寫入到所述陣列中的至少所述第一地址及所述第二地 址。
3. 根據(jù)權(quán)利要求1所述的方法，其中所述第一數(shù)據(jù)模式與所述第二數(shù)據(jù)模式相同。
4. 根據(jù)權(quán)利要求l所述的方法，其中所述第一數(shù)據(jù)模式與所述第二數(shù)據(jù)模式不同。
5. 根據(jù)權(quán)利要求l所述的方法，其中所述第一地址與所述第二地址鄰近。
6. 根據(jù)權(quán)利要求1所述的方法，其中所述第一地址與所述第二地址不鄰近。
7. 根據(jù)權(quán)利要求l所述的方法，其中在集成電路操作頻率下執(zhí)行對測試模式的所述寫 入及讀取。
8. —種在處理器中測試具有多個讀取端口的存儲器陣列的方法，其包含將第一數(shù)據(jù)模式寫入到所述陣列中的第一地址； 將第二數(shù)據(jù)模式寫入到所述陣列中的第二地址；經(jīng)由第一讀取端口從所述陣列讀取所述第一數(shù)據(jù)模式； 同時(shí)經(jīng)由第二讀取端口從所述陣列讀取所述第二數(shù)據(jù)模式；及分別將從所述陣列讀取的所述第一數(shù)據(jù)模式及所述第二數(shù)據(jù)模式與被寫入到所 述陣列的所述第一數(shù)據(jù)模式及所述第二數(shù)據(jù)模式相比較。
9. 根據(jù)權(quán)利要求8所述的方法，其進(jìn)一步包含在寫入所述第一數(shù)據(jù)模式及所述第二數(shù) 據(jù)模式之前將背景數(shù)據(jù)模式寫入到所述陣列中的至少所述第一地址及所述第二地 址。
10. 根據(jù)權(quán)利要求8所述的方法，其中所述第一數(shù)據(jù)模式與所述第二數(shù)據(jù)模式相同。
11. 根據(jù)權(quán)利要求8所述的方法，其中所述第一數(shù)據(jù)模式與所述第二數(shù)據(jù)模式不同。
12. 根據(jù)權(quán)利要求8所述的方法，其中所述第一地址與所述第二地址相同。
13. 根據(jù)權(quán)利要求8所述的方法，其中所述第一地址與所述第二地址不同。
14. 根據(jù)權(quán)利要求8所述的方法，其中在處理器操作頻率下執(zhí)行對測試模式的所述寫入 及讀取。
15. 根據(jù)權(quán)利要求8所述的方法，其中將從所述陣列讀取的所述第一數(shù)據(jù)模式及所述第 二數(shù)據(jù)模式與被寫入到所述陣列的所述第一數(shù)據(jù)模式及所述第二數(shù)據(jù)模式相比較 包含同時(shí)將從所述陣列讀取的所述第一數(shù)據(jù)模式及所述第二數(shù)據(jù)模式與被寫入到 所述陣列的所述第一數(shù)據(jù)模式及所述第二數(shù)據(jù)模式相比較。
16. 根據(jù)權(quán)利要求8所述的方法，其進(jìn)一步包含將第三數(shù)據(jù)模式寫入到所述陣列中的第三地址；在讀取所述第一數(shù)據(jù)模式及所述第二數(shù)據(jù)模式的同時(shí)，經(jīng)由第三讀取端口從所述 陣列讀取所述第三數(shù)據(jù)模式；及將從所述陣列讀取的所述第三數(shù)據(jù)模式與被寫入到所述陣列的所述第三數(shù)據(jù)模 式相比較。
17. 根據(jù)權(quán)利要求16所述的方法，其中比較所述數(shù)據(jù)模式包含同時(shí)將從所述陣列讀取的所述第一數(shù)據(jù)模式及所述第二數(shù)據(jù)模式與被寫入到所 述陣列的所述第一數(shù)據(jù)模式及所述第二數(shù)據(jù)模式相比較；及隨后將從所述陣列讀取的所述第三數(shù)據(jù)模式與被寫入到所述陣列的所述第三數(shù) 據(jù)模式相比較。
18. —種在處理器中測試存儲器陣列的方法，其包含將一個或一個以上預(yù)定數(shù)據(jù)模式寫入到所述陣列；同時(shí)經(jīng)由兩個或兩個以上讀取端口從所述陣列讀取所述數(shù)據(jù)模式，借此暴露所述 陣列及/或所述讀取端口中通過一次經(jīng)由一個讀取端口讀取數(shù)據(jù)未能暴露的電邊際。
19. 根據(jù)權(quán)利要求18所述的方法，其中將一個或一個以上預(yù)定數(shù)據(jù)模式寫入到所述陣 列包含同時(shí)經(jīng)由兩個或兩個以上寫入端口將預(yù)定數(shù)據(jù)模式寫入到所述陣列，借此暴 露所述陣列及/或所述寫入端口中通過一次經(jīng)由一個寫入端口寫入數(shù)據(jù)未能暴露的 電邊際。
20. 根據(jù)權(quán)利要求18所述的方法，其中在處理器操作頻率下執(zhí)行所述陣列寫入及讀取。
21. —種處理器，其包含存儲器陣列，其具有至少一個寫入端口及多個鎖存讀取端口；第一數(shù)據(jù)比較器，其具有讀取數(shù)據(jù)輸入及比較數(shù)據(jù)輸入，且輸出對所述讀取數(shù)據(jù) 是否與所述比較數(shù)據(jù)模式匹配的指示；第一選擇器，其將來自兩個或兩個以上第一讀取端口的數(shù)據(jù)選擇性地引導(dǎo)到所述 第一比較器讀取數(shù)據(jù)輸入；及內(nèi)建式自測(BIST)控制器，其控制所述寫入端口、所述第一讀取端口及所述第 一選擇器，且將寫入數(shù)據(jù)提供到所述寫入端口并將數(shù)據(jù)與所述第一比較器比較數(shù)據(jù) 輸入相比較，且接收所述第一比較器輸出，所述BIST控制器操作以經(jīng)由所述寫入端口將一個或一個以上預(yù)定數(shù)據(jù)模式寫入到所述陣列； 同時(shí)經(jīng)由兩個或兩個以上第一讀取端口從所述陣列讀取所述寫入數(shù)據(jù)；及 循序地控制所述第一選擇器將來自每一第一讀取端口的數(shù)據(jù)引導(dǎo)到所述第一 比較器，將對應(yīng)的比較數(shù)據(jù)提供到所述第一比較器，且通過檢驗(yàn)所述第一比較器 輸出來驗(yàn)證所述陣列。
22. 根據(jù)權(quán)利要求21所述的處理器，其中所述BIST控制器操作以將數(shù)據(jù)模式寫入到所 述陣列中的不同地址，且同時(shí)經(jīng)由兩個或兩個以上第一讀取端口從所述不同地址讀 取所述寫入數(shù)據(jù)。
23. 根據(jù)權(quán)利要求21所述的處理器，其中所述BIST控制器操作以將數(shù)據(jù)模式寫入到所 述陣列中的一個地址，且同時(shí)經(jīng)由兩個或兩個以上第一讀取端口從所述地址讀取所 述寫入數(shù)據(jù)。
24. 根據(jù)權(quán)利要求21所述的處理器，其中所述BIST控制器在處理器操作頻率下寫入和 讀取所述存儲器陣列。
25. 根據(jù)權(quán)利要求21所述的處理器，其中所述第一選擇器另外將固定數(shù)據(jù)模式選擇性 地引導(dǎo)到所述第一比較器讀取數(shù)據(jù)輸入，其中所述BIST控制器接收系統(tǒng)重設(shè)，且 其中所述BIST控制器進(jìn)一步操作以控制所述第一選擇器在重設(shè)之后將所述固定數(shù) 據(jù)模式引導(dǎo)到所述第一比較器。
26. 根據(jù)權(quán)利要求21所述的處理器，其進(jìn)一步包含第二數(shù)據(jù)比較器，其具有讀取數(shù)據(jù)輸入及比較數(shù)據(jù)輸入，且輸出對所述讀取數(shù)據(jù) 是否與所述比較數(shù)據(jù)模式匹配的指示；第二選擇器，其將來自兩個或兩個以上第二讀取端口的數(shù)據(jù)選擇性地引導(dǎo)到所述 第二比較器讀取數(shù)據(jù)輸入；且其中所述BIST控制器進(jìn)一步控制所述第二讀取端口及所述第二選擇器，將比較 數(shù)據(jù)提供到所述第二比較器比較數(shù)據(jù)輸入，且接收所述第二比較器輸出，所述BIST控制器進(jìn)一步操作以經(jīng)由所述寫入端口將一個或一個以上預(yù)定數(shù)據(jù)模式寫入到所述陣列； 同時(shí)經(jīng)由兩個或兩個以上第一讀取端口及兩個或兩個以上第二讀取端口從所述陣列讀取所述寫入數(shù)據(jù)；及循序地并行控制所述第一選擇器及所述第二選擇器將來自每一相應(yīng)第一讀取端口及第二讀取端口的數(shù)據(jù)引導(dǎo)到所述相應(yīng)比較器，將對應(yīng)的比較數(shù)據(jù)提供到所述相應(yīng)比較器，且通過檢驗(yàn)所述第一比較器輸出及所述第二比較器輸出來驗(yàn)證所述陣列。
全文摘要
通過在處理器操作頻率下同時(shí)經(jīng)由兩個或兩個以上寫入端口將數(shù)據(jù)寫入到多端口存儲器陣列及/或同時(shí)經(jīng)由兩個或兩個以上讀取端口從所述陣列讀取數(shù)據(jù)來測試所述多端口存儲器陣列?？裳虻鼗虿⑿械貓?zhí)行對從所述陣列讀取的數(shù)據(jù)與寫入到所述陣列的數(shù)據(jù)的比較。在正常處理器操作期間，有效地停用比較器電路。通過同時(shí)經(jīng)由多個端口寫入及/或讀取數(shù)據(jù)，可暴露潛在的電邊際。此外，在半導(dǎo)體制造測試期間，使用多個寫入端口來寫入測試模式及使用多個讀取端口來讀取所述模式會顯著減少測試時(shí)間。
文檔編號G11C29/34GK101395675SQ200780007104
公開日2009年3月25日 申請日期2007年3月1日 優(yōu)先權(quán)日2006年3月1日
發(fā)明者克林特·韋恩·芒福德, 拉克希米康德·馬米萊蒂, 桑賈伊·B·帕特爾, 阿南德·克里希納穆爾蒂 申請人:高通股份有限公司