專利名稱：具有復(fù)位功能的半導(dǎo)體存儲(chǔ)器的制作方法
具有復(fù)位功能的半導(dǎo)體存儲(chǔ)器相關(guān)申請(qǐng)的交叉應(yīng)用本申請(qǐng)主張2005年9月13日提交的美國(guó)臨時(shí)申請(qǐng)No.60/717，075 的優(yōu)先權(quán)，為各種目的通過(guò)引用將其全部?jī)?nèi)容包括在此。
背景技術(shù)：
本發(fā)明一般地涉及半導(dǎo)體集成電路(IC),更具體地涉及同步動(dòng)態(tài)隨 MM儲(chǔ)器(SDRAM)中的復(fù)位功能.當(dāng)4吏用個(gè)人計(jì)算機(jī)(PC)或膝上型計(jì)算機(jī)時(shí)，用戶在遇到像程序間 的沖突、病毒攻擊或感染、或屏幕保持(screen hold)這樣的意外事件 時(shí)， 一般會(huì)復(fù)位計(jì)算機(jī).為了復(fù)位計(jì)算機(jī)，用戶一般會(huì)對(duì)計(jì)算機(jī)關(guān)機(jī)，然 后再重新開(kāi)機(jī)。由于該過(guò)程通常包括計(jì)算機(jī)的重啟，所以花費(fèi)大量的時(shí)間。 因此，期望一種使用戶能快速?gòu)?fù)位計(jì)算機(jī)而不需要對(duì)計(jì)算機(jī)關(guān)機(jī)的技術(shù)。發(fā)明內(nèi)容根據(jù)本發(fā)明的實(shí)施例，提供一種同步動(dòng)態(tài)隨^M "取存儲(chǔ)器(SDRAM) 集成電路(IC)，被配置成接收用于復(fù)位IC的外部Reset信號(hào)(外部復(fù) 位信號(hào))，所述同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路包括被配置成從外部 Reset信號(hào)生成經(jīng)緩沖的復(fù)位信號(hào)RST的輸入緩沖器。SDRAM IC還包 括被配置成從(a) RST信號(hào)，(b)時(shí)鐘使能信號(hào)CKE，以及(c)模式 寄存器編程信號(hào)MRSp生成內(nèi)部復(fù)位信號(hào)Reset_En的復(fù)位電路，其中時(shí) 鐘使能信號(hào)CKE指示SDRAM準(zhǔn)備好接收外部^令的時(shí)間，模式寄存器 編程信號(hào)MRSp指示模式寄存器將加載數(shù)據(jù)的時(shí)間。在一個(gè)實(shí)施例中，復(fù)位電路響應(yīng)于外部Reset信號(hào)變成激活而激活 Reset_En信號(hào)，從而啟動(dòng)內(nèi)部復(fù)位間隔，在該內(nèi)部復(fù)位間隔期間SDRAM IC中的一個(gè)或多個(gè)電路塊被斷電。在另一實(shí)施例中，內(nèi)部復(fù)位間隔的持續(xù)時(shí)間基于CKE信號(hào)何時(shí)變成 激活以指示SDRAM準(zhǔn)^^好接收外部命令。在另一實(shí)施例中，內(nèi)部復(fù)位間隔的持續(xù)時(shí)間基于CKE信號(hào)何時(shí)變成 激活以指示完成SDRAM內(nèi)部初始4匕。在另一實(shí)施例中，復(fù)位電路包括延遲電路，該延遲電#配置使得內(nèi) 部復(fù)位間隔的持續(xù)時(shí)間部分地基于通it^遲電路的傳輸延遲。在另一實(shí)施例中，延遲電路的輸入輪^到CKE信號(hào)。在另一實(shí)施例中，復(fù)位電路進(jìn)一步包括鎖存電路，該鎖存電膝故配置 成在預(yù)定的時(shí)序段(timing period)期間當(dāng)CKE信號(hào)發(fā)生轉(zhuǎn)變時(shí)防止 Reset_En信號(hào)改變狀態(tài)。在另一實(shí)施例中，復(fù)位電路進(jìn)一步包括鎖存電路，該鎖存電膝故配置 成在外部Reset信號(hào)處于非激活狀態(tài)期間使Reset—En信號(hào)對(duì)CKE信號(hào) 轉(zhuǎn)變不響應(yīng)。在另一實(shí)施例中，復(fù)位電路進(jìn)一步包括上拉電路，該上拉電5Nit配置 成響應(yīng)于MRSp信號(hào)變成激活使鎖存電路偏壓于第一狀態(tài)，鎖存電路的 第一狀態(tài)使得在外部Reset信號(hào)處于非激活狀態(tài)期間，ReseLEn信號(hào)對(duì) CKE信號(hào)轉(zhuǎn)變不響應(yīng)。在另一實(shí)施例中，輸入緩沖器是包括二輸入邏輯門的低電壓CMOS 緩沖器，該二輸入邏輯門具有耦合到電源電壓的一個(gè)輸入和耦合到外部 Reset信號(hào)的另 一個(gè)輸入。在另一實(shí)施例中，復(fù)位電路包括第一二輸入NAND門，第一二輸入 NAND門在其輸出處提供Reset_En信號(hào)并在第一輸入處接收RST信 號(hào)。第二二輸入NAND門具有耦合到第一二輸入NAND門的第二輸入 的輸出，并具有通過(guò)反相延遲電路而耦合到時(shí)鐘使能信號(hào)CKE的第一輸 入。二輸入NOR門在第一輸入處接收RST信號(hào)并在第二輸入處接收 CKE信號(hào)。上拉晶體管和下拉晶體管串^合在供應(yīng)電壓和地電勢(shì)之間， 且該下拉晶體管具有耦合到二輸入NOR門的輸出的柵極端子。反相器的 輸入概^到MRSp信號(hào)，且其輸出耦合到上拉晶體管的柵極端子。鎖存電 路耦合在第二二輸入NAND門的第二輸入和串聯(lián)連接在上拉和下拉晶體 管的中間的節(jié)點(diǎn)之間.根據(jù)本發(fā)明的另一實(shí)施例，半導(dǎo)M儲(chǔ)器包M配置成從外部Reset 信號(hào)生成經(jīng)緩沖的復(fù)位信號(hào)RST的輸入緩沖器。笫一二輸入NAND門 被配置成在其輸出處提供內(nèi)部復(fù)位信號(hào)Reset—En并在第一輸入處接收 RST信號(hào)。第二二輸入NAND門具有耦合到笫一二輸入NAND門的第二輸入的輸出，和通過(guò)反相延遲電路耦合到CKE信號(hào)的第一輸入。二輸入NOR門在第一輸入處接收RST信號(hào)并在第二輸入處接收CKE信號(hào)，CKE信號(hào)指示存儲(chǔ)器準(zhǔn)備好接收外部命令的時(shí)間。上拉晶體管和下拉晶體管串聯(lián)耦合在供應(yīng)電壓和地電勢(shì)之間。下拉晶體管具有耦合到二輸入NOR門的輸出的柵極端子。反相器的輸入耦合到模式寄存器編程信號(hào)MRSp且其輸出耦合到上拉晶體管的柵極端子。MRSp信號(hào)指示存儲(chǔ)器中的模式寄存器將加栽數(shù)據(jù)的時(shí)間。鎖存電路^在第二二輸入NAND門 的第二輸入和串聯(lián)連接在上拉和下拉晶體管的中間的節(jié)點(diǎn)之間。ReseLEn信號(hào)響應(yīng)于外部Reset信號(hào)變成激活而變成激活，從而啟動(dòng)內(nèi)部復(fù)位間隔，在該間隔期間存儲(chǔ)器中的 一個(gè)或多個(gè)電路塊被斷電。在一個(gè)實(shí)施例中，內(nèi)部復(fù)位間隔的持續(xù)時(shí)間基于CKE信號(hào)何時(shí)變成 激活以指示存儲(chǔ)器準(zhǔn)^^好接收外部命令。在另一實(shí)施例中，內(nèi)部復(fù)位間隔的持續(xù)時(shí)間基于CKE信號(hào)何時(shí)變成 激活以指示完成存儲(chǔ)器的內(nèi)部初始化。在另一實(shí)施例中，內(nèi)部復(fù)位間隔的持續(xù)時(shí)間部分地基于通it^遲電路 的傳輸延遲。在另一實(shí)施例中，鎖存電路在預(yù)定的時(shí)序段期間當(dāng)CKE信號(hào)發(fā)生轉(zhuǎn) 變時(shí)，防止Reset一En信號(hào)改變狀態(tài)。在另一實(shí)施例中，在外部Reset信號(hào)處于非激活狀態(tài)的時(shí)間期間，鎖 存電路使得Reset一En信號(hào)對(duì)CKE信號(hào)轉(zhuǎn)變不響應(yīng)。在另一實(shí)施例中，存儲(chǔ)器進(jìn)一步包括上拉電路，該上拉電路被配置成 響應(yīng)于MRSp信號(hào)變成激活使鎖存電路偏壓于第一狀態(tài)中，該鎖存電路的 第一狀態(tài)使得在外部Reset信號(hào)處于非激活狀態(tài)的時(shí)間期間，Reset_En 信號(hào)對(duì)CKE信號(hào)轉(zhuǎn)變不響應(yīng)。在另一實(shí)施例中，輸入緩沖器是包括二輸入邏輯門的低電壓CMOS 緩沖器，該二輸入邏輯門具有耦合到供應(yīng)電壓的一個(gè)輸入和耦合到外部 Reset信號(hào)的另 一個(gè)輸入。根據(jù)本發(fā)明的又一實(shí)施例，存儲(chǔ)器包M配置成接收外部Reset信號(hào) 并生成內(nèi)部ReseLEn信號(hào)的第一邏輯門，第一邏輯門響應(yīng)于外部Reset 信號(hào)變成激活使ResetJEn信號(hào)變成激活，從而啟動(dòng)內(nèi)部復(fù)位間隔，在該 內(nèi)部復(fù)位間隔期間，存^器中的一個(gè)或多個(gè)電路塊被斷電。笫二邏輯門被 配置成接收外部時(shí)鐘使能信號(hào)CKE，第二邏輯門的輸出端子耦合到第一邏輯門的輸入端子，其中內(nèi)部復(fù)位間隔的持續(xù)時(shí)間至少部分地基于CKE 信號(hào)何時(shí)變成激活以指示存儲(chǔ)器準(zhǔn)備好接收外部命令。鎖存電路耦合在偏 壓電路和第二邏輯門的輸入端子之間，偏壓電路被配置成當(dāng)外部Reset 信號(hào)和CKE信號(hào)都處在非激活狀態(tài)時(shí)，使鎖存電路偏壓于第一狀態(tài)，以 將Reset—En信號(hào)保持在激活狀態(tài)。在一個(gè)實(shí)施例中，偏壓電路包括下拉電路，該下拉電^t配置成當(dāng)外 部Reset信號(hào)為激活且CKE信號(hào)為非激活時(shí)，使鎖存電路偏壓于第一狀 態(tài)。在另一實(shí)施例中，下拉電路包括二輸入NOR門，該二輸入NOR門 被配置成在第一輸入端子處接收外部Reset信號(hào)并在第二輸入端子處接 收CKE信號(hào)，且下拉晶體管耦合在鎖存電路和地電勢(shì)之間，下拉晶體管 具有耦合到二輸入NOR門的輸出的柵極端子。在另 一實(shí)施例中，偏壓電路進(jìn)一步被配置成在外部Reset信號(hào)處在非 激活狀態(tài)的時(shí)間期間，使鎖存電路偏壓于與第一狀態(tài)相反的第二狀態(tài)中， 以使Reset_En信號(hào)對(duì)CKE信號(hào)轉(zhuǎn)變不響應(yīng)。在另一實(shí)施例中，偏壓電路包括上拉電路，該上拉電#配置成響應(yīng) 于模式寄存器編程信號(hào)MRSp變成激活使得鎖存電路偏壓在第二狀態(tài)， MRSp變成激活表示存儲(chǔ)器中的模式寄存器將加栽數(shù)據(jù)。在另 一實(shí)施例中，上拉電路包括耦合在供應(yīng)電壓和鎖存電d間的上 拉晶體管、具有被配置成接收MRSp信號(hào)的輸入端子和耦合到上拉晶體 管的柵極端子的輸出端子的反相器。在另一實(shí)施例中，第二邏輯門通it^遲電珞接收CKE信號(hào)，其中內(nèi) 部復(fù)位間隔的持續(xù)時(shí)間部分地基于通it^遲電路的傳輸延遲。根據(jù)本發(fā)明的另 一 實(shí)施例，復(fù)位存儲(chǔ)器而不使存儲(chǔ)器斷電的方法如 下當(dāng)外部Reset信號(hào)變成激活時(shí)，使內(nèi)部復(fù)位信號(hào)Reset—En變成激活， 從而啟動(dòng)內(nèi)部復(fù)位間隔，在該內(nèi)部復(fù)位間隔期間，存儲(chǔ)器f的一個(gè)或多個(gè) 電路塊被斷電。當(dāng)外部時(shí)鐘使能信號(hào)CKE變成激活以指示存儲(chǔ)器準(zhǔn)^^好 接收夕卜部命令時(shí)，內(nèi)部復(fù)位間隔終止。當(dāng)外部Reset信號(hào)和CKE信號(hào)都 處在非激活狀態(tài)時(shí)，使鎖存電路偏壓于笫一狀態(tài)，以將ReseLEn信號(hào)保 持在激活狀態(tài)。在一個(gè)實(shí)施例中，當(dāng)外部Reset信號(hào)為激活且CKE信號(hào)為非激活時(shí)， 使鎖存電路偏壓于第一狀態(tài)。在另一實(shí)施例中，在外部Reset信號(hào)處于非激活狀態(tài)的時(shí)間期間，4吏 鎖存電路偏壓于與第一狀態(tài)相反的第二狀態(tài)，以使ReseLEn信號(hào)對(duì)CKE 信號(hào)轉(zhuǎn)變不響應(yīng)。在另一實(shí)施例中，響應(yīng)于模式寄存器編程信號(hào)MRSp變成激活，使鎖 存電路偏壓于第二狀態(tài)，MRSp信號(hào)變成激活表示存儲(chǔ)器中的模式寄存器 將加栽48:據(jù)。通過(guò)參考說(shuō)明書的其余部分和附圖，可進(jìn)一步理解在此所公開(kāi)的本發(fā) 明的特性和優(yōu)勢(shì)。


圖l為示出在存儲(chǔ)器的加電期間的復(fù)位時(shí)序序列的時(shí)序圖；圖2為示出在存儲(chǔ)器的正常操作期間的復(fù)位時(shí)序序列的時(shí)序圖；圖3為^l據(jù)本發(fā)明的實(shí)施例用于實(shí)現(xiàn)圖l和2中的時(shí)序圖的框圖；圖4示出圖3中的LVCMOS緩沖器的內(nèi)部電路；圖5示出根據(jù)本發(fā)明的實(shí)施例的圖3中的復(fù)位邏輯塊的內(nèi)部電路；以及圖6為用于說(shuō)明圖5中的電5^作的時(shí)序圖。
具體實(shí)施方式
根據(jù)本發(fā)明的實(shí)施例，如同步動(dòng)態(tài)隨;M"取存儲(chǔ)器(DRAM)及其 變形(例如，DDR2和DDR3)的半導(dǎo)體存儲(chǔ)器IC包括耦合到外部復(fù)位 引腳的邏輯塊，該外部復(fù)位引腳使用戶能夠復(fù)位存儲(chǔ)器IC而不需要對(duì)IC 斷電。圖1和圖2分別為示出在加電期間和正常IMt期間的復(fù)位時(shí)序序列 的時(shí)序圖。在這些圖中，示出外部Clock (外部時(shí)鐘)、Reset、時(shí)鐘使能 CKE和命令CMD信號(hào)的多個(gè)周期。在圖1和圖2中，需要外部Reset 信號(hào)保持激活最小的持續(xù)時(shí)間(時(shí)間段A)。此外，需要CKE信號(hào)在外 部Reset信號(hào)升高之前處于非激活(即，保持在低狀態(tài))至少預(yù)定的時(shí)間 段B,且在外部Reset信號(hào)升高之后處于非激活(即，保持在低狀態(tài))至 少預(yù)定的時(shí)間段C。在外部Reset信號(hào)在時(shí)間段A的末尾變成非激活時(shí)，內(nèi)部復(fù)位時(shí)間段不結(jié)束，直到CKE信號(hào)變成激活(即，升高)以用信號(hào) 通知存儲(chǔ)器IC準(zhǔn)備好接收命令的時(shí)間為止。從Reset信號(hào)被激活直到 CKE信號(hào)變高的時(shí)間段在圖l和2中^示為"內(nèi)部復(fù)位間隔(Internal Reset Interval)",在內(nèi)部復(fù)位間隔期間，存儲(chǔ)器件中的許多電路塊(例 如，輸出驅(qū)動(dòng)器DQ/DQS、自刷新、信號(hào)終端電阻(on-die termination), DLL)被無(wú)效，從而存儲(chǔ)器活動(dòng)最小。圖3示出相L據(jù)本發(fā)明的實(shí)施例用于實(shí)現(xiàn)圖1和圖2中的時(shí)序圖的框 圖。低電壓互4hlr屬氧化物半導(dǎo)體(LVCMOS)緩沖器302響應(yīng)于外部 提供的Reset信號(hào)輸出RST信號(hào)。時(shí)鐘使能緩沖器304響應(yīng)于外部提供 的時(shí)鐘使能信號(hào)CKE輸出內(nèi)部時(shí)鐘使能信號(hào)CKEint。 MRS、 EMRS邏 輯塊308響應(yīng)于外部所提供的發(fā)出模式寄存器編程信號(hào)所需的信號(hào)(未 示出^輸^式f!器!程信號(hào)MRSp (在一個(gè)實(shí)施例中，外部信號(hào)可 包括5 、 ■ 、 5& 、際和帶地址(band address) BA的全部或其子 集)。復(fù)位邏輯塊306接收RST信號(hào)以及內(nèi)部時(shí)鐘使能信號(hào)CKEmt和模 式寄存器編程信號(hào)MRSp，并作為響應(yīng)生成Re8et_En信號(hào)。內(nèi)部 Reset_En信號(hào)用于使包括輸出DQ/DQS驅(qū)動(dòng)器、信號(hào)終端電阻(ODT )、 自刷新、DLL和狀態(tài)機(jī)的特定電路塊無(wú)效，從而最小化在復(fù)位模式期間 的功率消耗。圖4示出圖3的LVCMOS緩沖器的一個(gè)電路實(shí)現(xiàn)。該緩沖器包括2 一輸入NAND門的CMOS實(shí)現(xiàn)，該2 -輸入NAND門在其兩個(gè)輸入處 接收外部Reset信號(hào)和電源供應(yīng)VDD。 NAND門的輸出通iUl相器410 M轉(zhuǎn)。反相器的輸出提供RST信號(hào)。使用具有耦合到VDD的輸入的 NAND門有助于減少待機(jī)漏電(standby leakage),盡管圖4中的緩沖 器意欲檢測(cè)CMOS輸入水平，但是本領(lǐng)域技術(shù)人員可修改該緩沖器以檢 測(cè)其它輸入水平。圖5示出根據(jù)本發(fā)明實(shí)施例的圖3中的復(fù)位邏輯塊306的內(nèi)部電路。 二輸入NAND門502接收RST信號(hào)和由另一二輸入NAND門504生成 的輸出信號(hào)，并作為響應(yīng)生成輸出信號(hào)Reset_En。 NAND門504通過(guò) 延遲電路506接收CKE信號(hào)，并從鎖存電路508接收鎖存信號(hào)CKEN。 延遲鏈506由奇數(shù)個(gè)(例如，如圖5實(shí)施例中所示為5個(gè))反相器組成， 因此是反相延遲鏈。鎖存電路506 (例如，包括兩個(gè)交叉耦合的反相器) 耦合在NAND門504的輸入和偏壓電路之間。偏壓電路用來(lái)使鎖存電路 508在內(nèi)部復(fù)位間隔期間和在內(nèi)部復(fù)位間隔之后偏壓到適當(dāng)?shù)臓顟B(tài)。偏壓電路包括下拉電路，該下拉電路又包括二輸入NOR門510和下 拉晶體管512,二輸入NOR門510在其相應(yīng)的輸入端接收RST和CKEint 信號(hào)，且NOR門510的輸出端耦合到下拉晶體管512的槺極。下拉晶 體管512耦合在鎖存電路508和地電勢(shì)之間。偏壓電路還包括上拉電路， 該上拉電路又包括反相器514和上拉晶體管516。反相器514在其輸入 接收MRSp信號(hào)，且反相器514的輸出耦合到上拉晶體管516的柵極。 上拉晶體管516和下拉晶體管512串^合在VDD和地之間。晶體管 512和516的中間的節(jié)點(diǎn)連接到鎖存508.如圖所示，下拉晶體管512 是NMOS晶體管且上拉晶體管516是PMOS晶體管，但是它們不限于 此。圖6是用來(lái)說(shuō)明圖5中的電路的操作的時(shí)序圖。圖6中的Reset和 CKE信號(hào)的時(shí)序?qū)?yīng)于圖l和圖2中的Reset和CKE信號(hào)的時(shí)序。由 MRS、 EMRS邏輯塊(圖3)生成的脈沖信號(hào)(MRSP)啟動(dòng)SDRAM 器件中已知的模式寄存器編程操作.對(duì)于CKEN信號(hào)所示的波形反映了 在NAND門504的輸入處的時(shí)序。在加電或在正常^Mt期間激活Reset 時(shí)，Reset、 CKE和MRSp信號(hào)按圖6所示的順序出現(xiàn)。當(dāng)例如用戶使外部Reset信號(hào)在時(shí)間tl確定為低(即變成激活)時(shí)， 內(nèi)部Reset一En信號(hào)通過(guò)NAND門502被驅(qū)動(dòng)為高(即變成激活)，從 而啟動(dòng)內(nèi)部i位間隔，在該內(nèi)部復(fù)位間隔期間存儲(chǔ)器中的預(yù)定數(shù)目的電路 塊被斷電。當(dāng)NAND門502的兩個(gè)輸入都處在高水平時(shí)內(nèi)部復(fù)位間隔結(jié) 束。因此，隨著復(fù)位信號(hào)在時(shí)間t2升高(即復(fù)位信號(hào)變成非激活)，內(nèi)部 復(fù)位間隔保持激活，直到CKE在時(shí)間t3變高(即變成激活)之后預(yù)定 的時(shí)間延遲。也就是說(shuō)，在復(fù)位信號(hào)處于非激活狀態(tài)的情況下，當(dāng)CKE 信號(hào)在時(shí)間t3變成激活時(shí)，延遲電路506的輸出518在對(duì)應(yīng)于通過(guò)反相 器鏈506的傳輸延遲的時(shí)間^變低。NAND門504的輸出響應(yīng)于節(jié)點(diǎn) 518處的低轉(zhuǎn)變(low transition)轉(zhuǎn)變成高，從而使得Reset—En信號(hào) 轉(zhuǎn)變成4氐，以終止內(nèi)部復(fù)位間隔。延遲鏈506實(shí)際上延長(zhǎng)了內(nèi)部復(fù)位間 隔。在CKE信號(hào)為非激活且Reset信號(hào)為激活(即二者皆為低)的時(shí)間 段B期間，NOR門510導(dǎo)通下拉晶體管512，從而使得鎖存器508在標(biāo) 為CKEN的節(jié)點(diǎn)處保持高，或如果節(jié)點(diǎn)CKEN之前處于低狀態(tài)則將節(jié)點(diǎn) CKEN拉高。這就保證了在CKE和Reset信號(hào)都處于非激活狀態(tài)的時(shí)間 段C期間，Reset—En信號(hào)保持在激活狀態(tài)。在生成MRSP脈沖以啟動(dòng)模式寄存器編程的時(shí)間t4， MRSp脈沖的高走向邊緣(high going edge) 使得上拉晶體管516導(dǎo)通，從而使得CKEN節(jié)點(diǎn)轉(zhuǎn)變成低。鎖存電路508 保持CKEN節(jié)點(diǎn)為低，直到Reset和CKE信號(hào)兩者都再次變成低為止。 在CKEN節(jié)點(diǎn)為低的時(shí)間期間，NAND門504防止CKE信號(hào)轉(zhuǎn)變影響 Reset—En信號(hào)的狀態(tài)。因此，在外部CKE信號(hào)變成激活之后的MRSP 脈沖確保在外部Reset信號(hào)為高的時(shí)間期間，外部CKE信號(hào)的轉(zhuǎn)變不影 響內(nèi)部RESET一EN信號(hào)的狀態(tài)。因此，根據(jù)本發(fā)明的實(shí)施例，在SDRAM中所實(shí)現(xiàn)的簡(jiǎn)單的復(fù)位電 路使得SDRAM能夠通過(guò)外部Reset引腳復(fù)位，而不需要對(duì)SDRAM斷 電。復(fù)位電路僅使用3個(gè)輸入信號(hào)以實(shí)現(xiàn)復(fù)位功能。當(dāng)某些誤操作發(fā)生時(shí)， 該特征有利地使得能夠復(fù)位PC或膝上型計(jì)算機(jī)，而不需要對(duì)PC斷電。雖然上面提供了本發(fā)明的各種實(shí)施例的詳細(xì)說(shuō)明，但是許多替換、修 改以及等同物是可能的。因此，基于這個(gè)和其它原因，上面的說(shuō)明不應(yīng)該 被認(rèn)為是限制由權(quán)利要求所定義的本發(fā)明的范圍。
權(quán)利要求
1.一種同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)集成電路(IC)，被配置成接收用于復(fù)位所述IC的外部Reset信號(hào)，所述SDRAM IC包括輸入緩沖器，被配置成從所述外部Reset信號(hào)生成經(jīng)緩沖的復(fù)位信號(hào)RST；以及復(fù)位電路，被配置成從(a)所述RST信號(hào)、(b)時(shí)鐘使能信號(hào)CKE以及(c)模式寄存器編程信號(hào)MRSp生成內(nèi)部復(fù)位信號(hào)Reset_En，其中所述時(shí)鐘使能信號(hào)CKE表示所述SDRAM準(zhǔn)備好接收外部命令的時(shí)間，所述模式寄存器編程信號(hào)MRSp表示模式寄存器將加載數(shù)據(jù)的時(shí)間。
2. 權(quán)利要求1所述的SDRAM IC，其中所述復(fù)位電路響應(yīng)于所述 外部Reset信號(hào)變成激活，激活所述Reset一En信號(hào)，從而啟動(dòng)內(nèi)部復(fù)位 間隔，在所述內(nèi)部復(fù)位間隔期間，所述SDRAMIC中的一個(gè)或多個(gè)電路 塊被斷電。
3. 權(quán)利要求2所述的SDRAM IC，其中所述內(nèi)部復(fù)位間隔的持續(xù) 時(shí)間基于所述CKE信號(hào)何時(shí)變成激活以指示所述SDRAM準(zhǔn)備好接收外 部命令。
4. 權(quán)利要求2所述的SDRAM IC，其中所述內(nèi)部復(fù)位間隔的持續(xù) 時(shí)間基于所述CKE信號(hào)何時(shí)變成激活以指示完成SDRAM內(nèi)部初始化。
5. 權(quán)利要求2所述的SDRAM IC，其中所述復(fù)位電路包括延遲電 路，所i^遲電膝故配置成使所述內(nèi)部復(fù)位間隔的持續(xù)時(shí)間部分地基于通 過(guò)所述延遲電路的傳輸延遲。
6. 權(quán)利要求5所述的SDRAM IC，其中所^遲電路的輸入耦合 到所述CKE信號(hào)。
7. 權(quán)利要求2所述的SDRAM IC，其中所述復(fù)位電路進(jìn)一步包括 鎖存電路，所述鎖存電路被配置成在預(yù)定的時(shí)序段期間當(dāng)CKE信號(hào)發(fā)生 轉(zhuǎn)變時(shí)，防止所述ReseLEn信號(hào)改變狀態(tài)。
8. 權(quán)利要求2所述的SDRAM IC，其中所述復(fù)位電路進(jìn)一步包括 鎖存電路，所述鎖存電路被配置成使得在所述外部Reset信號(hào)處于非激活 狀態(tài)時(shí)，所述ReseLEn信號(hào)對(duì)CKE信號(hào)轉(zhuǎn)變不響應(yīng)。
9. 權(quán)利要求2所述的SDRAM IC，其中所述復(fù)位電路進(jìn)一步包括 上拉電路，所述上拉電路被配置成響應(yīng)于MRSp信號(hào)變成激活，使所述鎖存電路偏壓于第一狀態(tài)，所述鎖存電路的所述第一狀態(tài)使得在所述外部Reset信號(hào)處于非激活狀態(tài)期間，所述Reset_En信號(hào)對(duì)CKE信號(hào)轉(zhuǎn)變 不響應(yīng)。
10. 權(quán)利要求1所述的SDRAM IC，其中所述輸入緩沖器為包括二 輸入邏輯門的低電壓CMOS緩沖器，所述二輸入邏輯門具有耦合到供應(yīng) 電壓的一個(gè)輸入和耦合到所述外部Reset信號(hào)的另 一個(gè)輸入。
11. 權(quán)利要求1所述的SDRAM IC,其中所述復(fù)位電路包括第一二輸入NAND門，在其輸出提供所述Reset_En信號(hào)并在第一 輸入接收所述RST信號(hào)；第二二輸入NAND門，具有耦合到所述第一二輸入NAND門的第 二輸入的輸出，所述第二二輸入NAND門具有通過(guò)反相延遲電路耦合到 時(shí)鐘使能信號(hào)CKE的第一輸入；二輸入NOR門，在第一輸入接收所述RST信號(hào)并在第二輸入接收 所述CKE信號(hào)；上拉晶體管和下拉晶體管，串聯(lián)耦合在供應(yīng)電壓和地電勢(shì)之間，所 述下拉晶體管具有耦合到所述二輸入NOR門的輸出的柵極端子；反相器，其輸入耦合到所述MRSp信號(hào)，且其輸出耦合到所述上拉 晶體管的柵極端子；以及鎖存電路，耦合在所述笫二二輸入NAND門的第二輸入和串聯(lián)連接 在上拉和下拉晶體管的中間的節(jié)點(diǎn)之間。
12. 權(quán)利要求11所述的SDRAM IC，其中所述鎖存電路包括兩個(gè) 交叉耦合的>^相器。
13. —種存儲(chǔ)器，包括輸入緩沖器，被配置成從外部Reset信號(hào)生成經(jīng)緩沖的復(fù)位信號(hào) RST;第一二輸入NAND門，在其輸出提供內(nèi)部復(fù)位信號(hào)Reset一En并在 第一輸A^接收所述RST信號(hào)；第二二輸入NAND門，具有耦合到所述第一二輸入NAND門的第 二輸入的輸出，所述第二二輸入NAND門具有通過(guò)反相延遲電路耦合到 所述CKE信號(hào)的第一輸入；二輸入NOR門，在第一輸入接收所述RST信號(hào)并在第二輸入接收 所述CKE信號(hào)，所述CKE信號(hào)表示存儲(chǔ)器準(zhǔn)M接收外部命令的時(shí)間；上拉晶體管和下拉晶體管，串聯(lián)耦合在供應(yīng)電壓和地電勢(shì)之間，所 述下拉晶體管具有耦合到所述二輸入NOR門的輸出的柵極端子；反相器，其輸入耦合到模式寄存器編程信號(hào)MRSp,且其輸出耦合到 所述上拉晶體管的柵極端子，所述MRSp信號(hào)表示所述存儲(chǔ)器中的模式寄 存器將加栽數(shù)據(jù)的時(shí)間；以及鎖存電路，耦合在所述笫二二輸入NAND門的第二輸入和串聯(lián)連接 在上拉晶體管和下拉晶體管的中間的節(jié)點(diǎn)之間，其中，所述Reset_En信號(hào)響應(yīng)于所述外部Reset信號(hào)變成激活而 變成激活，從而啟動(dòng)內(nèi)部復(fù)位間隔，在所述內(nèi)部復(fù)位間隔期間，所述存儲(chǔ) 器中的一個(gè)或多個(gè)電路塊被斷電。
14. 權(quán)利要求1所述的存儲(chǔ)器，其中所述內(nèi)部復(fù)位間隔的持續(xù)時(shí)間 基于所述CKE信號(hào)何時(shí)變成激活以指示所述存儲(chǔ)器準(zhǔn)備好接收外部命 令。
15. 權(quán)利要求13所述的存儲(chǔ)器，其中所述內(nèi)部復(fù)位間隔的持續(xù)時(shí)間 基于所述CKE信號(hào)何時(shí)變成激活以指示完成所述存儲(chǔ)器的內(nèi)部初始化。
16. 權(quán)利要求13所述的存儲(chǔ)器，其中所述內(nèi)部復(fù)位間隔的持續(xù)時(shí)間 部分地基于通過(guò)所^遲電路的傳輸延遲。
17. 權(quán)利要求13所述的存儲(chǔ)器，其中所述鎖存電路在預(yù)定時(shí)序段期 間當(dāng)所述CKE信號(hào)發(fā)生轉(zhuǎn)變時(shí)，防止所述Reset一En信號(hào)改變狀態(tài)。
18. 權(quán)利要求13所述的存儲(chǔ)器，其中所述鎖存電路使得在外部Reset 信號(hào)處于非激活狀態(tài)的時(shí)間期間，所述Reset—En信號(hào)對(duì)CKE信號(hào)轉(zhuǎn)變 不響應(yīng)。
19. 權(quán)利要求13所述的存儲(chǔ)器，進(jìn)一步包括上拉電路，所述上拉電 路被配置成響應(yīng)于所述MRSp信號(hào)變成激活使所述鎖存電路偏壓于第一 狀態(tài)，所述鎖存電路的所述第一狀態(tài)使得在所述外部Reset信號(hào)處于非激 活狀態(tài)期間，所述Reset—En信號(hào)對(duì)CKE信號(hào)轉(zhuǎn)變不響應(yīng)。
20. 權(quán)利要求13所述的存儲(chǔ)器，其中所述輸入緩沖器為包括二輸入 邏輯門的低電壓CMOS緩沖器，所述二輸入邏輯門具有耦合到供應(yīng)電壓 的一個(gè)輸入和耦合到所述外部Reset信號(hào)的另 一個(gè)輸入。
21. 權(quán)利要求13所述的存儲(chǔ)器，其中所述鎖存電路包括兩個(gè)交叉耦 合的反相器。
22. 權(quán)利要求13所述的存儲(chǔ)器，其中所述存儲(chǔ)器為SDRAM。
23. —種存儲(chǔ)器，包括第一邏輯門，被配置成接收外部Reset信號(hào)并生成內(nèi)部Reset_En 信號(hào)，所述第一邏輯門使所述Reset—En信號(hào)響應(yīng)于外部Reset信號(hào)變成 激活而變成激活，從而啟動(dòng)內(nèi)部復(fù)位間隔，在所述內(nèi)部復(fù)位間隔期間，所 述存儲(chǔ)器中的 一個(gè)或多個(gè)電路塊被斷電；第二邏輯門，被配置成接收外部時(shí)鐘使能信號(hào)CKE,所述笫二邏輯 門的輸出端子耦合到所述第一邏輯門的輸入端子，其中所述內(nèi)部復(fù)位間隔 的持續(xù)時(shí)間至少部分地基于所述CKE信號(hào)何時(shí)變成激活以指示所述存儲(chǔ) 器準(zhǔn)4^好接收外部命令；以及鎖存電路，所述鎖存電路耦合在偏壓電路和所述第二邏輯門的輸入 端子之間，所述偏壓電路被配置成當(dāng)所述外部Reset信號(hào)和所述CKE信 號(hào)都處在非激活狀態(tài)時(shí)，使所述鎖存電路偏壓于第一狀態(tài)，以將所述 Reset_En信號(hào)保持在激活狀態(tài)。
24. 權(quán)利要求23所述的存儲(chǔ)器，其中所述偏壓電路包括下拉電路， 所述下拉電路被配置成當(dāng)所述外部Reset信號(hào)為激活且所述CKE信號(hào)為 非激活時(shí)4吏所述鎖存電路偏壓于所述第 一狀態(tài)。
25. 權(quán)利要求24所述的存儲(chǔ)器，其中所述下拉電路包括二輸入NOR門，被配置成在第一輸入端子接收所述外部Reset信號(hào) 并在第二輸入端子接收所述CKE信號(hào)；以及下拉晶體管，耦合在所述鎖存電路和地電勢(shì)之間，所述下拉晶體管具 有耦合到所述二輸入NOR門的輸出的柵極端子。
26. 權(quán)利要求23所述的存儲(chǔ)器，其中所述偏壓電路進(jìn)一步被配置成 在所述外部Reset信號(hào)處于非激活狀態(tài)的時(shí)間期間，使所述鎖存電路偏壓 于和所述第一狀態(tài)相反的第二狀態(tài)，以使得所述Reset_En信號(hào)對(duì)CKE 信號(hào)轉(zhuǎn)變不響應(yīng)。
27.權(quán)利要求25所述的存儲(chǔ)器，其中所述偏壓電路包括上拉電路， 所述上拉電膝故配置成響應(yīng)于模式寄存器編程信號(hào)MRSP變成激活使所 述鎖存電路偏壓于所述第二狀態(tài)，所述MRSp變成激活指示所述存儲(chǔ)器中的模式寄存器將加栽數(shù)據(jù)。
28. 權(quán)利要求27所述的存儲(chǔ)器，其中所述上拉電路包括上拉晶體管，輛合在供應(yīng)電壓和所述鎖存電路之間；以及反相器，具有被配置成接收MRSp信號(hào)的輸入端子，以及耦合到所述 上拉晶體管的柵極端子的輸出端子.
29. 權(quán)利要求23所述的存儲(chǔ)器，其中所述第二邏輯門通it^遲電路 接收所述CKE信號(hào)，其中所述內(nèi)部復(fù)位間隔的持續(xù)時(shí)間部分地基于通過(guò) 所述延遲電路的所述傳輸延遲，
30. 權(quán)利要求29所述的存儲(chǔ)器，其中所i^遲電路A^相延遲電路。
31. 權(quán)利要求23所述的存儲(chǔ)器，其中所述第一邏輯門通過(guò)低電壓 CMOS輸入緩沖器接收所述外部Reset信號(hào)。
32. 權(quán)利要求31所述的存儲(chǔ)器，其中所述低電壓CMOS輸入緩沖 器包括二輸入邏輯門，所述二輸入邏輯門具有耦合到供應(yīng)電壓的一個(gè)輸入 和耦合到所述外部Reset信號(hào)的另 一個(gè)輸入。
33. 權(quán)利要求23所述的存儲(chǔ)器，其中所述第一和第二邏輯門是二輸 入NAND門，
34. 權(quán)利要求23所述的存儲(chǔ)器，其中所述鎖存電路包括兩個(gè)交叉耦 合的反相器.
35. 權(quán)利要求23所述的存儲(chǔ)器，其中所述存儲(chǔ)器是SDRAM。
36. —種復(fù)位存儲(chǔ)器而不對(duì)存儲(chǔ)器斷電的方法，所述方法包括當(dāng)外部Reset信號(hào)變成激活時(shí)，使內(nèi)部復(fù)位信號(hào)Reset_En變成激活， 從而啟動(dòng)內(nèi)部復(fù)位間隔，在所述內(nèi)部復(fù)位間隔期間，所述存儲(chǔ)器中的一個(gè) 或多個(gè)電路塊被斷電；當(dāng)外部時(shí)鐘使能信號(hào)CKE變成激活以指示所述存儲(chǔ)器準(zhǔn)備好接收外 部命令時(shí)，終止所述內(nèi)部復(fù)位間隔；以及當(dāng)所述外部Reset信號(hào)和所述CKE信號(hào)都處于非激活狀態(tài)時(shí)，使鎖 存電路偏壓于第一狀態(tài)，以使所述Reset—En信號(hào)保持在激活狀態(tài)。
37. 權(quán)利要求36所述的方法，進(jìn)一步包括當(dāng)所述外部Reset信號(hào)為 激活且所述CKE信號(hào)為非激活時(shí)，使所述鎖存電路偏壓于所述第 一狀態(tài)。
38. 權(quán)利要求36所述的方法，進(jìn)一步包括在所述外部Reset信號(hào)處于非激活狀態(tài)的時(shí)間期間，使所述鎖存電路偏壓于與所述第一狀態(tài)相反的第二狀態(tài)，以使所述Reset—En信號(hào)對(duì)CKE信號(hào)轉(zhuǎn)變不響應(yīng)。
39. 權(quán)利要求36所述的方法，其中響應(yīng)于模式寄存器編程信號(hào)MRSP 變成激活，使所述鎖存電路偏壓于所述第二狀態(tài)，所述MRSp變成激活指 示所述存儲(chǔ)器中的模式寄存器將加載數(shù)據(jù)。
40. 權(quán)利要求36所述的方法，其中所述存儲(chǔ)器是SDRAM。
全文摘要
一種同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)集成電路(IC)，被配置成接收用于復(fù)位IC的外部Reset信號(hào)，包括輸入緩沖器，該輸入緩沖器被配置成從外部Reset信號(hào)生成經(jīng)緩沖的復(fù)位信號(hào)RST。SDRAM IC進(jìn)一步包括復(fù)位電路，該復(fù)位電路被配置成從(a)RST信號(hào)，(b)時(shí)鐘使能信號(hào)CKE，以及(c)模式寄存器編程信號(hào)MRS_P生成內(nèi)部復(fù)位信號(hào)Reset En，其中時(shí)鐘使能信號(hào)CKE指示SDRAM準(zhǔn)備好接收外部命令的時(shí)間，模式寄存器編程信號(hào)MRS_P指示模式寄存器將加載數(shù)據(jù)的時(shí)間。
文檔編號(hào)G11C7/22GK101263559SQ200680033314
公開(kāi)日2008年9月10日 申請(qǐng)日期2006年9月13日 優(yōu)先權(quán)日2005年9月13日
發(fā)明者李日豪 申請(qǐng)人:海力士半導(dǎo)體有限公司